KR100574587B1 - 단결정 실리콘 영역과 다결정 실리콘 구조물 사이의 콘택 및 그것의 제조 방법 - Google Patents

단결정 실리콘 영역과 다결정 실리콘 구조물 사이의 콘택 및 그것의 제조 방법 Download PDF

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Abstract

본 발명은 단결정 실리콘 영역과 다결정 실리콘 구조물 사이의 콘택 및 그 제조 방법에 관한 것이다. 다결정 실리콘 구조물과 단결정 실리콘 영역(2, 20) 사이의 콘택 제조를 위해, 비정질 또는 다결정 형태의 실리콘 구조물 및/또는 단결정 실리콘 영역을 가용성 한계가 초과될 정도로 도펀트, 특히 산소로 도핑한다. 후속 열처리 시, 다결정 실리콘층(4, 16)에서 입자 성장을 제어하거나 단결정 실리콘 영역에서 기판으로의 결정 결함 확산을 막는, 도펀트 침전물이 형성된다. 상기 방식의 콘택은 특히 DRAM-트렌치 셀에서 매립 스트랩으로 사용된다.

Description

단결정 실리콘 영역과 다결정 실리콘 구조물 사이의 콘택 및 그것의 제조 방법 {CONTACT BETWEEN A MONOCRYSTALLINE SILICON REGION AND A POLYCRYSTALLINE SILICON STRUCTURE AND METHOD FOR PRODUCING SUCH A CONTACT}
도 1과 도 2는 단결정 실리콘 영역을 갖는 반도체 기판의 횡단면도이고 본 발명의 제 1 실시예가 설명되며,
도 3 내지 도 11은 본 발명에 따른 방법의 제 2 내지 제 5 실시예를 설명하기 위한 DRAM의 제조 과정 동안의 기판의 횡단면도이며, 도 3은 제 2 실시예 내지 제 5 실시예의 시작점이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 기판 2 : 단결정 영역
3 : 절연층 4 : 실리콘 구조물
5 : 도펀트 6, 18 : 도펀트 침전물
10 : 메모리 전극 11 : 트렌치
11': 트렌치 벽 12 : 마스크
13 : 유전체 14 : 두꺼운 유전체
15 : 산화물층 16 : 매립 스트립
17 : 이온 주입 19 : 절연체
20 : 단결정 실리콘 영역 22 : 도핑 영역
23 : 비트 라인 24 : 선택 트랜지스터
본 발명은 단결정 실리콘 영역 및 그것과 인접한 다결정 실리콘 구조물 및 상기 방식의 반도체 회로의 제조 방법에 관한 것이다.
반도체 회로의 제조 시 자주 단결정 실리콘 영역과 다결정 실리콘 구조물 사이에 콘택이 필요하다. 단결정 영역은, 그것이 MOS 또는 양극 트랜지스터에 필요한 것과 같이, 대부분 실리콘 반도체 기판 자체에 의해, 예를 들어 실리콘 기판에 형성된 도핑된 실리콘 영역에 의해 형성된다. 다결정 실리콘 구조물은 단결정 실리콘 영역을 위한 전기적 접속부이며 다결정 실리콘층으로 형성되거나 나중의 처리 단계에서 다결정으로 되는 비정질 실리콘층으로 형성된다.
후속 열처리 단계 시 비정질 또는 다결정 실리콘 구조물의 결정화 또는 재결정화가 발생한다. 이 때, 단결정 실리콘 영역과 실리콘 구조물 사이의 경계면은 대부분 얇은 산화물을 포함하고, 또는 불순물로 오염되거나 품질이 저하될 수 있다. 이것은 제어되지 않는 (재)결정화, 즉 공간적으로 심하게 변동하는 그레인(grain) 크기를 초래한다. 이때 발생하는 기계적 응력(mechanical stress)은 단결정 실리콘에서의 결정 결함의 형성, 예를 들어 전위(dislocation)의 형성에 의해 상쇄된다. 결정 결함은 예를 들어 누설 전류에 의해 기판의 전기적 특성을 악화시키며, 기판에 배치된 소자 또는 엑티브 구조물(예를 들어 트랜지스터, 트렌치 커패시터, p/n-접합부)은 미리 정해진 전기적 특성을 갖지 못하고 이미 초기의 결점 또는 중기 및 장기적인 품질 저하를 갖는다.
상기 방식의 콘택에 대한 제 1 실시예는 DRAM-메모리 내에 있는 비트 라인 콘택이며, 이 경우 메모리 셀 타입은 임의적인 것일 수 있다(예를 들어 소위 스택 셀 또는 트렌치 셀).
상기 방식의 콘택을 가지는 반도체 회로의 다른 실시예는, 각각의 메모리 셀이 트렌치 커패시터 및 해당 선택 트랜지스터를 포함하는 DRAM-메모리 회로이다. 상기 셀에서는 트렌치가 실리콘 기판에 에칭되고 트렌치 벽의 대부분이 커패시터 유전체로 덮힌다. DRAM-메모리는 1995년 IBM CMOS Technology 제 39권 NO 1/2의 E.Adler 등의 기사, "The Evolution of IBM CMOS DRAM Technology"에 더 자세히 설명된다. 트렌치 벽의 상부 부분에 두꺼운 절연 칼라(insulation collar)를 제공하는 것이 통상적이지만 필수적인 것은 아니다. 트렌치는 메모리 전극을 형성하는 도핑된 다결정 실리콘으로 채워지고, 제 2 커패시터 전극은 기판에 의해 적합한 방식으로 매립 플레이트로 형성된다. 트렌치는 해당 선택 트렌지스터에 인접하여 배치되고, 메모리 전극과 트랜지스터의 도핑 영역 사이의 콘택은 다결정 실리콘 구조물을 통해 기판 표면(소위 표면 스트랩)에서 이루어지거나, 필요 공간의 축소를 위해 트렌치가 선택 트랜지스터의 도핑 영역에 배치될 경우, 그 사이에 있는 트렌치 벽의 위치에서 이루어지며, 상기 위치는 절연이 필요치 않다. 트랜지스터의 도핑 영역으로의 콘택이 단결정 또는 다결정 실리콘 사이의 콘택은 아니며 기판 표면에 위치하거나 트렌치 벽 콘택일 수 있다. 후속 열처리 단계(예를 들어 어닐링 공정, 층 증착) 동안 전술한 문제점들이 생길 수 있으며 메모리 셀의 고장 또는 잔류 시간 (retention time)이 감소한 셀을 초래할 수 있다. 일정치 않은 잔류 시간을 갖는 셀(소위 VRT-셀)은 이 경우, 잔류 시간이 시간에 따라 급격히 변하는 문제점을 갖는다. 상기 방식의 셀은 따라서 고객이 작동하는 동안 나중에 고장을 일으키는 문제점을 전기적 테스트를 통해 단지 부분적으로 검출할 수 있다.
상기 방식의 메모리 셀의 제조 공정에 대한 실시예는 USP 제 5 360 758 호에 공지되어 있다. 여기서 트렌치 벽 콘택은 상부 영역에 제공된 다결정 실리콘층(매립 스트랩)에 의해 형성된다. 매립 스트랩의 증착 전에 단결정 실리콘과 매립 스트랩 사이의 경계면에 얇은 산화물층이 존재하며, 상기 산화물층은 매립 스트랩을 위한 비정질 또는 다결정 실리콘의 증착 전에 습식 화학적 클리닝 또는 열 산화에 의해 형성된다. 산화물층은 통상적으로 후속 열처리 단계 동안 파괴된다. 이 경우 제조 공정 및 그 뒤의 공기중 지속 시간에 의해 결정된 산화물층의 두께가 중요하다. 산화물층이 특히 ＜ 1 nm 로 얇으면 산화물층은 후속 열처리 단계 동안 파괴되어 경계면에서 구형 산화물(oxide spherules)(x
Figure 112006006266965-pat00001
2인 SiOx)를 형성한다. 그 결과로 경계면에서의 콘택 저항은, 커패시터, 즉 트렌치의 메모리 전극이 충분히 빠르게 충전될 수 있을 정도로 감소된다. 구형산화물의 형성, 즉 그 크기 및 평균 간격은 제어할 수 없다. 구형 산화물 사이에 실리콘의 매립 스트랩의 제어되지 않는 (재)결정화가 일어난다. 이 때 생기는 기계적 응력은 전술한 것 처럼 단결정 실리콘에서의 결정 결함 형성, 특히 전위를 초래한다. 따라서 산화물층은, 전위를 방지하기 위해, 전체 제조 공정에서의 고온 처리 단계 이후에 파괴되어야 한다.
너무 두꺼운 산화물층이 선택되면 산화물층은 전혀 파괴되지 않는다. 그러면 전위 및 다른 결정 결함을 방지할 수는 있지만 선택 트랜지스터의 도핑 영역 및 커패시터로의 전기 저항이 너무 높아서 메모리 전극이 기록/판독 사이클 동안 충전 또는 방전될 수 없거나 더이상 충분히 충전 또는 방전될 수 없다.
지금까지의 제조 조건에서는, 실리콘 웨이퍼의 각각의 위치에서 정확히 정시에 파괴되는 산화물층을 제조하는 것을 성공하지 못했다.
따라서 본 발명의 목적은, 단결정 실리콘에서 전위의 발생 또는 확산이 방지되는, 단결정 실리콘 구조물과 다결정 실리콘 구조물 사이에 낮은 콘택 저항을 갖는 콘택 및 그 제조 방법을 제공하는 것이다. 콘택은 특히 메모리 셀의 비트 라인 콘택으로 사용 가능하며, 또한 DRAM-메모리 셀에서 단결정 실리콘 기판의 도핑 영역과 트렌치 충진재 사이의 표면 콘택 또는 트렌치 콘택으로 사용할 수 있다. 상기 목적은, 단결정 실리콘 영역(2, 20) 및 다결정 실리콘 구조물(4, 16)이 전도체이며, 단결정 실리콘 영역(2, 20) 및/또는 다결정 실리콘 구조물(4, 16)이 산소 함유 도펀트의 도펀트 침전물(6, 18)을 포함하는 것을 특징으로 하는 반도체 회로에 의해, 그리고 단결정 실리콘 영역(2, 20)에 접하는 비정질 또는 다결정 형태의 실리콘 구조물(4, 16) 형성 단계 및, 실리콘 구조물 또는 실리콘 영역에서 도펀트 농도의 가용성 한계가 초과될 정도의 농도인 산소를 함유한 도펀트로 실리콘 구조물(4, 16) 및/또는 단결정 실리콘 영역(2, 20)을 도핑하는 단계, 그리고 열처리를 실행하여 실리콘 구조물(4, 16) 또는 실리콘 영역(2, 20)에서 도펀트 침전물(6, 18)을 형성하고 실리콘 구조물(4, 16)을 결정화하는 단계를 포함하는 방법에 의해 달성된다.
본 발명은, 산소, 산소/질소 혼합물, 산소/질소 화합물, 산소를 함유하는 다른 혼합물 또는 화합물 그룹의 도펀트로 단결정 실리콘 구조물 및/또는 단결정 실리콘 영역을 도핑하며, 도펀트 농도는 도펀트의 가용성 한계를 초과할 정도로 선택된다(전술한 도펀트들은 간단히 줄여 산소 함유 도펀트로 표기될 수 있다). 그 결과로 후속 열처리 단계 시 단결정 영역 또는 비 단결정 실리콘 구조물에 도펀트 침전물이 형성된다. 도펀트 침전물은 실리콘 구조물의 도핑 시 실리콘 구조물에서의 그레인 성장을 결정된 사이즈까지만 허용한다. 그레인 성장은 도펀트 침전물의 농도(즉, 평균 간격)에 의해 결정된다. 도펀트 침전물은 케이지 작용을 한다. 도펀트 침전물의 농도가 높을수록 실리콘 구조물에서의 최대 및 평균 다결정 실리콘 그레인 크기가 더 작아진다. 도펀트 침전물의 평균 농도는 후속 열처리 시 도펀트 과포화(가용성 농도로 나누어진 도펀트 농도) 및 열 버짓(thermal budget)(램프(ramp) 비율, 홀딩 온도)에 의해 제어된다. 단결정 실리콘 영역의 도핑 시 전위 확산에 대한 베리어로 사용되는 도펀트 침전물이 형성된다.
단결정 실리콘 영역 및 다결정 실리콘 구조물을 갖는 본 발명에 따른 반도체 회로는 다결정 실리콘 구조물 또는 단결정 실리콘에 도펀트 침전물을 갖는 것을 특징으로 하며, 다결정 실리콘 구조물에 침전물을 가질 경우 다결정 실리콘의 평균 및 최대 그레인 크기는 도펀트 침전물의 농도에 의해 결정된다. 이 경우 단결정 실리콘 영역과 다결정 실리콘은 위 아래로 배치될 수 있어서, 수평 콘택이 형성되거나 임의의 다른 방향으로, 예를 들어 옆으로 나란하게(수직 콘택) 형성된다.
본 발명은 실리콘 구조물에서의 제어되지 않는 (재)결정화 및 단결정 실리콘에서의 결정 결함을 방지하거나 단결정 실리콘에서의 결정 결함의 확산을 제한한다. 동시에 다결정 실리콘 구조물과 단결정 실리콘 영역 사이의 낮은 콘택 저항이 얻어진다.
도펀트로는 특히 산소가 적합하다. 왜냐 하면 산소의 낮은 가용성 때문에 침전물이 특히 쉽게 형성되기 때문이다. 또한 고도핑이 필요치 않다. 실리콘 구조물 또는 실리콘 영역의 전도성이 현저히 감소하지 않는다. 산소 침전물은 x
Figure 111999001442719-pat00002
2인 SiOx로 존재한다.
도핑 방법으로 특히 이온 주입, 플라즈마 도핑 또는 플라즈마 침지 이온 주입(Plasma immersion ion implantation; PIII)이 사용될 수 있다. 상기 방법들은 전문가가 사용중이며 예를 들어 미국 특허 제 4 937 205 호 및 제 5 354 381 호 그리고 일본의 J. Appl. Phys. 제 35권(1996), 1027 내지 1036 페이지에 설명된다. 플라즈마 도핑 시 투여량(dose)은 매우 바람직하게 제어될 수 있다. 도핑은, 실리콘 구조물의 도펀트가 균일하게 분포되도록, 즉 가용성 한계를 초과하는 도펀트 농도로 전체가 균일하게 되도록 이루어진다. 다른 한편으로 최대 도펀트는 실리콘 영역 또는 실리콘 구조물의 미리 정해진 부분에서, 예를 들어 콘택 가까이에서 또는 미리 정해진 깊이에서 형성된다. 또한 실리콘 구조물 대신에 또는 실리콘 구조물에 추가로 단결정 실리콘의 콘택에서 가까운 영역에 도핑이 이루어질 수 있다. 그러면 단결정 실리콘의 콘택 가까이에, 다결정 실리콘으로부터의 전위 확산에 대한 베리어로 사용되는 도펀트 침전물이 형성된다.
실리콘 구조물은 예를 들어 다결정 또는 비정질 실리콘의 증착 동안 O2, NO, N2O, H2O를 첨가함으로써 인시투(in-situ) 증착된다. 이를 위해 공지된 인시투 도핑에 상응하는 방법이 사용될 수 있다. 다른 적합한 도핑 방법은 USP 제 5 357 710 호에 공지되어 있다.
실리콘에서의 도펀트 농도는 1017 내지 1021 cm-3, 바람직하게 1018 내지 1020 cm-3의 범위이다.
다결정 실리콘 구조물 제조에 대한 다른 세부 사항은 본 특허 출원서와 동일 날짜 및 동일 출원인 및 동일 발명가를 갖는 독일 특허 "다결정 실리콘 구조물의 제조 방법" 및 출원일이 98년 2월 25일인 미국 특허 출원 No 09/030 406에 공지되어 있으며, 그것의 전체 공개문이 본 발명에 편입된다.
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
도 1은, 실리콘 기판(1)이 그 표면에 도핑된 단결정 영역(2)을 포함하며, 단결정 영역(2)은 예를 들어 MOS-트랜지스터의 소스 영역일 수 있음을 도시한다. 도핑된 단결정 영역(2)에 실리콘 구조물(4)이 배치되고, 실리콘 구조물(4)은 단결정이 아니라 예를 들어 다결정이며 증착 공정에 의해 형성된다. 회로의 나머지 영역에는 절연체(3)가 제공된다. 다결정 실리콘 구조물(4)은 본 발명에 따라 산소 함유 도펀트(5), 예를 들어 산소로 도핑된다. 도핑은 예를 들어 수직 이온 주입에 의해 이루어진다. 상기 주입이 나머지 반도체 회로에서도 적합하면 전체 표면에서 실행될 수 있다. 이 경우 주입 패러미터는, 다결정 실리콘 구조물(4)에서 얻어진 도펀트 농도가 가용성 한계를 초과하도록 선택된다. 예를 들어 100 내지 200 nm 두께의 다결정 실리콘층(4)의 경우 3 내지 5 keV의 에너지에서 약 5 × 1013 cm-2의 투여량이 선택된다.
도 2는 이어서 예를 들어 900 내지 1000℃에서 30분간의 열처리가 실행되며, 이에 의해 도펀트 침전물(6), 여기서는 SiOx-침전물(x
Figure 112006006266965-pat00003
2)이 다결정 실리콘 구조물(4)에 형성되는 것을 도시한다. 상기 침전물은 전술한 것 처럼 다결정 실리콘에서의 그레인 성장을 제한하고 그 결과 도핑된 영역(2) 및 기판(1)으로의 결정 결함의 확산을 막는다(도 2).
도 3은, 부분적으로 완성된 DRAM-메모리 셀을 가진 반도체 기판이 다른 실시예의 시작점인 것을 도시한다. 여기서는 본 발명에 중요한 구조물 및 처리 단계만이 설명된다. 실리콘 기판(1)은 메모리 전극(10)의 수용을 위한 트렌치(11)를 포함한다. 트렌치(11)는 트렌치-에칭 마스크(12)를 사용하는 공지된 방법에 의해 형성된다. 트렌치 벽(트렌치 바닥을 포함하여)의 하부 영역에 커패시터 유전체(13)가 제공되고, 상부 영역이 두꺼운 산화물 칼라(oxide collar)로 라이닝된다. 트렌치는 도핑된 다결정 실리콘(10)으로 채워지고, 다결정 실리콘은 이 때 매립 스트랩의 형성을 위해 기판 표면 아래까지 백 에칭된다. 산화물 칼라는, 기판에 형성될 선택 트랜지스터(selection transistor)의 도핑 영역으로의 접속을 가능하게 하기 위해, 적어도 상부 트렌치 벽의 위치(11')에서, 즉 트렌치의 상부 에지에서 제거된다. 전술한 실시예에서 전체 트렌치 상부 에지는 노출된다. 예비 클리닝, 예를 들어 BHF가 실행되며, 상기 클리닝은 노출된 트렌치 벽(11')에 있는 산화물층(15)을 야기한다. 이 경우 약 0.3 내지 0.7 nm의 실리콘 산화물이 형성된다. 적합한 제조 방법에 대한 다른 세부 사항은 미국 특허 제 5 360 758 호, 특히 제 1 열 58째 줄 내지 제 4 열 49째 줄에 설명된다. 상기 구조물(경우에 따라 본 발명에 대해 중요하지 않은 부가적인 처리 단계를 가짐)은 콘택 제조를 위한 다른 실시예의 시작점이다.
도 4 및 도 5에 도시된 것 처럼, 실리콘 구조물(16)은 약 550 ℃에서 300 nm 두께의 도핑된 비정질 실리콘층의 증착에 의해 후속의 백 에칭과 함께 제조되고 따라서 이런 방식으로 형성된 매립 스트랩(16)이 완전히 트렌치 내에 위치한다. 그 상부 에지는 바람직하게 기판 표면의 예를 들어 약 50 nm 아래에 놓인다. 백 에칭은 화학적 건식 에칭 방법 또는 반응성 이온 에칭으로 이루어질 수 있다. 비정질 실리콘 대신에 다결정 실리콘이 증착될 수 있으며, 공정 온도가 전형적으로 600 내지 650 ℃이다. 산소 도핑은 수직 이온 주입(17)(약 5 × 1013 cm-2의 투여량, 3 내지 5 keV의 에너지) 또는 산소-플라즈마 도핑(시간: 10초, 에너지 1 keV)에 의해 이루어진다. 매립 스트랩에서 균일한 산소 침전물(18) 분포가 이루어진다. 메모리 셀의 다른 제조는 공지된 방법(예를 들어 언급한 미국 특허)에 따라 이루어진다. 특히, 인접한 메모리 셀의 상호간의 절연을 위해, 트렌치 벽의 한 부분을 오버랩하는 리세스가 에칭됨으로써, 소위 얕은-트렌치-절연 영역(19)이 제조된다. 리세스는 적어도 산화물 칼라(14)까지 에칭된 다음 절연체(19)로 채워진다. 그 결과 상기 영역에 매립 스트랩(16)과 기판 사이의 콘택이 더이상 존재하지 않는다. 선택 트랜지스터(24, 20, 21, 22)(게이트 산화물, 소스, 게이트, 드레인)가 제조되고, 도핑 영역(20)은 절연 영역(19)의 맞은편에 있는 트렌치 벽(11')에 접속되어 거기서 메모리 전극으로의 콘택이 이루어진다. 다른 도핑 영역(22)은 비트 라인(23)에 의해 콘택된다.
도 6 및 도 7에는 제 3 실시예가 도시되어 있는데, 제 3 실시예에서 도펀트가 경사 주입되는 것을 제외한 나머지 처리 단계는 제 2 실시예와 동일하게 실행된다. 주입각은 구조물의 공간 배치에 따라 20°내지 40°, 특히 30°이고, 투여량은 3 내지 5 × 1013 cm-2 이고, 에너지는 약 15 내지 20 keV이다. 이것에 의해 최대 도펀트 분포가 단결정 실리콘과 매립 스트랩 사이의 경계면 주위에서 얻어지고, 따라서 도펀트 침전물(18)의 농도가 더 진해지고 그레인 성장이 이 지점에서 특히 바람직하게 제어된다.
도 8 및 도 9는, 제 4 실시예에서 예비 클리닝 이후 얇은, 예를 들어 약 10 nm 두께의 비도핑 비정질 실리콘층(16a)이 약 500 내지 550 ℃에서 증착되는 것을 도시한다. 실리콘층은 플라즈마 도핑 또는 수직 이온 주입에 의해 도핑되고, 제 2 실시예에서와 같은 패러미터가 선택될 수 있다. 그러면 비정질 또는 다결정 실리콘(16b)이 필수적인 나머지 두께, 여기서는 290 nm 로 증착되고 이전과 마찬가지로 백 에칭되어 매립 스트랩(16a, 16b)이 형성된다. 메모리 셀은 전술한 방식으로 제조된다. 본 실시예에서는 최대 농도가 상기 깊이로 설정되고 얇은 실리콘층(16a) 내에 도펀트 침전물(18)이 균일하게 분포된다.
도 10 및 도 11은, 제 5 실시예에서 도펀트 침전물(18)이 실리콘 구조물(매립 스트랩)에서가 아닌 단결정 실리콘에서 전위의 확대에 대한 배리어로 형성된다. 또한 예비 클리닝 이후 도핑이 실행되며, 예비 클리닝에 의해 얇은 산화물층(15)이 트렌치벽(11')에 형성된다. 전술한 패러미터로 플라즈마-도핑 또는 수직 주입이 실행된다. 경사 주입(예를 들어 30°, 5 keV, 3 내지 5 × 1013 cm-2)이 사용되는 것이 바람직하다. 왜냐 하면 이럴 경우 의도한 대로 단결정 실리콘의 노출된 상부 트렌치 벽(11')에 주입되기 때문이다. 도핑 후에 약 300 nm 두께의 비정질 또는 다결정 실리콘의 증착 및 매립 스트랩(16)으로의 백 에칭 그리고 전술한 예에서와 같은 후속 공정이 이루어진다.
제 2 실시예 내지 제 5 실시예는 미국 특허 제 5 360 758 호에 도시된 메모리 셀에 대해 설명하며, 인접한 트렌치의 절연이 매립 스트랩의 형성 후 STI-트로프에 의해 이루어진다. 그러나 본 발명은 다른 메모리 셀 및 다른 제조 방법에 사용될 수 있다. 트렌치 커패시터는 예를 들어 표면 스트랩을 통해 트랜지스터와 접속되거나 소위 스택 커패시터는 선택 트랜지스터와 접속될 수 있다.
도 12는 상부에 트랜지스터 및 비트 라인(23)이 장착된 스택 커패시터를 갖는 DRAM-셀을 도시한다. 비트 라인(23) 및 커패시터(10, 13, 30)는 본 발명에 따라 제조된 다결정 실리콘 구조물(16' 또는 16)을 통해 접속된다. 전기적으로 일치하는 구조물에 대해서는 전술한 실시예에서와 동일한 도면 부호를 사용하며, 제 2 커패시터 전극은 30으로, 절연층은 31로 표시된다. 다결정 실리콘 구조물(16', 16)은 도펀트 침전물(18)을 포함하며, 도펀트 침전물(18)의 농도는 도핑 영역(20, 22) 및 둘러싸는 절연체(31) 가까이에서 최대이다. 이것은 CVD-공정 동안 산소 함유 도펀트를 초기에 첨가함으로써 얻어진다.
제 4 실시예는, 실리콘 기판의 도핑 영역에 수평 콘택, 예를 들어 비트 라인 콘택을 제조하는 데 특히 적합하다. 다결정 실리콘층이 증착되고 도핑된 다음 나머지 층두께가 증착된다. 도펀트 침전물은 상기 방식으로 수평 경계면 가까이에 형성되고 이 위치에서의 그레인 성장이 바람직하게 제어된다.
본 발명에 의해 단결정 실리콘에서 전위의 발생 또는 확산이 방지되는, 단결정 실리콘 구조물과 다결정 실리콘 구조물 사이에 낮은 콘택 저항을 갖는 콘택 및 그 제조 방법이 제공되었다.

Claims (20)

  1. 전기 전도성 단결정 실리콘 영역; 및
    상기 단결정 실리콘 영역에 바로 인접하는 전기 전도성 다결정 실리콘 구조물을 포함하며,
    상기 다결정 실리콘 구조물은 전기 접속부로서 사용되기에 충분한 전기 전도성을 가지며, 상기 다결정 실리콘 구조물은 1017 내지 1020 cm-3 농도의 산소-함유 도펀트의 도펀트 침전물을 포함하여 상기 다결정 실리콘 구조물에서의 그레인(grain) 성장을 상기 도펀트 침전물의 농도에 의하여 결정되는 크기로 제한하는 것을 가능하게 하는, 반도체 구조물.
  2. 제 1항에 있어서, 단결정 실리콘 영역은 MOS-트랜지스터의 소스 및 드레인 영역 중 하나인 것을 특징으로 하는, 반도체 구조물.
  3. 제 1항에 있어서, 다결정 실리콘 구조물은 커패시터 전극 및 커패시터 전극의 접속부 중 하나인 것을 특징으로 하는, 반도체 구조물.
  4. 제 1항에 있어서, 단결정 실리콘 영역은 반도체 기판의 표면에 형성되고 상기 다결정 실리콘 구조물은 상기 단결정 실리콘 영역에 수평 또는 수직으로 인접하는 것을 특징으로 하는, 반도체 구조물.
  5. 제 1항에 있어서, 다결정 실리콘 구조물은 상기 산소-함유 도펀트의 일정한 분포를 갖는 매립형 스트랩(buried strap)인 것을 특징으로 하는, 반도체 구조물.
  6. 제 5항에 있어서, 상기 도펀트 침전물의 밀도가 전체 다결정 실리콘 구조물에서 일정한 것을 특징으로, 반도체 구조물.
  7. 제 5항에 있어서, 상기 도펀트 침전물의 밀도가 상기 다결정 실리콘 구조물과 상기 단결정 실리콘 영역 사이의 계면 주변에서 상기 단결정 실리콘 영역에 인접하여 최대인 것을 특징으로 하는, 반도체 구조물.
  8. 제 5항에 있어서, 상기 도펀트 침전물의 밀도가 예정된 깊이에서 최대인 것을 특징으로 하는, 반도체 구조물.
  9. 제 1항에 있어서, 상기 단결정 실리콘 영역이 상기 도펀트 침전물을 포함하고, 상기 도펀트 침전물의 밀도가 상기 다결정 실리콘 구조물과 상기 단결정 실리콘 영역 사이의 계면 주변에서 상기 다결정 실리콘 구조물에 인접하여 최대인 것을 특징으로 하는, 반도체 구조물.
  10. 다결정 실리콘 구조물과 단결정 실리콘 영역 사이의 콘택을 형성하기 위한 방법에 있어서, 상기 방법은
    - 단결정 실리콘 영역에 접하는 비정질 또는 다결정 형태의 실리콘 구조물 형성 단계;
    - 상기 실리콘 구조물에서 도펀트의 가용성 한계(solubility limit)를 초과하는 농도를 갖는 산소 함유 도펀트로 상기 실리콘 구조물을 도핑하는 단계; 그리고
    - 상기 실리콘 구조물에서 도펀트 침전물을 형성하고 상기 실리콘 구조물을 결정화하기 위한 열처리 단계를 포함하며,
    상기 실리콘 구조물은 1017 내지 1020 cm-3 농도의 산소-함유 도펀트의 도펀트 침전물을 포함하여 상기 실리콘 구조물에서의 그레인 성장을 상기 도펀트 침전물의 농도에 의하여 결정되는 크기로 제한하는 것을 가능하게 하는, 콘택 형성 방법.
  11. 제 10항에 있어서, 상기 도펀트의 농도가 1017 내지 1021의 범위인 것을 특징으로 하는, 콘택 형성 방법.
  12. 제 10항 또는 제 11항에 있어서, 상기 콘택 형성 방법은
    상기 실리콘 구조물의 생성 전에 상기 단결정 실리콘 영역에 산화물층을 형성하는 단계를 포함하는, 콘택 형성 방법.
  13. 제 10항 또는 제 11항에 있어서, n- 또는 p- 전도성을 형성하기 위해 단결정 실리콘 영역을 n- 또는 p- 전도 타입의 도펀트로 도핑하는 것을 특징으로 하는, 콘택 형성 방법.
  14. 삭제
  15. 제 10항에 있어서, 상기 도펀트의 농도는 상기 실리콘 구조물 전체에서 일정한 것을 특징으로 하는, 콘택 형성 방법.
  16. 제 10항에 있어서, 상기 실리콘 구조물에서의 상기 도펀트의 농도는 상기 실리콘 구조물과 상기 단결정 실리콘 영역 사이의 계면 주변에서 상기 단결정 실리콘 영역에 인접하여 최대가 되는 것을 특징으로 하는, 콘택 형성 방법.
  17. 제 10항에 있어서, 상기 도펀트의 농도는 상기 실리콘 구조물의 예정된 깊이에서 최대가 되는 것을 특징으로 하는, 콘택 형성 방법.
  18. 제 10항, 제11항, 제15항 내지 제17항 중 어느 한 항에 있어서,
    반도체 기판에 트렌치를 에칭하는 단계;
    상기 트렌치의 하부 부분을 제 1 유전체로 라이닝하고 상기 트렌치의 상부 부분을 제 2 유전체로 라이닝하는 단계;
    상기 트렌치를 전극으로 충진하고 형성될 콘택 깊이까지 에칭하는 단계;
    노출된 상기 제 2 유전체를 상기 형성될 콘택 깊이까지 제거하여 단결정 실리콘의 트렌치 벽을 노출시키는 단계;
    상기 트렌치를 실리콘 구조물로 충진하는 단계;
    상기 실리콘 구조물 및 상기 노출된 트렌치 벽 중 하나에서 도펀트의 가용성 한계를 초과하는 농도를 갖는 산소 함유 도펀트로 상기 실리콘 구조물 및 상기 노출된 트렌치 벽 중 하나를 도핑하는 단계; 및
    상기 트렌치 벽의 일부를 오버랩하며 상기 제 2 유전체까지 연장되는 리세스(recess)를 에칭하고 절연체로 충진하는 단계를 포함하는 것을 특징으로 하는, 콘택 형성 방법.
  19. 제 1 항에 있어서, 상기 다결정 실리콘 구조물은 1018 내지 1020 cm-3의 산소-함유 도펀트의 도펀트 침전물을 포함하는 것을 특징으로 하는, 반도체 구조물.
  20. 제 1 항에 있어서, 상기 반도체 구조물은 상기 단결정 실리콘 영역과 상기 다결정 실리콘 구조물 사이에서 전기 콘택(contact)을 포함하며, 상기 전기 콘택은 낮은 콘택 저항을 갖는 것을 특징으로 하는, 반도체 구조물.
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