KR19980071111A - 배선을 형성한 후에 수소 이온으로 문턱 전압을변경시키는 것이 가능한 전계 효과 트랜지스터를 구비한반도체 장치 제조 방법 - Google Patents

배선을 형성한 후에 수소 이온으로 문턱 전압을변경시키는 것이 가능한 전계 효과 트랜지스터를 구비한반도체 장치 제조 방법 Download PDF

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Abstract

레벨간 절연 구조물 (49) 상에 배선 스트립 (51a/51b) 형성이 완료된 후에, 전계 효과 트랜지스터 (FET1) 는 문턱 전압이 설계 범위 내에 있는 여부를 검사하기 위해서 체크되고, 문턱 전압이 설계 범위를 벗어난 경우, 수소 이온 (H+) 이 레벨간 절연 구조물, 게이트 전극 (44) 및 게이트 절연층 (43) 을 통해 전계 효과 트랜지스터의 채널 영역으로 주입되고, 채널 영역의 도핑 불순물을 부분적으로 불활성화 시키기 위해서, 결과적으로 형성된 반도체 구조물을 20 분 동안 섭씨 400 도에서 어닐링된다.

Description

배선을 형성한 후에 수소 이온으로 문턱 전압을 변경시키는 것이 가능한 전계 효과 트랜지스터를 구비한 반도체 장치 제조 방법
본 발명은 반도체 장치 제조 기술에 관한 것으로, 특히, 레벨간 절연 구조물상에 배선스트립을 형성한 후에 수소 이온으로 문턱 전압을 변경할 수 있는 전계 효과 트랜지스터를 구비한 반도체 장치 제조 방법에 관한 것이다.
전계 효과 트랜지스터의 문턱 전압을 정밀하게 제어하는 것은 매우 중요하다. 문턱 전압이 가능한 한 설계치에 근접한 경우에, 전계 효과 트랜지스터는 스위칭 속도 및 누설 전류의 양과 같은 트랜지스터 특성이 설계치에 접근한다. 각종 팩터는 문턱 전압에 영향을 주며, 팩터의 예를들면 게이트 절연층의 두께, 게이트 전극의 폭 및 채널 영역에 도입된 도핑 불순물의 양이다. 이들 팩터는 제조 공정 동안 변동되는 경향이 있다. 전계 효과 트랜지스터의 크기가 점점더 소형화됨에 따라, 변동의 제어가 매우 곤란해진다. 제조자는 금속 배선 구조물이 전계 효과 트랜지스터상에 형성된 후에만 전계 효과 트랜지스터를 평가할 수 있다. 측정치에 따라 금속화후 문턱 전압을 정정하는 것이 가능하면, 제조자는 반려된 결함있는 전계 효과 트랜지스터를 회복시켜, 생산 능률을 향상시킬 수 있다.
통상적으로, 문턱 전압이 상이한 전계 효과 트랜스터가 반도체 집적회로 장치에 일체화된다. 누설 전류가 감소될 필요가 있는 경우, 전계 효과 트랜지스터의 문턱 전압은 높은 값으로 설정된다. 한편, 고속 전계 효과 트랜지스터는 낮은 문턱 전압을 갖도록 설계된다. 마스크 ROM (read only memory) 장치는 논리 1 레벨 및 논리 0 레벨로 선택적으로 프로그램된 메모리셀을 가지며, 메모리셀은 전계 효과 트랜지스터에 의해서 구현된다. 두개의 논리 레벨은 높은 문턱 전압 및 낮은 문턱 전압에 대응한다. 이러한 이유 때문에, 제조자는 높은 문턱 전압 및 낮은 문턱 전압을 메모레셀 트랜지스터에 선택적으로 부여한다. 문턱 전압이 다수층 배선 구조물을 형성한 후에 변경되면, 제조자는 단기간내에 마스크 ROM 장치를 인도할 수 있다.
채널 영역의 도핑 농도는 전계 효과 트랜지스터의 문턱 전압을 결정하고, 붕소 또는 인은 채널 영역으로 이온 주입된다. 도 1 은 n 채널형 전계 효과 트랜지스터를 제조하는 종래 공정을 설명한 도면이다. 도 1 에 나타난 종래 기술은 이하 제 1 종래 공정 이라 한다. 전계 효과 트랜지스터의 문턱 전압은 레벨간 절연 구조물을 형성하기 전에 채널 도핑을 통해 결정된다.
제 1 종래 공정은 p 형 실리콘 기판 (1) 또는 p 형 웰을 준비하는 것으로 개시된다. 두께 필드 산화물층 (도면에 도시되지 않음) 은 p 형 실리콘 기판 (1) 의 주 표면상에 선택적으로 성장되고, n 채널형 전계 효과 트랜지스터에 할당된 액티브 영역을 정의한다. 붕소는 액티브 영역으로 이온 주입되고, 도 1(a) 에 나타낸 바와 같이 도핑 채널 영역 (2) 을 형성한다.
계속해서, 게이트 산화물층 (3) 으로 액티브 영역을 덮도록 액티브 영역의 표면부가 산화된다. 도전성 재료는 결과적으로 형성된 구조물의 전체 표면상에 증착되고, 도전성층이 게이트 전극 (4) 으로 패터닝된다. N 형 도핑 불순물은 액티브 영역으로 이온 주입되고, 게이트 전극 (4) 과 함께 자기 정렬 방식으로 저농도로 도핑된 불순물 영역 (도면에 도시되지 않음) 을 형성한다. 절연 재료는 결과적으로 형성된 구조물의 전체 표면상에 증착되고, 절연층은 임의의 에칭 마스크 없이 에칭된다. 결과적으로, 측벽 스페이서 (5) 는 도 1(b) 에 나타낸 바와 같이 게이트 전극 (4) 의 측표면상에 남게된다. N 형 도핑 불순물은 액티브 영역으로 이온 주입되고, 측벽 스페이서 (5) 와 함께 자기 정렬 방식으로 고농도로 도핑된 불순물 영역 (도면에 도시하지 않음) 을 형성한다. 고농도로 도핑된 불순물 영역은 저농도로 도핑된 불순물 영역에 위치되고, 고농도로 도핑된 불수물 영역 및 저농도로 도핑된 불순물 영역은 n 형 소오스/드레인 영역 (도면에 도시되지 않음) 을 형성한다. 도핑 채널 영역 (2), 게이트 절연층 (3), 게이트 전극 (4), 측벽 스페이서 (5) 및 n 형 소오스/드레인 영역 전체로서 n 채널형 전계 효과 트랜지스터를 구성한다.
계속해서, 실리콘 산화물 및 보로-포스포실리케이트 글라스는 결과적으로 형성된 반도체 구조물의 전체 표면상에 순차적으로 증착되고, n 채널형 전계 효과 트랜지스터상에 실리콘 산화물층 (6) 과 보로-포스포실리케이트 글라스층 (7) 을 형성한다. 실리콘 산화물층 (6) 과 보로-포스포실리케이트 글라스층 (7) 은 조합하여 레벨간 절연 구조물 (8) 을 형성한다.
접촉홀 (8a/8b) 은 레벨간 절연 구조물 (8) 에 형성되고, n 형 소오스/드레인 영역은 접촉홀 (8a/8b) 에 각각 노출된다. 접촉홀 (8a/8b) 은 도전성 조각 (9a/9b) 으로 막혀있고, 도전성 배선 스트립 (10a/10b) 은 도 1(c) 에 나타낸 바와 같이 레벨간 절연 구조물 (8) 상에 패터닝된다. 따라서, 채널 영역 (2) 의 도핑 농도는 레벨간 절연물을 형성하기 전에 결정된다.
도 2 는 이하 제 2 종래 공정 이라는 다른 종래 공정을 나타낸 도면이다. 전계 효과 트랜지스터의 문턱 전압은 레벨간 절연 구조물의 형성후변경된다.
제 2 종래 공정은 p 형 실리콘 기판 (21) 또는 p 형 웰의 준비로 개시된다. 두께 필드 산화물층 (22) 은 p 형 실리콘 기판 (21) 의 주표면상에 선택적으로 성장된다. 채널 도핑은 붕소로 실행되어 도핑 채널 영역 (22) 을 형성한다. 저농도로 도핑된 불순물 영역 (도면에 도시되지 않음) 및 고농도로 도핑된 불순물 영역 (도면에 도시되지 않음) 은 게이트 절연층 (25) 및 측벽 스페이서 (26) 상에 게이트 전극 (24) 과 함께 자기 정렬 방식으로 형성된다. 실리콘 산화물층 (27) 및 보로-포스포실리케이트 글라스층 (28) 은 전계 효과 트랜지스터상에 증착되고, 조합하여 레벨간 절연 구조물 (29) 을 형성한다. 접촉홀 (28a, 28b, 28c 및 28d) 은 레벨간 절연 구조물 (29) 에 형성되고, 고농도로 도핑된 불순물 영역은 접촉홀 (28a 내지 28d) 에 각각 노출된다. 접촉홀 (28a 내지 28d) 은 도 2a 에 나타낸 바와 같이 도전성 조각 (30a 내지 30d) 으로 막혀있다.
포토레지스트 인온 주입 마스크 (31) 는 레벨간 절연 구조물 (29) 상에 형성되고, 우측 전계 효과 트랜지스터상에 위치된다. 인은 도 2(b) 에 나타낸 바와 같이 1 MeV 의 가속 에너지하에서 1 × 1014cm-2의 조사시 포토레지스트 이온주입 마스크 (31) 로 덮여지지 않은 도핑 채널 영역 (23) 으로 이온 주입된다. 인은 섭씨 800 ℃ 이상의 어닐링을 통해 활성화된다. 인은 도핑 채널 영역 (23a) 으로 집중되고, 레벨간 절연 구조물 (29) 을 제조하기 전에 이온 주입된 붕소의 영향을 상쇄시킨다. 이온 주입된 인은 좌측 전계 효과 트랜지스터의 문턱 전압을 더욱 낮춘다. 따라서, 좌측 전계 효과 트랜지스터는 낮은 문턱 전압을 가지며, 우측 전계 효과 트랜지스터는 높은 문턱 전압을 갖는다. 이 단계에서의 이온 주입은 이하 제 2 채널 도핑 이라 한다.
최종적으로, 도 2(c) 에 나타낸 바와 같이 도전성 스트립 (32a 내지 32d) 은 레벨간 절연 구조물 (29) 상에 패터닝되고, 도전성 플러그 (30a 내지 30d) 에 각각 접촉하여 유지된다.
제 1 종래 공정은 전계 효과 트랜지스터가 형성된 후에 문턱 전압이 정정 될수 없는 문제가 발생한다. 상술한 바와 같이, 제조자는 문턱 전압이 설계 범위내에 있는 지의 여부를 검사하기 위해서 전계 효과 트랜지스터를 검사하고, 제조자는 주로 문턱 전압이 설계 범위를 벗어난 전계 효과 트랜지스터를 제거한다.
한편, 제 2 종래 공정은 제조자가 문턱 전압을 정정하는 것을 가능하게 한다. 제 2 채널 도핑을 위한 이온 주입은 섭씨 800 도의 열처리를 요구한다. 이온 주입된 인은 고온 열처리를 통해 활성화되고, 격자 결함이 동시에 없어진다. 그러나, 고온 열처리는 전계 효과 트랜지스터를 악화시킨다. 따라서, 고온 열처리는 전계 효과 트랜지스터의 신뢰성 측면에서 바람직하지 못하다. 더욱이, 제 2 채널 도핑은 금속화 후에는 불가능하다. 최종적으로, 제조자가 n 채널형 전계 효과 트랜지스터 뿐만 아니라 p 채널형 전계 효과 트랜지스터에 대한 문턱 전압을 변경할 필요성이 있다면, 제 2 채널 도핑이 두번 반복되고, 마스크 (31) 용 리소그래피 또한 두번 반복된다. 이것은 결과적으로 공정을 복잡하게 한다.
따라서, 본 발명의 목적은 전계 효과 트랜지스터를 악화시키지 않고 레벨간 절연 구조물상에 배선 스트립을 형성한 후에 필드 전계 효과 트랜지스터의 문턱 전압을 제조자가 결정할 수 있는 반도체 장치 제조 방법을 제공하는데 있다.
도 1 은 n 채널형 전계 효과 트랜지스터를 제조하는 제 1 종래 공정을 나타낸 단면도.
도 2 는 반도체 장치를 제조하는 제 2 종래 공정을 나타낸 단면도.
도 3 은 본 발명에 따라 반도체 장치를 제조하는 공정을 도시한 단면도.
도 4 는 수소로 이온 도핑된 영역을 나타낸 평면도.
도 5 는 n 채널형 전계 효과 트랜지스터의 문턱 전압의 변동과 선량 사이의 관계를 나타낸 그래프.
도 6 은 p 채널형 전계 효과 트랜지스터의 문턱 전압의 변동과 선량 사이의 관계를 나타낸 그래프.
도 7 은 가속 에너지와 표면으로부터 주입된 수소 이온의 최고 주입 깊이 및 문턱 전압 사이의 관계를 나타낸 그래프.
도 8 은 전계 효과 트랜지스터의 백게이트 바이어스와 문턱 전압 및 수소 이온의 선량 사이의 관계를 나타낸 그래프.
도 9 는 선량에 대한 전하 (Qbd) 양의 의존성을 도시한 그래프.
도 10 은 선량에 대한 브레이크 단운 전압의 의존성을 도시한 그래프.
도 11 은 본 발명에 따른 다른 공정 시퀀스를 나타낸 단면도.
도 12 는 본 발명에 따른 또다른 공정 시퀀스를 나타낸 단면도.
도 13 은 표준 전계 효과 트랜지스터에 제공된 모니터 전계 효과 트랜지스터를 나타낸 개략도.
*도면의 주요 부분에 대한 부호의 설명*
41 : p 형 실리콘 기판 42 : p 형 도핑 채널 영역
43 : 게이트 산화물층 (절연층) 44 : 게이트 전극
45 : 측벽 스페이서 46 : n 형 소오스/드레인 영역
47 , 48 : 레벨간 절연층 48a , 48b : 접촉홀
49 : 레벨간 절연 구조물 50a , 50b : 플러그
51a , 51b : 알루미늄 배선 스트립 52 : 표면부
따라서, 본 발명의 목적을 성취하기 위해서, 본 발명은 수소 이온을 이용함으로서 채널 영역에 도핑 불순물을 부분적으로 불활성화시키는 것을 제안하고 있다.
본 발명의 제 1 실시예에 따르면, 전계 효과 트랜지스터를 포함한 반도체 장치를 제조하는 공정을 제공하고, 상기 공정은 반도체 기판을 준비하는 단계, 전계 효과 트랜지스터에 대해 반도체 기판의 표면을 할당하는 단계, 수소 이온으로 제어되는 문턱 전압을 갖는 전계 효과 트랜지스터를 제조하는 단계, 및 전계 효과 트랜지스터를 포함한 반도체 장치를 형성 완료하는 단계로 이루어진다.
공정의 형태 및 이점은 첨부된 도면을 참조한 이하 상세한 설명으로부터 명백하게 이해되어질 것이다.
수소 어닐링 또는 포스트-금속화 처리는 당해 분야의 숙력된 자에게 공지되어 있다. K.L Brower 는 1988 년 11 월 15 일자 발행 Physical Review B, 볼륨 38, 번호 14, 페이지 9657-9666 에 기재된 (111) Si-SiO2계면에서 Pb 중앙의 H2패시베이션의 동력학 에 수소 어닐링이 개시되어 있다. 수소 어닐링의 목적은 실리콘 기판과 게이트 산화물층 사이의 경계에서의 댕글링 본드의 불활성화를 통한 계면 상태의 감소 및 게이트 산화물층의 고정된 계면 전하의 중성화에 있다. 전계 효과 트랜지스터가 수소 어닐링되는 경우, 트랜지스터 특성의 분산은 협소해지며, 문턱 전압은 수소로 처리되지 않은 전계 효과 트랜지스터의 문턱 전압보다 더 저하된다. 많은 양의 계면 상태 및 많은 양의 고정 전하가 반도체 장치의 신뢰성을 저하시키기 때문에, 반도체 장치 제조자가 포스트-금속화 처리 없이 사용자에게 양산품을 인도하는 것이 불가능하다. 포스트-금속화 처리를 통해 문턱 전압을 변경하는 것은 불가능하다. 본 발명에 따른 불활성화는 포스트-금속화 처리를 전제로 한다.
포스트-금속화 처리를 통한 문턱 전압의 변화는 본 발명에 따른 도핑 불순물의 불활성화를 통한 문턱 전압의 변경과 상이한 현상이다. 본 발명에 따르면, 수소 이온은 채널 영역에서 도핑 불순물을 부분적으로 불활성화 시키고, 부분 적으로 불활성화된 도핑 불순물은 전계 효과 트랜지스터의 문턱 전압을 변경시킨다. 그러나, 채널 영역의 도핑 불순물은 수소 어닐링 또는 포스트-금속화 처리에서 결코 불활성화 되지 않는다.
수소 원자를 가지고 도핑 불순물을 불활성화시키는 것은 예를들면 Applied Physics, A43, 페이지 153-195 에 S.J. Pearton et.al. 에 의해서 보고된 결정질 반도체의 수소 가 기재되어 있다. 붕소와 같은 억셉터 불순물만이 실리콘-붕소-수소 클러스터를 형성하여 억셉터 불순물을 불활성화시킨다. 그러나, 불활성화 효과는 섭씨 200 도에서 열처리시 없어진다. 이하 상세하게 설명한다. 도너 불순물과 억셉터 불순물 모두는 본 발명에 따라 불활성화되고, 상기 불활성화는 섭씨 300 도 내지 400 도 사이에서 열처리된후 유지된다. 따라서, 본 발명에 따른 불활성화는 지면에 개시된 불활성화 메카니즘과는 상이한 메카니즘을 통해 활성화된다. 본 발명가는 이온 주입에 기인하는 수소 원자 및 결정 결함은 본 발명에 따른 불활성화와 관련된다.
수소 처리는 일본국 특개소 제 63-299277 호 및 특개평 제 5-251378 호 공보에 개시되어 있다. 반도체 기판에서 댕글링 본드의 불활성화를 위해 수소 처리가 실행된다. 일본국 특개소 제 63-299277 호 공보에는 박막 트랜지스터에 대한 수소처리가 개시되어 있다. 폴리실리콘층이 수소 플라즈마로 처리되어 폴리실리콘의 그레인 경계에 있는 댕글링 본드가 불활성화되지만, 도핑 불순물을 불활성화하는 개념은 없다. 일본국 특개평 제 5-251378 호 공보에는 이온 주입동안 손상된 반도체 결정을 회복시키는 수소 어닐링이 개시되어 있다. 수소는 이온 주입에 기인하는 결정 결함에 있는 댕글링 본드를 불활성화 시킨다. 더욱이, 폴리실리콘 박막이 일본국 특개소 제 63-299277 호 공보에 개시된 수소 플라즈마로 처리되고, 전계 효과 트랜지스터의 소오스/드레인 영역은 일본국 특개평 제 5-25378 호 공보에 개시된 수소로 도핑된다. 하편, 본 발명에 따른 문턱 전압 제어는 거의 완벽한 격자 구조에 의해서 생성된 채널 영역으로 수소 이온을 주입함으로서 구현되고, 수소 이온 주입은 채널 영역의 격자 결함의 원인이된다. 따라서, 일본국 특개소 제 63-299277 호 및 특개평 제 5-25378 호 공보에 개시된 수소 처리는 반도체 결정을 회복시키기 위해 실행되지만, 전계 효과 트랜지스터의 문턱 전압 제어와는 무관하다.
바람직한 실시예의 설명
제 1 실시예
도 3 은 본 발명을 실시한 반도체 장치 제조 공정을 나타낸 도면이다. 반도체 장치는 n 채널형 전계 효과 트랜지스터를 가지며, 본 발명을 n 채널형 전계 효과 트랜지스터에 적용하여 문턱 전압을 정정한다. 이하, n 채널형 전계 효과 트랜지스터를 중심으로 설명한다.
공정은 p 형 실리콘 기판 (41) 또는 p 형 웰을 준비함으로서 개시된다. 도면에 도시하지 않았지만, 두께 필드 산화물층이 p 형 실리콘 기판 (41) 의 주표면상에 선택적으로 성장되고, n 채널형 전계 효과 트랜지스터에 할당된 액티브 영역을 정의한다. 붕소는 액티브 영역으로 이온 주입되어, p 형 도핑 채널 영역 (42) 을 형성한다.
계속해서, 액티브 영역의 표면부는 열적으로 산화되고, 실리콘 산화물층은 액티브 영역상에서 성장된다. 폴리실리콘은 실리콘 산화물층의 전표면상에 증착되고, 폴리실리콘층은 실리콘 산화물층상에 적층된다.
포토레지스트 용액은 폴리실리콘층상에서 스핀되고, 포터레지스트층을 형성하기 위해 베이킹된다. 게이트 전극용 패턴 이미지가 포토레지스트층으로 전사되어, 포토레지스트층의 레이턴트 (latent) 이미지를 형성한다. 레이턴트 이미지는 폴리실리콘층상에 포토레지스트 에칭 마스크를 형성하기 위해 개발되었다. 따라서, 포토레지스트 에칭 마스크는 리소그래피 기술을 이용하여 패터닝된다. 포토레지스트 에칭 마스크를 이용하여, 폴리실리콘층 및 실리콘 산화물층이 순착적으로 에칭되어, p 형 도핑 체널영역 (42) 상에 게이트 산화물층 (43) 및 게이트 전극 (44) 을 형성한다.
절연 재료는 결과적으로 형성된 반도체 구조의 전체 표면상에 증착되고, 게이트 전극 (44) 은 절연층으로 덮인다. 절연층은 이방성 에칭으로 제거되고, 측벽 스페이서 (45) 는 도 3(a) 에 나타낸 바와 같이 절연층으로부터 형성된다.
이온 주입 마스크로서 측벽 스페이서 (45) 및 게이트 전극 (44) 을 사용하여, n 형 도핑 불순물이 액티브 영역으로 도입되고, n 형 소오스/드레인 영역 (46) 이 측벽 스페이서 (45) 와 함께 자기 정렬 방식으로 액티브 영역에 형성된다. n 형 도핑 불순물은 p 형 도핑 채널 영역 (42) 부를 p 형으로부터 n 형으로 변환시키고, p 형 도핑 채널 영역 (42) 은 게이트 전극 (44) 및 측벽 스페이서 (45) 하부에 남게된다. p 형 도핑 채널 영역 (42), 게이트 절연층 (43), 게이트 전극 (44), 및 n 형 소오스/드레인 영역 (46) 의 전체로서 n 채널 인핸스먼트형 전계 효과 트랜지스터 (FET1) 를 구성한다.
예를들면, 실리콘 산화물 및 보로-포스포실리케이트 글라스와 같은 절연 재료는 결정적으로 형성된 반도체 구조물상에 연속적으로 증착되어, 레벨간 절연층 (47 및 48) 을 형성한다. 레벨간 절연층 (47/48) 의 전체로서 레벨간 절연 구조물 (49) 을 구성한다.
포토레지스트 에칭 마스크 (도면에 도시되지 않음) 는 리소그래피 기술을 이용함으로서 레벨간 절연 구조물 (49) 상에 패터닝되고, n 형 소오스/드레인 영역 (46) 상의 영역이 포토레지스트 에칭 마스크의 개구에 노출된다. 레벨간 절연 구조물 (49) 은 순착적으로 에칭되어 제거되고, 접촉홀 (48a/48b) 이 레벨간 절연 구조물 (49) 에 형성된다. n 형 소오스/드레인 영역 (46) 은 접촉홀 (48a/48b) 에 각각 노출된다. 접촉홀 (48a/48b) 은 예를 들면, 텅스텐, 알루미늄 또는 폴리실리콘과 같은 도전성 재료로 막혀져 있다. 접촉 재료는 n 형 소오스/드레인 영역 (46) 과 각각 접촉하여 유지되는 플러그 (50a/50b) 로서 제공한다.
알루미늄 또는 알루미늄 합금은 레벨간 절연 구조물 (49) 의 전체 표면상에 증착되고, 포토레지스트 에칭 마스크 (도면에 도시되지 않음) 는 리소그래피 기술을 이용함으로서 알루미늄층상에 패터닝된다. 포토레지스트 에칭 마스크를 이용하여, 알루미늄층이 선택적으로 에칭되어 제거되고, 알루미늄 배선 스트립 (51a/51b) 은 플러그 (50a/50b) 와 접촉하여 유지되도록 하는 방식으로 레벨간 절연 구조물 (49) 상에 형성된다. 비록, 도 3(b) 에는 나타내지 않았지만, 다른 알루미늄 배선 스트립은 도전성 플러그를 통해 게이트 전극 (44) 에 접속된다.
알루미늄 배선 스트립 (51a/51b) 을 형성한 후에, 제조자는 n 형 소오스/드레인 영역 (46) 을 적절한 전압원에 접속시키고, 게이트 전극 (44) 의 전압 레벨을 변화시킨다. 제조자는 드레인 전류를 측정하고, n 채널 인핸스먼트형 전계 효과 트랜지스터 (FET1) 의 문턱 전압을 판정한다.
문턱 전압이 설계 범위를 벗어난 것을 제조자가 인식한 경우, 제조자는 문턱 전압의 정정에 요구될 선량을 결정한다. 수소 이온은 75 KeV 의 가속 에너지하에서 소정의 선량으로 표면부 (52) 으로 이온 주입된다. 이온 주입 영역은 도 4 의 해칭선으로 지시한다. 이후, 결과적으로 형성된 반도체 구조물은 20 분 동안 섭씨 400 도에서 수소 및 질소의 혼합 가스내에서 처리되고, 열처리는 계면 상태의 감소 및 포획 중심의 중성화를 목적으로 행해진다. 계면 상태 및 포획 중심은 수소 이온 주입을 포함한 상술한 공정 시퀀스를 통해 발생된다. 수소와 질소사이의 비율은 1:1 로 조절된다. 그러나, 상기 비율은 1:1 로 제한되지 않는다. 따라서, 제조자는 n 채널 인핸스먼트형 전계 효과 트랜지스터를 가지고 반도체 장치를 형성시킨다.
본 발명가는 전계 효과 트랜지스터에 대한 문턱 전압의 변동과 선량 사이의 관계를 연구했다. 본 발명가는 상술한 공정을 통한 n 채널형 전계 효과 트랜지스터의 샘플 및 상술한 공정과 유사한 공정을 통한 p 채널형 전계 효과 트랜지스터의 샘플을 제조했다. 기준 샘플은 수소 이온의 주입을 실행하지 않고, 열처리만 20 분 동안 섭씨 400 도로 실행되었다. 다른 샘플들은 상이한 선량으로 수소로 도핑되었고, 20 분 동안 섭씨 400 도에서 열처리 되었다.
본 발명자는 각 샘플의 문턱 전압을 측정했고, 기준 샘플의 문턱 전압에 관한 문턱 전압의 변동을 도 5 및 6 에 플로트했다. 도 5 는 n 채널형 전계 효과 트랜지스터에 대한 관련성을 나타내고, 도 6 의 플로트는 p 채널형 전계 효과 트랜지스터에 대한 변동을 나타낸다. 수소이온이 1×1015cm-2의 선량으로 이온주입된 경우, 문턱 전압의 변동은 대략 절대값 0.45 볼트이었다. 공정 파라메터가 유동하도라도, 문턱 전압의 변동은 대략 0.1 볼트이었고, 유동에 기인하는 변동은 1×1013cm-2의 선량으로 수소 이온의 주입을 통해 회복되었다.
더욱이, 본 발명가는 문턱 전압 및 계면으로부터 주입된 수소 이온의 주입 최대 깊이와 가속 에너지 사이의 관계를 연구했다. 본 발명가는 가속 에너지를 변경하면서, 주입된 수소 이온의 주입 최대 깊이와 문턱 전압을 측정했다. 도 7 에서 레벨간 절연층 (47), 게이트 전극 (44) 및 실리콘 기판 (41) 은 각각 SiO2, Poly-Si 및 Si 으로 지시했다. 최대 깊이가 레벨간 절연층 (47) 인 경우에, 문턱 전압의 변동이 거의 없었다. 한편, 수소 이온이 실리콘 기판 (41) 으로 깊게 투과한 경우, 문턱 전압의 변동이 상대적으로 협소해진다. 문턱 전압의 변화를 크게 변화시키기 위해서, 수소 이온은 채널 영역 또는 그 부근에 도달할 필요가 있다. 상술한 공정에서, 최대 깊이는 0.8 미크론을 목표치로 하였고, 가속 에너지는 75 KeV 로 조정되었다.
더욱이, 본 발명가는 n 채널 인핸스먼트형 전계 효과 트랜지스터의 문턱 전압에서 수소 이온의 불활성화의 영향을 연구했다. 제조 공정을 첨부하여 설명하면, 붕소는 표면부에 이온 주입되어, p 형 도핑 체널 영역 (42) 을 형성했다. 억셉터 농도는 전계 효과 트랜지스터의 백게이트 특성에 영향을 준다. 본 발명가는 상이한 선량으로 수소가 주입된 샘플을 비교하였다. 본 발명가는 백게이트 바이어스 (VBG) 를 변경하면서, 문턱 전압을 측정했다. 플로트는 선량으로 명명되어 있으며, 플로트의 기울기는 억셉터 농도에 비례했다. 기울기가 커지면 커질수록 억셉터 농도는 커졌다. 이들 플로트로부터, 수소 이온의 선량이 증가한 경우 억셉터 이온이 감소되는 것을 이해할 수 있다. 따라서, 수소 이온은 채널 영역의 도핑 불순물을 불활성화시킨다.
더욱이, 본 발명가는 트랜지스터 특성에 대한 수소 이온의 영향을 연구했다. 도 9 내지 10 에 나타낸 바와 같이, 수소 이온은 전계 효과 트랜지스터의 신뢰성에 영향을 주지 않는다. 수소의 양은 주입된 수소 이온이 게이트 산화물층 (43) 을 거의 파손시키지 않을 만큼의 적은 양이다. 이러한 이유 때문에, 섭씨 400 도의 열처리를 통해 파손이 회복되었다. 한편, 제 2 종래 공정에서 이용된 붕소와 인은 농도가 높아서 섭씨 400 도 부근의 열처리로 격자가 회복되지 않는다.
또한, 본 발명가는 n 형 소오스/드레인 영역 (46) 이 수소 이온으로 도핑되었더라도, 수소 이온이 트랜지스터 특성에 영향을 주지 않는 다는 것을 확인했다. 더욱이, 본 발명가는 두께 필드 산화물층으로 도핑된 수소 이온이 두께 필드 산화물층을 열화시키지 않는 것을 확인했다.
상술한 설명으로 부터 이해된 바와 같이, 수소 이온은 채널 영역의 도핑 불순물을 불활성화시키고, 전계 효과 트랜지스터의 문턱 전압을 변경시킨다. 수소 이온의 주입은 알루미늄 배선 스트립을 형성한 후에 실행되고, 제조자는 문턴 전압의 측정후 문턱 전압을 정정하기 위해 이온 주입을 이용한다. 이러한 이유 때문에, 제조자는 결함있는 전계 효과 트랜지스터를 회복시켜 수소 이온 주입을 이용함으로서 반려된 것을 회복시키기 때문에, 상기 수소 이온 주입은 반도체 장치의 생산 능률을 향상시킨다.
더욱이, 낮은 문턱 전압 전계 효과 트랜지스터와 높은 문턱 전압 전계 효과 트랜지스터가 섞여 있는 경우, 제조자는 모든 전계 효과 트랜지스터를 함께 제조하고, 수소 이온 주입을 통해 문턱 전압을 선택적으로 낮춘다. 따라서, 수소 이온 주입을 통한 문턱 전압 제어는 공정 시퀀스를 단순화시킨다.
제 2 실시예
도 11 은 본 발명을 실시한 다른 공정을 도시한 단면도이다. 제 2 실시예를 구현한 공정은 반도체 기판에서 문턱 전압이 상이한 전계 효과 트랜지스터를 제조하는데 이용된다. 예를들어, 마스크 ROM (read only memory) 이 도 11 에 나타낸 공정을 통해 제조되고, 메모리셀은 n 체널형으로 이루어진 것으로 가정한 것이다.
공정은 p 형 반도체 기판 (61) 을 준비함으로서 개시되고, 필드 산화물 (62) 은 액티브 영역을 정의한다. N 채널형 전계 효과 트랜지스터 (63/64) 는 액티브 영역에 제조되고, n 채널형 전계 효과 트랜지스터 (FET1) 와 구조가 유사하다. 이러한 이유때문에, n 채널형 전계 효과 트랜지스터 (63/64) 의 구성 요소는 상세한 설명 없이 전계 효과 트랜지스터 (FET1) 의 대응 구성 요소에 대해서는 동일한 참조 지시자로 명명된다.
n 채널형 전계 효과 트랜지스터 (63/64) 는 레벨간 절연 구조물 (49) 또는 레벨간 절연층 (47/48) 으로 덮이고, 접촉홀은 제 1 실시예와 유사하게 도전성 플러그 (50a/50b) 로 채워진다. 알루미늄 배선 스트립 (51a/51b) 는 레벨간 절연 구조물 (49) 상에 패터닝되고, 도전성 플러그 (50a/50b) 와 각각 접촉되어 유지된다. 결과적으로 형성된 반도체 구조물을 도 11(a) 에 나타낸다.
계속해서, 메모리 트랜지스터 (63/64) 는 이하로 프로그래밍된다. n 채널형 전계 효과 트랜지스터 (63) 는 문턱전압이 저하되고, 다른 n 채널 인핸스먼트형 전계 효과 트랜지스터 (64) 는 문턱 전압을 유지한다. 포토레지스트 이온 주입 마스크 (65) 는 리소그래피 기술을 이용함으로서 결과적으로 나타나는 반도체 구조물상에 패터닝되고, 1.0 미크론 두께로 조정된다. n 채널형 전계 효과 트랜지스터 (64) 는 포토레지스트 이온 주입 마스크 (65) 로 덮이고, 다른 n 채널형 전계 효과 트랜지스터 (63) 는 덮이지 않는다. 수소 이온은 75 KeV 의 가속 에너지 하에서, 1×1015cm-2이상의 선량으로 p 형 도핑 채널 영역 (42) 으로 주입된다. 수소 이온은 p 형 도핑 채널 영역 (42) 및 n 채널형 전계 효과 트랜지스터 (63) 의 동일 깊이에 있는 표면부에서 최대이고, 수소 이온으로 도핑된 영역은 도 11(b) 에서 66 으로 명명된다. 그러나, 포토레지스트 이온 주입 마스크 (65) 는 수소 이온으로부터 다른 n 채널형 전계 효과 트랜지스터 (64) 를 보호하고, 수소 이온은 n 채널형 전계 효과 트랜지스터 (64) 상의 레벨간 절연 구조물 (49) 에서 최대이다.
포토레지스트 이온 주입 마스크 (65) 가 제거되고, 결과적으로 나타난 반도체 구조물은 제 1 실시와 동일한 조건하에서 어닐링된다. 수소 이온은 영역 (66) 의 p 형 도핑 불순물을 불활성화시키고, n 채널형 전계 효과 트랜지스터 (63) 의 문턱 전압을 n 채널형 전계 효과 트랜지스터 (64) 의 문턱 전압보다 0.45 볼트이상 낮아지게 한다. 이러한 방식으로, 도 11(c) 에 나타난 바와 같이 마 스크 ROM 장치가 형성된다. 층간
통상적으로, 마스크 ROM 장치는 데이터 비트를 저장하기 위해 2 종류의 메모리 트랜지스터를 필요로하게 된다. 2 종류의 메모리 트랜지스터는 큰 차이가 나는 문턱 전압을 필요로 한다. 이것은 수소 이온이 높은 선량에서 채널 영역으로 선택적으로 이온 주입되는 것을 의미한다. 그러나, 수소 이온은 n 채널형 전계 효과 트랜지스터에 거의 손상을 주지 않는다. 도 8 에 나타낸 바와 같이, 1×1015cm-2선량에서의 수소 이온은 게이트 실리콘 산화물층 (43) 의 QBD를 10 C/㎠ 로 감소시킨다. 그러나, 10 C/㎠ 의 QBD는 실제 이용에서는 문제가 없어, 도 10 에 나타낸 바와 같이, 브레이크다운 전압이 유효하다.
상술한 바와 같이, 메모리 트랜지스터 (63/64) 는 알루미늄 배선 스트립 (51a/51b) 을 형성한 후에 프로그램되고, 제조자는 턴어라운드 타임 또는 오더를 받고 사용자에게 인도하는 기간을 단축시킨다.
제 3 실시예
도 12 는 본 발명을 실시한 또다른 공정을 나타낸 도면이다. 상보형 트랜지스터, 즉, n 채널형 전계 효과 트랜지스터와 p 채널형 전계 효과 트랜지스터가 조합된 트랜지스터가 제 3 실시예를 구현한 공정을 통해 제조된다.
공정은 p 형 실리콘 기판 (70) 또는 p 형 웰을 준비함으로서 개시되고, n 형 웰 (71) 은 p 형 실리콘 기판 (70) 의 표면부에 형성된다. 두께 필드 산화물층 (72) 은 LOCOS (실리콘의 국부 산화) 를 이용하여 p 형 실리콘 기판 및 n 형 웰 (71) 의 주표면상에 선택적으로 성장되고, n 채널형 전계 효과 트랜지스터 및 p 채널형 전계 효과 트랜지스터에 할당된 액티브 영역을 정의한다. p 형 도핑 불순물은 n 채널형 전계 효과 트랜지스터에 할당된 액티브 영역의 표면부로 도입되어, p 형 도핑 채널 영역 (73) 을 형성한다. 더욱이, n 형 도핑 불순물은 p 채널형 전계 효과 트랜지스터에 할당된 액티브 영역으로 도입되어, n 형 도핑 채널 영역 (74) 을 형성한다.
계속해서, 게이트 절연층 (75/76), 게이트 전극(77/78) 및 측벽 스페이서 (79/80) 는 제 1 실시예와 유사한 방식으로 도핑 채널 영역 (73/74) 상에 형성된다. n 형 도핑 불순물은 n 채널형 전계 효과 트랜지스터에 할당된 액티브 영역으로 이온 주입되고, n 형 소오스/드레인 영역 (81) 은 측벽 스페이서 (79) 와 함께 자기 정렬 방식으로 형성된다. 마찬가지로, p 형 도핑 불순물은 p 채널형 전계 효과 트랜지스터에 할당된 액티브 영역으로 이온 주입되고, p 형 소오스/드레인 영역 (82) 은 측벽 스페이서 (80) 와 함께 자기 정력 방식으로 형성된다.
예를들면, 실리콘 산화물 및 보로-포스포실리케이트 글라스와 같은 절연 재료가 결과적으로 형성된 반도체 구조물상에 연속적으로 증착되어, 레벨간 절연층 (83 및 84) 을 형성한다. 레벨간 절연층 (83/84) 전체로서 레벨간 절연 구조물 (85) 을 형성한다.
포토레지스트 에칭 마스크 (도면에 도시되지 않음) 는 리소그래피 기술을 이용함으로서 레벨간 절연 구조물 (85) 상에 패터닝되고, n 형 소오스/드레인 영역 (81) 및 p 형 소오스/드레인 영역 (82) 상의 영역이 포토레지스트 에칭 마스크의 개구에 노출된다. 레벨간 절연 구조물 (85) 은 선택적으로 에칭되어 제거되고, 접촉홀은 레벨간 구조물 (85) 에 형성된다. n 형 소오스/드레인 영역 (81) 및 p 형 소오스/드레인 영역 (82) 은 각각 접촉홀에 노출된다. 접촉홀은 예를들면 텅스텐, 알루미늄 또는 폴리실리콘과 같은 도전성 재료로 막힌다. 도전성 재료는 n 형 소오스/드레인 영역 (81) 및 p 형 소오스/드레인 영역 (82) 각각에 접촉되어 유지되는, 플러그로서 제공한다.
알루미늄 또는 알루미늄 합금은 레벨간 절연 구조물 (85) 의 전체 표면상에 증착되고, 포토레지스트 에칭 마스크 (도면에 도시되지 않음) 는 리소그래픽 기술을 이용함으로서 알루미늄층상에 패터닝된다. 포토레지스트 에칭 마스크를 이용하여, 알루미늄층이 선택적으로 에칭되어 제거되고, 알루미늄 배선 스트립 (88/89) 은 도 12(a) 에 나타낸 바와 같이 도전성 플러그 (86/87) 와 접촉되어 유지되는 방식으로 레벨간 절연 구조물 (85) 상에 형성된다. 도 3(b) 에 도시하지 않았지만, 다른 알루미늄 배선 스트립은 도전성 플러그를 통해 게이트 전극 (77/78) 에 접속된다.
포토레지스트 이온 주입 마스크 (도면에 도시되지 않음) 는 레벨간 절연 구조물 (85) 상에 패터닝되고, 상보 전계 효과 트랜지스터상의 영역은 덮이지 않는다.
도 12(b) 에 나타낸 바와 같이, 수소 이온은 제 1 실시예와 동일한 조건하에서 도핑 채널 영역 (73/74) 으로 이온 주입된다. 최대 깊이는 p 형 도핑 채널 영역 (73) 및 n 형 도핑 채널 영역 (74) 에 맞추어진다.
도 12(c) 에 나타낸 바와 같이, 포토레지스트 이온 주입 마스크가 제거되어, 결과적으로 형성된 반도체 구조물은 제 1 실시예와 동일한 조건하에서 어닐링된다. 수소 이온은 채널 영역 (73' 및 74') 에 p 형/n 형 도핑 불순물을 불활성화시키고, n 채널형 전계 효과 트랜지스터의 문턴 전압 및 p 채널형 전계 효과 트랜지스터의 문턱 전압을 저하시킨다. 따라서, 제조자는 상보형 트랜지스터를 구비한 반도체 장치를 형성시킨다.
상술한 설명으로부터 이해되어진 바와 같이, 수소 이온은 n 채널형 전계 효과 트랜지스터 및 p 채널형 전계 효과 트랜지스터 양측 모두의 문턱 전압을 동시에 변경시킨다. 종래 공정에서, n 채널형 전계 효과 트랜지스터의 문턱 전압 및 p 형 전계 효과 트랜지스터의 문턱 전압은 붕소를 이용한 이온 주입 및 인을 이용한 다른 이온 주입을 통해서 각각 변경되고, 각 이온 주입은 다른 전계 효과 트랜지스터를 덮기 위해 포토레지스트 이온 주입 마스크를 필요로한다. 본 발명에 따른 공정 시퀀스와 종래 공정을 비교하면, 수소 이온 주입을 통한 문턱 전압 제어는 종래 문턱 전압 제어보다 단순한 것이 명백하다.
게이트 전극 (77 및 78) 의 크기가 설계 범위보다 큰 경우, n 채널형 전계 효과 트랜지스터의 문턱 전압과 p 채널형 전계 효과 트랜지스터의 문턱 전압은 목적치 미만이 된다. 이런 상태에서, 수소 이온은 n 채널형 전계 효과 트랜지스터의 문턱 전압과 p 채널형 전계 효과 트랜지스터의 문턱 전압을 동시에 저하시키고 반려된 생산품을 회복시킨다.
본 발명의 특정 실시예를 도시하고 설명했지만, 당해 분야의 숙련된 자에게 다양한 변경 및 수정이 본 발명의 취지 및 범주를 벗어나지 않고 이루어질 수 있다.
예를들면, 전계 효과 트랜지스터의 문턱 전압은 도 13 에 나타낸 바와 같이 집적 회로부를 형성하는 표준 전계 효과 트랜지스터 (FET3) 와 함께 동일한 반도체 웨이퍼 (95) 상에 제조된 모니터 전계 효과 트랜지스터의 문턱 전압에 기초하여 추정될 수도 있다. 이 예에서, 표준 전계 효과 트랜지스터 (FET3) 는 문턱 전압이 설계 범위내에 있는지의 여부를 검사하기 위해 개별적으로 체크하지 않고, 수소 이온 주입이 표준 전계 효과 트랜지스터 (FET3) 에 대해 동시에 실행된다. 가능한 한 표준 전계 효과 트랜지스터에 가깝도록 모니터 전계 효과 트랜지스터 (FET2) 를 제조하는 것이 바람직하다.
모니터 전계 효과 트랜지스터 (FET2) 는 고속 전계 효과 트랜지스터에 인접한 영역에 제조될 수도 있다. 통상적으로, 고속 전계 효과 트랜지스터는 낮은 문턱 전압을 가지며, 제조자는 고속 전계 효과 트랜지스터의 문턱 전압을 정확하게 제어해야한다. 물론, 수소 이온이 고속 전계 효과 트랜지스터의 채널 영역으로 주입되는 경우, 다른 표준 전계 효과 트랜지스터는 포토레지스트 이온 주입 마스크로 가려진다.
수소 이온 주입은 전계 효과 트랜지스터의 문턱 전압을 본래의 레벨보다 저하시킨다. 이러한 이유때문에, 본래 문턱 전압은 목적치 이상의 레벨로 조정될 수도 있다.
이상에서 설명한 실시예에서, 알루미늄 배선 스트립 및 포토레지스트 패턴은 이온 주입 마스크로서 제공된다. 어떤 재료든 수소 이온을 감속시키고 최대 깊이를 변경시키기만 하면 이온 주입 마스크로서 유용하다.
전계 효과 트랜지스터의 게이트 전극은 예를들면, 폴리실리콘상에 적층된 텅스텐 실리사이드층과 같은 살리시드 구조물을 가질수도 있다. 이 예에서, 내화 금속 실리사이드는 수소 이온이 감속되고, 가속 에너지가 증가되어 채널 영역상의 수소 이온이 포커싱된다.
제 2 레벨간 절연 구조물 및 제 3 레벨간 절연 구조물은 알루미늄 배선 스트립상에 적층될 수도 있다. 심지어, 수소 이온은 높은 가속 에너지 하에서 제 1 내지 제 3 레벨간 절연 구조물을 침투하여 채널 영역에 도달한다.
상술한 바와 같이, 수소 이온이 두께 필드 산화물층의 절연 특성에 영향을 주지 않더라도, 두께 필드 산화물층은 포토레지스트 이온 주입 마스크로 덮일 수도 있다.
이상의 상세한 설명에 따르면, 본 발명은 전계 효과 트랜지스터를 악화시키지 않고 레벨간 절연 구조물상에 배선 스트립을 형성한 후에 필드 전계 효과 트랜지스터의 문턱 전압을 제조자가 결정할 수 있는 반도체 장치 제조 방법을 제공하는데 있다.

Claims (10)

  1. 전계 효과 트랜지스터 (FET1; FET2; FET3; 63/64) 를 포함한 반도체 장치 제조 방법으로서,
    a) 반도체 기판 (41;61;70) 을 준비하는 단계,
    b) 상기 반도체 기판의 표면 영역을 상기 전계 효과 트랜지스터에 할당하는 단계,
    c) 문턱 전압을 갖는 상기 전계 효과 트랜지스터를 제조하는 단계, 및
    d) 상기 전계 효과 트랜지스터를 포함한 상기 반도체 장치를 제조 완료하는 단계로 이루어지고,
    상기 문턱 전압은 수소 이온으로 제어되는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 단계 c) 는,
    c-1) 상기 표면 영역의 채널 영역 (42;73/74) 에 채널 도핑을 실행하는 서브 단계,
    c-2) 상기 채널 영역상에 게이트 절연층 (43;75/76) 을 성장시키는 서브 단계,
    c-3) 상기 게이트 절연층상에 게이트 전극 (44;77/78) 을 형성시키는 서브 단계,
    c-4) 상기 표면 영역의 상기 채널 영역의 양측상에 소오스 및 드레인 영역 (46; 81/82) 을 형성시키는 서브 단계, 및
    C-5) 상기 전계 효과 트랜지스터의 상기 문턱 전압을 변경시키기 위해 상기 채널 영역으로 상기 수소 이온을 이온 주입시키는 서브 단계로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1 항 에 있어서, 상기 수소 이온이 상기 전계 효과 트랜지스터의 채널 영역으로 주입되고, 상기 수소 이온은 상기채널 영역 주변에서 최대 농도를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 항 에 있어서, 상기 단계 c) 는,
    c-1) 상기 표면 영역부에 채널 영역 (42;73/74), 상기 채널 영역 상에 게이트 절연층 (43;75/76), 상기 게이트 절연층상에 게이트 전극 (44;77/78) 및 상기 표면 영역의 상기 채널 영역의 약측상에 드레인 영역 (46;81/82) 을 갖는 상기 전계 효과 트랜지스터를 제조하는 서브 단계,
    c-2) 레벨간 절연 구조물 (49;85) 로 상기 전계 효과 트랜지스터를 덮는 서브 단계,
    c-3) 적어도 상기 소오스 및 드레인 영역을 노출시키기 위해서 상기 레벨간 절연층에 접촉홀 (48a/48b) 을 형성하는 서브 단계,
    c-4) 상기 접촉 홀을 통해 상기 소오스 및 드레인 영역과 접촉하여 유지되는 방식으로 상기 레렐간 절연 구조물상에 도전성 배선 수단 (50a/50b/51a/51b;86/
    87/88/89) 을 형성시키는 서브 단계,
    c-5) 상기 채널 영역 주변에서 최대 농도를 갖도록, 상기 레벨간 절연 구조물, 상기 게이트 전극 및 상기 게이트 절연층을 통해 소정의 선량으로 상기 수소 이온을 상기 채널 영역으로 주입하는 서브 단계, 및
    c-6) 상기 결과적으로 형성된 구조물을 열처리하는 서브 단계로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4 항 에 있어서, 상기 단계 c) 는,
    c-7) 상기 서브 단계 c-4) 와 c-5) 사이에 상기 전계 효과 트랜지스터 (FET1;FET3) 의 문턱 전압을 측정하는 서브 단계, 및
    c-8) 상기 서브 단계 c-7) 에서 측정된 상기 문턱 전압과 상기 서브 단계 c-7) 와 상기 서브 단계 c-5) 사이의 문턱 전압 설계치의 차를 기초로하여 상기 수소 이온의 상기 소정의 선량을 결정하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 4 항 에 있어서, 상기 전계 효과 트랜지스터 (FET3) 와 구조물이 유사한 모니터 전계 효과 트랜지스터 (FET2) 는 상기 서브 단계 c-1) 에서 상기 반도체 기판상에 또한 제조되고, 상기 단계 c) 는,
    c-7) 상기 서브 단계 c-4) 와 상기 서브 단계 c-5) 사이의 상기 전계 효과 트랜지스터의 문턱 전압을 추정하기 위해 상기 모니터 전계 효과 트랜지스터의 문턱 전압을 측정하는 서브 단계, 및
    c-8) 상기 서브 단계 c-7) 에서 추정된 상기 문턱 전압과 상기 서브 단계 c-7) 와 상기 서브 단계 c-5) 사이의 문턱 전압 설계치와의 차를 기초로하여 상기 수소 이온의 상기 소정의 선량을 결정하는 서브 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 4 항 에 있어서, 상기 수소 이온이 도핑된 상기 전계 효과 트랜지스터는 복수의 전계 효과 트랜지스터 (63/64) 로부터 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 4 항 에 있어서, 상기 전계 효과 트랜지스터는 n 채널형 전계 효과 트랜지스터 (73'/75/77/79/81) 및 p 채널형 전계 효과 트랜지스터 (74'/76/78/80/82) 를 갖는 상보형 트랜지스터인 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 4 항 에 있어서, 상기 결과적으로 형성된 구조물은 상기 서브 단계 c-6) 에서 20 분 동안 섭씨 400 도에서 열처리되는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 7 항 에 있어서, 상기 복수의 전계 효과 트랜지스터 (63/64) 는 마스크 ROM 장치의 메모리셀로서 제공된는 것을 특징으로 하는 반도체 장치 제조 방법.
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