KR960005048B1 - 마스크 롬의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도 내지 제1d도는 종래 방법에 의한 마스크 롬의 제조공정을 도시한 단면도.
제2a도 내지 제2e도는 본 발명의 제1실시예를 도시한 단면도.
제3a도 및 제3b도는 본 발명의 다른 실시예를 도시한 단면도.
제4a도 내지 제4c도는 본 발명의 제2실시예를 도시한 단면도.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 게이트 전극의 측벽에 주사되는 이온을 이용하여 마스크 롬의 프로그램된 셀의 전기적 특성 개선을 도모한 고집적 반도체 메모리 장치의 트랜지스터 제조방법에 관한 것이다.
최근 소규모 사용자를 위한 집적회로의 수요가 증가함에 따라 개별적으로 프로그램이 가능한 마스크 롬(Mask ROM)에 대한 연구가 활발히 진행되고 있다. 통상적으로, ROM(Read Only Memory)의 회로는 실리콘 기판 위에서 시작하여 최소한의 일정한 제조공정의 단계를 필요로 하며 그 제조기간은 약 20일 정도 소요된다. 한편, 공정기간이 점점 단축됨에 따라 특정 프로그램이 수록되는 공정은 ROM의 제조공정의 후반부에서 수행될 필요가 있으며, 다양한 프로그램이 효과적으로 수록되고, 수록된 프로그램이 효과적으로 동작하기 위해서는 프로그램을 수록하는 공정이 적절해야 하며 특히 소자의 성능을 저하시키는 문제점을 일으키지 않아야 한다.
마스크 롬의 웨이퍼 제조공정에 있어서 종래의 기술에 의한 마스크 롬 데이타 고정방법은 각 셀에 금속공정의 전단공정인 콘택 홀(Contact Hole)의 형성여부에 따른 셀의 연결유무로 데이타를 고정시키는 콘택 홀방식, 각 셀에 대해 게이트 산화막의 두께에 차등을 두어 전기적 특성의 차이로 데이타를 고정하는 게이트 산화막 방식, 그리고 각 셀을 구성하는 MOS 트랜지스터의 문턱전압(Threshold Voltage)의 변화로 데이타를 고정하는 문턱전압 변화방식이 있다. 상기 방법에서 콘택 홀 방식은 미합중국 특허 제4, 737, 835호에 소개된 것으로서 사용자의 제품요구 시점으로부터 제품을 납기하는데까지의 소요시간(T. A. T : Turn Around Time)은 데이타가 콘택 홀 형성과 동시에 고정되므로 단축될 수 있으나 셀 1개당 1개의 콘택 홀을 반드시 가져야 하기 때문에 고집적화의 측면에서는 바람직하지 않다. 콘택 홀 방식의 단점인 고집적화는 게이트 산화막 방식에 의해 간단히 해결된다. 즉, 다수의 셀중 선택된 셀을 구성하는 MOS 트랜지스터의 게이트 산화막을 두껍게 형성시키는 것이다. 상기 게이트 산화막 방식은 미합중국 특허 제4, 151, 020호에 실려 있으며 데이타가 공정 초기, 즉 게이트 전극의 형성전에 고정되기 때문에 T. A. T의 측면에서는 불리하다. 따라서 고집적화 및 T. A. T에 동시에 용이한 방법은 본 발명에서 다루는 문턱전압 방식이다.
문턱전압 변화방식이 사용된 예로서 미합중국 특허 제4, 290, 184호 및 4, 356, 042호는 제조공정의 후반부인 게이트 전극의 형성후에, 특히 미합중국 특허 제4, 290, 184호는 금속배선까지 완료된 상태에서 사용자가 요구하는 정보가 포함된 포토마스크를 사용하여 다수의 셀중에 일부를 선택하여 셀을 구성하는 MOS 트랜지스터의 게이트 전극과 게이트 절연막을 게이트 전극의 상부면을 투과하는 불순물이 채널영역에 도달하는 이온주입으로 문턱전압을 변화시키는 것이다.
제1a도 내지 제1d도를 참조하여 종래의 문턱전압 변화방식을 채용한 마스크 롬 제조공정을 설명한다.
제1a도를 참조하면, 통상적인 MOS 트랜지스터의 제조공정과 동일하게 P형 기판(1) 위에 게이트 절연막(3)을 실리콘 열산화막으로 200Å 정도 성장시킨다. 이후 셀을 외부 불순물 확산에 의해 변화시키지 않는 한 항상 도통상태(Normally on)인 공핍형(Depletion Type)으로 형성하기 위해 셀을 구성하는 트랜지스터가 위치한 영역에 N형 불순물, 예를 들어 As를 약 100KeV의 에너지와 8×1012#/cm2정도의 도우즈(Dose)로 이온주입을 실시한다.
제1b도를 참조하면, 게이트 전극으로 사용될 폴리실리콘(5)을 약 2,000Å 정도 침적하고 저항을 낮추기 위한 PoCl3침적을 실시한다. 다시 저항이 낮은 텅스텐 실리사이드(7)를 침적하고 통상적인 사진식각 공정을 통하여 게이트 전극을 형성한다. 이후 상기 형성한 게이트 전극을 이용하여 자기 정합 방식으로 MOS트랜지스터의 소오스 및 드레인 영역(9)이 형성될 활성영역의 패턴으로 사진식각공정을 실시한다.
제1c도를 참조하면, MOS 트랜지스터의 소오스 및 드레인 영역(9)을 형성하기 위하여 N형 불순물, 예를 들어 As를 약 60KeV의 에너지와 5×1015#/cm2정도의 도우즈로 이온주입을 실시하여 열처리를 통해 상기 소오스 및 드레인 영역(9)을 형성한다.
제1d도를 참조하면, 상기 3단계의 공정에 의해 형성한 MOS 트랜지스터의 채널은 항상 도통상태인 공핍형인 바, 상기 공핍형 MOS 트랜지스터로 형성한 셀을 사용자(user)가 원하는 정보가 기록되어 미리 프로그램된 포토마스크를 이용하여 특정한 셀이 외부에 개방되는 사진공정을 통해 포토레지스트(11)를 보호층으로 하여 P형 불순물, 예를 들어 B를 약 170KeV의 에너지와 4×1013#/cm2내지 6×1013#/cm2정도의 도우즈로 이온주입을 실시하여 상기 제1a도의 이온주입에 의해 항상 도통상태인 공핍형 MOS 트랜지스터를 문턱전압 이하의 인가전압에 대해서는 동작하지 않는 증가형(Enhancement Type) 트랜지스터로 변환시킨다. 상기 P형 불순물의 이온주입 공정은 소오스 및 드레인 영역(9) 형성 후, 콘택 홀(Contact hole) 형성 전에 실시되어 이후 콘택 홀 형성공정, 금속공정, 보호막 형성, 그리고 패드 개방(Pad Openning)을 포함하므로 최소한 3단계의 사진공정이 요구된다. 이러한 사용자가 원하는 데이타 고정의 단계 이후의 추가공정은 T. A. T에 있어서 큰 단점이 된다. 따라서 상기 셀들에 대해 콘택 홀 형성공정, 금속공정이 완료된 후 상기 데이타 고정 단계인 억셉터형 불순물의 이온주입 공정이 수행된다.
상기 제1a도 내지 제1d도에서 기술한 종래의 기술에 의하여 마스크 롬의 데이타를 고정하는 방법에 있어서, 이온주입에 의한 반도체 내부의 불순물 농도의 분포는 불순물이 존재하는 반도체의 상부면의 절연막 또는 보호막의 두께에 따라 변화하는데, 문턱전압 변화방식도 게이트 전극을 구성하는 도전물질을 침적하는데 통상적으로 사용되는 화학기상 증착법에 의해 게이트전극 두께의 불균일로 MOS 트랜지스터의 채널영역으로 투과하는 프로그램용 불순물의 도핑 프로파일이 불균일함에 따라 프로그램된 셀의 문턱전압의 불균일이 존재하였다. 또한 장비에 의한 이온주입 에너지의 한계로 게이트전극의 저항을 낮추기 위하여 게이트전극의 두께를 증가시키는데 한계가 있다.
따라서 본 발명의 목적은 게이트전극 및 절연막을 게이트전극의 상부면으로 투과한 불순물이 MOS 트랜지스터의 채널에 도달하는 방법 대신에 게이트전극의 측벽에 주사되는 이온이 채널에 도달하는 방법(Large-Tilt Angle Ion Implantation)을 이용하여 상기 종래의 기술에 의한 문제점을 개선하는데 있다.
상기 목적을 달성하기 위해 본 발명은 게이트와 소오스 및 드레인을 포함하는 MOS 트랜지스터에 의해 셀이 구성되는 마스크 롬의 제조방법에 있어서, 제1도전형의 반도체 기판위에 게이트 절연막을 형성한 후 상기 게이트 절연막을 통과하여 반도체 기판의 상부에 제2도전형의 불순물로 이온주입을 실시하는 공정 ; 상기 게이트 절연막의 상부면에 폴리실리콘과 텅스텐 실리사이드를 순차적으로 침적하는 공정 ; 상기 침적된 폴리실리콘과 텅스텐 실리사이드를 통상의 사진공정을 통하여 선택적으로 식각하여 게이트전극을 형성하는 공정 ; 상기 소오스 및 드레인 영역 형성을 위한 제2도전형의 불순물 확산공정을 실시하여 MOS 트랜지스터를 구성하는 공정 ; 상기 형성한 MOS 트랜지스터의 일부를 선택하는 사진공정을 통하여 특정한 MOS 트랜지스터를 제외한 나머지 MOS 트랜지스터의 상부면에 포토레지스트를 도포하는 공정 ; 상기 선택한 특정한 MOS 트랜지스터의 게이트전극의 측벽을 통하여 제1도전형의 불순물이 게이트 절연막의 하부에 도달하도록 이온주입을 실시하는 공정 ; 상기 포토레지스트를 제거하고 층간절연막을 도포하는 공정 ; 상기 층간절연막에 콘택 홀을 형성하는 금속공정을 실시하는 공정 ; 및 상기 금속공정의 후속공정으로 보호막 형성 및 패드 개방을 실시하는 공정을 구비한 것을 특징으로 하는 마스크 롬의 제조방법을 제공하며, 또한 게이트와 소오스 및 드레인을 포함하는 MOS 트랜지스터에 의해 셀이 구성되는 마스크 롬의 제조방법에 있어서, 제1도전형의 반도체 기판위에 게이트 절연막을 형성한 후 상기 게이트 절연막을 통과하여 반도체 기판의 상부에 제2도전형의 불순물로 이온주입을 실시하는 공정 ; 상기 게이트 절연막의 상부면에 폴리실리콘과 텅스텐 실리사이드를 순차적으로 침적하는 공정 ; 상기 침적된 폴리실리콘과 텅스텐 실리사이드를 통상의 사진공정을 통하여 선택적으로 식각하여 게이트전극을 형성하는 공정 ; 상기 소오스 및 드레인 영역 형성을 위한 제2도전형의 불순물 확산공정을 실시하여 MOS 트랜지스터를 구성하는 공정 ; 상기 형성한 MOS 트랜지스터의 상부면에 층간절연막을 도포하는 공정 ; 상기 형성한 층간절연막에 콘택 홀을 형성하고 금속공정을 실시하는 공정 ; 상기 형성한 MOS 트랜지스터의 일부를 선택하는 사진공정을 통하여 특정한 MOS 트랜지스터를 제외한 나머지 MOS 트랜지스터의 상부면에 포토레지스트를 도포하는 공정 ; 상기 사진공정에 의해 층간절연막을 식각하여 특정한 MOS 트랜지스터의 게이트전극을 노출시키는 공정 ; 상기 층간절연막을 선택적으로 식각하기 위한 포토레지스트를 제거하는 공정 ; 상기 선택한 특정한 MOS 트랜지스터의 게이트전극의 측벽을 통하여 제1도전형의 불순물이 게이트 절연막의 하부에 도달하도록 이온주입을 실시하는 공정 ; 및 상기 이온주입의 후속공정으로 보호막 형성 및 패드개방을 실시하는 공정을 구비한 것을 특징으로 하는 마스크 롬의 제조방법을 제공한다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
제2a도 내지 제2e도에 본 발명의 제1실시예를 나타내었다.
제2a도 내지 제2c도에 나타낸 공정은 상기 종래 방법을 도시한 제1a도 내지 제1c도와 동일하므로 그 설명은 생략한다.
제2d도를 참조하면, 상기 종래 방법을 나타낸 제1d도에서 P형 이온주입공정이 게이트전극의 연직 수직방향으로 실시되는 대신에, 사용자가 원하는 정보가 기록된 포토마스크를 사용한 사진공정 후 포토마스크에 의하여 선택적으로 열린 셀에 게이트전극의 측면으로부터 게이트전극 및 절연막을 통과하여 채널 아래에 프로그램용 불순물이 도달하도록 P형 불순물, 예를 들어 B를 160KeV~170KeV의 에너지와 4×1013#/cm2내지 6×1013#/cm2의 도우즈로 이온주입을 실시하여 제2a도의 As 이온주입에 의하여 항상 도통상태인 공핍형의 MOS 트랜지스터를 증가형(Enhancement Type)으로 변환시킨다.
제2e도를 참조하면, 상기 게이트전극 측벽으로의 이온주입(Large-Tilt Angle ion implantation)을 위해 형성한 포토레지스트(13)를 제거하고 회로를 전기적으로 연결하기 위하여 게이트전극과 금속 사이에 층간절연막(11)으로서 BPSG(Borophospho -silicate Glass)를 약 6000Å 두께로 침적한 뒤 평탄화 공정을 실시한다. 이후 공정은 통상의 MOS 트랜지스터의 공정과 동일하게 콘택 홀 형성공정, 금속공정을 실시하여 마스크 롬 제작공정을 완료한다.
제3a도 및 제3B도는 본 발명의 다른 실시예를 설명하기 위한 도면으로서, 상기 제2a도에 도시한 N형 이온주입공정에 있어서, P형 기판(1)상에 먼저 회생산화막(2)를 150Å~200Å 두께로 침적한 후 N형 불순물의 이온주입을 실시한 다음(제3a도), 상기 회생산화막을 제거하고 P형 기판(1)위에 게이트절연막(3)을 형성한다(제3b도). 이와같이 게이트절연막 형성전에 이온주입을 실시함으로써 게이트절연막의 품질(Quality)에 손상이 가지 않도록 하여 소자의 신뢰성을 향상시킬 수 있다. 이후의 공정은 제2B도부터 그 이후의 공정과 동일하게 행한다.
상기 제2a도 내지 제2e도의 공정으로 설명되는 본 발명에 의한 제1실시예는 사용자가 원하는 데이타가 제조공정에서 고정되는 시점이 콘택 홀 형성 전이므로 이후의 제조공정은 콘택 홀 형성공정, 금속공정, 보호막 형성공정, 그리고 패드 개방을 포함하므로 최소한 3단계의 사진공정이 요구된다. 이러한 추가공정의 한계를 극복하기 위한 본 발명의 제2실시예를 제4a도 내지 제4c도에 도시하였다.
제4a도를 참조하면, 상기 제2a도 내지 제2c도에 도시된 통상의 공정으로 형성한 MOS 트랜지스터 제조공정의 후속공정으로 사용자가 원하는 데이타에 의해 특정한 셀을 개방하는 사진공정을 수행하기 않고 웨이퍼 전면에 층간절연막(11)을 증착하고 도면에 도시되지 않은 콘택 홀 형성공정, 금속공정을 실시한다.
제4b도를 참조하면, 상기 제2d도 또는 제2e도에서 사용한 동일한 포토마스크를 사용하여 사진공정을 수행하여 층간절연막(11)의 상부면에 포토레지스트(13)를 도포하고 이방성식각을 실시하여 게이트전극과 금속층 사이의 층간절연막(11)을 식각하여 사용자가 원하는 데이타에 의해 공핍형 MOS 트랜지스터를 증가형 MOS 트랜지스터로 변환할 수 있도록 개구부를 형성한다.
제4c도를 참조하면, 상기 제4b도에서 형성한 포토레지스트(13)를 제거하고 선택된 셀을 구성하는 트랜지스터의 문턱전압을 증가시키기 위하여 상기 제2d도에 도시한 이온주입의 방향과 동일한 방향에서 P형 불순물, 예를 들어 B를 16KeV~170KeV의 에너지와 4×1013#/cm2내지 1×1014#/cm2의 도우즈로 이온주입을 실시하여 제2a도의 As 이온주입에 의하여 항상 도통상태인 공핍형 MOS 트랜지스터를 증가형 MOS 트랜지스터로 변환시킨다. 이후 통상의 보호막 형성공정 및 패드 개방의 공정을 실시하여 마스크 롬 제조공정을 완료한다. 이에 따라 T. A. T 측면에서 보면 상기 제1실시예보다 포토마스크공정을 2회 단축시킬 수 있다.
상기한 본 발명의 제2실시예에 있어서도 상기 제1실시예의 다른 실시예와 동일하게 게이트절연막의 품질향상을 위해 제3a도 및 제3b도에 도시된 바와같이 게이트절연막을 형성하기 전에 P형 기판(1)상에 회생산화막(2)을 침적하고 N형 불순물을 이온주입한 후 회생산화막(2)을 제거하고 난 다음 게이트절연막(3)을 형성해도 된다.
이상 전술한 바와 같이 본 발명에 의하면, 마스크 ROM에 있어서 프로그램된 셀의 전기적 특성의 균일화(uniformity)를 도모할 수 있으며, 게이트전극의 두께에 관계없이 셀의 프로그램을 위한 이온주입을 행할 수 있음에 따라 게이트전극 저항에 의한 소자의 동작속도의 제한을 없앨 수 있다.
Claims (11)
- 게이트와 소오스 및 드레인을 포함하는 MOS 트랜지스터에 의해 셀이 구성되는 마스크 롬의 제조방법에 있어서, 제1도전형의 반도체 기판위에 게이트 절연막을 형성한 후 상기 게이트 절연막을 통과하여 반도체 기판의 상부에 제2도전형의 불순물로 이온주입을 실시하는 공정 ; 상기 게이트 절연막의 상부면에 폴리실리콘과 텅스텐 실리사이드를 순차적으로 침적하는 공정 ; 상기 침적된 폴리실리콘과 텅스텐 실리사이드를 통상의 사진공정을 통하여 선택적으로 식각하여 게이트전극을 형성하는 공정 ; 상기 소오스 및 드레인 영역형성을 위한 제2도전형의 불순물 확산공정을 실시하여 MOS 트랜지스터를 구성하는 공정 ; 상기 형성한 MOS 트랜지스터의 일부를 선택하는 사진공정을 통하여 특정한 MOS 트랜지스터를 제외한 나머지 MOS 트랜지스터의 상부면에 포토레지스트를 도포하는 공정 ; 상기 선택한 특정한 MOS 트랜지스터의 게이트전극의 측벽을 통하여 제1도전형의 불순물이 게이트 절연막의 하부에 도달하도록 이온주입을 실시하는 공정 ; 상기 포토레지스트를 제거하고 결과물 전면에 층간절연막을 도포하는 공정 ; 상기 층간절연막에 콘택 홀을 형성하고 금속공정을 실시하는 공정 ; 및 상기 금속공정의 후속공정으로 보호막 형성 및 패드 개방을 실시하는 공정을 구비한 것을 특징으로 하는 마스크 롬의 제조방법.
- 제 1 항에 있어서, 상기 측벽을 통하여 이온주입되는 불순물이 채널을 형성하는 것을 특징으로 하는 마스크 롬의 제조방법.
- 제 1 항에 있어서, 상기 측벽을 통하여 실시되는 이온주입의 에너지는 160~170KeV임을 특징으로 하는 마스크 롬의 제조방법.
- 제 1 항에 있어서, 상기 측벽을 통하여 실시하는 이온주입의 도우즈량은 4×1013#/cm2내지 6×1013#/cm2임을 특징으로 하는 마스크 롬의 제조방법.
- 제 1 항에 있어서, 상기 게이트절연막을 통과하여 반도체 기판의 상부에 제2도전형의 불순물로 이온주입을 실시하는 공정 대신에 상기 제1도전형의 반도체 기판위에 회생산화막을 침적한 후 상기 회생산화막을 통하여 반도체 기판의 상부에 제2도전형의 불순물을 이온주입하고 상기 회생산화막을 제거한 다음 상기 반도체 기판상에 게이트절연막을 형성하는 공정을 행하는 것을 특징으로 하는 마스크 롬의 제조방법.
- 게이트와 소오스 및 드레인을 포함하는 MOS 트랜지스터에 의해 셀이 구성되는 마스크 롬의 제조방법에 있어서, 제1도전형의 반도체 기판위에 게이트 절연막을 형성한 후 상기 게이트 절연막을 통과하여 반도체 기판의 상부에 제2도전형의 불순물로 이온주입을 실시하는 공정 ; 상기 게이트 절연막의 상부면에 폴리실리콘과 텅스텐 실리사이드를 순차적으로 침적하는 공정 ; 상기 침적된 폴리실리콘과 텅스텐 실리사이드를 통상의 사진공정을 통하여 선택적으로 식각하여 게이트전극을 형성하는 공정 ; 상기 소오스 및 드레인 영역형성을 위한 제2도전형의 불순물 확산공정을 실시하여 MOS 트랜지스터를 구성하는 공정 ; 상기 형성한 MOS 트랜지스터의 상부면에 층간절연막을 도포하는 공정 ; 상기 형성한 층간절연막에 콘택 홀을 형성하고 금속공정을 실시하는 공정 ; 상기 형성한 MOS 트랜지스터의 일부를 선택하는 사진공정을 통하여 특정한 MOS 트랜지스터를 제외한 나머지 MOS 트랜지스터의 상부면에 포토레지스트를 도포하는 공정 ; 상기 사진공정에 의해 층간절연막을 식각하여 특정한 MOS 트랜지스터의 게이트전극을 노출시키는 공정 ; 상기 층간절연막을 선택적으로 식각하기 위한 포토레지스트를 제거하는 공정 ; 상기 선택한 특정한 MOS 트랜지스터의 게이트전극의 측벽을 통하여 제1도전형의 불순물이 게이트 절연막의 하부에 도달하도록 이온주입을 실시하는 공정 ; 및 상기 이온주입의 후속공정으로 보호막 형성 및 패드 개방을 실시하는 공정을 구비한 것을 특징으로 하는 마스크 롬의 제조방법.
- 제 6 항에 있어서, 상기 측벽을 통하여 이온주입되는 불순물이 채널을 형성하는 것을 특징으로 하는 마스크 롬의 제조방법.
- 제 6 항에 있어서, 상기 층간절연막의 식각은 이방성 식각에 의해 실시되는 것을 특징으로 하는 마스크 롬의 제조방법.
- 제 6 항에 있어서, 상기 측벽을 통하여 실시되는 이온주입의 에너지는 160~170KeV임을 특징으로 하는 마스크 롬의 제조방법.
- 제 6 항에 있어서, 상기 측벽을 통하여 실시되는 이온주입의 도우즈량은 7×1013#/cm2내지 1×1014#/cm2임을 특징으로 하는 마스크 롬의 제조방법.
- 제 6 항에 있어서, 상기 게이트 절연막을 통과하여 반도체 기판의 상부에 제2도전형의 불순물로 이온주입을 실시하는 공정 대신에 상기 제1도전형의 반도체 기판위에 회생산화막을 침적한 후 상기 회생산화막을 통하여 반도체 기판의 상부에 제2도전형의 불순물을 이온주입하고 상기 회생산화막을 제거한 다음 상기 반도체 기판상에 게이트절연막을 형성하는 공정을 행하는 것을 특징으로 하는 마스크 롬의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR920003729 | 1992-03-06 | ||
| KR92-3729 | 1992-03-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930020710A KR930020710A (ko) | 1993-10-20 |
| KR960005048B1 true KR960005048B1 (ko) | 1996-04-18 |
Family
ID=73652819
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920008175A KR960005048B1 (ko) | 1992-03-06 | 1992-05-14 | 마스크 롬의 제조방법 |
| KR1019920008176A KR950010581B1 (ko) | 1992-03-06 | 1992-05-14 | 자기 기록 매체용 폴리에스테르 다층 필름 및 그의 제조방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920008176A KR950010581B1 (ko) | 1992-03-06 | 1992-05-14 | 자기 기록 매체용 폴리에스테르 다층 필름 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR960005048B1 (ko) |
-
1992
- 1992-05-14 KR KR1019920008175A patent/KR960005048B1/ko not_active IP Right Cessation
- 1992-05-14 KR KR1019920008176A patent/KR950010581B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950010581B1 (ko) | 1995-09-20 |
| KR930019379A (ko) | 1993-10-18 |
| KR930020710A (ko) | 1993-10-20 |
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