JPH11284150A - 単結晶シリコン領域と多結晶シリコン構造体を有する半導体装置および単結晶シリコン領域と多結晶シリコン構造体との間のコンタクトを生成する方法 - Google Patents

単結晶シリコン領域と多結晶シリコン構造体を有する半導体装置および単結晶シリコン領域と多結晶シリコン構造体との間のコンタクトを生成する方法

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JPH11284150A
JPH11284150A JP11046614A JP4661499A JPH11284150A JP H11284150 A JPH11284150 A JP H11284150A JP 11046614 A JP11046614 A JP 11046614A JP 4661499 A JP4661499 A JP 4661499A JP H11284150 A JPH11284150 A JP H11284150A
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silicon
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Martin Schrems
シュレムス マーティン
Kai Wurster
ヴルスター カイ
Klaus-Dieter Morhard
モルハルト クラウス−ディーター
Joachim Hoepfner
ヘプフナー ヨアヒム
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Abstract

(57)【要約】 【課題】 単結晶シリコン領域と多結晶シリコン構造体
との間のコンタクトを僅かな接触抵抗しかもたないよう
にして形成し、その際、単結晶シリコンにおける転位の
発生ないしは広まりを回避する。 【解決手段】 多結晶シリコン構造体と単結晶シリコン
領域２，２０の間のコンタクトを生成するため、アモル
ファスまたは多結晶のシリコン構造体および／または単
結晶シリコン領域がドーパントたとえば酸素により、固
溶限を超えるドーピング濃度でドーピングされる。そし
て後続の熱処理によってドーパント析出物が形成され、
これによって多結晶シリコン層４，１６における結晶粒
成長が制御され、または単結晶シリコン領域において結
晶欠陥が基板中へ伝播するのが阻止される。この種のコ
ンタクトはたとえば埋め込みストラップとしてＤＲＡＭ
トレンチセルにおいて用いられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、単結晶シリコン領
域およびそれとじかに続く多結晶シリコン構造体を有す
る半導体装置、および多結晶シリコン構造体と単結晶シ
リコン領域との間のコンタクトを生成する方法に関す
る。
【０００２】
【従来の技術】集積回路の製造にあたり、単結晶シリコ
ン領域と多結晶シリコン構造体との間にコンタクトの必
要とされることが多い。単結晶シリコン領域はたいてい
はシリコン半導体基板自体によって形成され、たとえば
ＭＯＳトランジスタやバイポーラトランジスタのために
必要とされるように、シリコン基板中に形成されたドー
プされたシリコン領域によって形成される。多結晶シリ
コン構造体は、単結晶シリコン領域のための電気的な接
続部分を成しており、これは多結晶シリコン層から形成
されるかまたは、あとのプロセスステップで多結晶とな
るアモルファスシリコン層から形成される。
【０００３】後続の加熱ステップにおいて、アモルファ
スないしは多結晶シリコン構造体の結晶化ないしは再結
晶化が生じる。その際に考慮しなければならないのは、
単結晶シリコン領域とシリコン構造体との間の界面がた
いていは薄い酸化物を有する可能性があったり、または
別のかたちで汚れたり、あるいは質的に劣化する可能性
のあることである。そしてこのことにより（再）結晶化
がコントロール不能となるおそれがあり、つまり結晶粒
度が空間的に激しく変動するおそれがある。その際に生
じる機械的応力は、単結晶シリコン中の結晶欠陥形成に
より、たとえば転位の形成により、弱められる可能性が
ある。このような結晶欠陥により、たとえばリーク電流
が高まるなどして基板の電気的な特性が劣化し、したが
って基板に配置されたコンポーネントや能動的な構造物
（たとえばトランジスタ、トレンチキャパシタ、ｐｎ接
合部等）が事前に設定された電気的特性を失い、すでに
はじめから欠陥をもつようになったり、あるいは中期／
長期を経て品質の劣化が生じるようになる。
【０００４】この種のコンタクトの実例はＤＲＡＭメモ
リにおけるビットラインコンタクトであり、その際、メ
モリセルの形式はどのようなものであってもよい（たと
えばいわゆるスタックセルまたはトレンチセル）。
【０００５】この種のコンタクトを備えた半導体回路の
別の実例はＤＲＡＭメモリ回路であり、この場合、各メ
モリセルは１つのトレンチキャパシタと１つの対応する
選択トランジスタを有している。このようなセルの場
合、シリコン基板にトレンチがエッチングされ、トレン
チ壁の大部分はキャパシタ誘電体により覆われる。ＤＲ
ＡＭメモリについては、E. Adler 等による論文 "The E
volution of IBM CMOS DRAM Technology", IBM J. of R
esearch and Development, 1995, Vol.39, NO 1/2, IBM
CMOS Technology に詳述されている。
【０００６】トレンチ壁上部に厚い絶縁カラーを設ける
ことは、一般的であるにしても必ずしもそのようにしな
くてもよい。その際、トレンチはドープされた多結晶シ
リコンによって充填され、これによりメモリ電極が形成
され、第２のキャパシタ電極は”埋め込みプレート”と
して適切なやり方で基板により形成される。トレンチは
対応する選択トランジスタの隣りに配置されており、そ
の際、メモリ電極とトランジスタのドープ領域との間の
コンタクトは、基板表面における多結晶シリコン構造体
（いわゆる表面ストラップ）を介して行われ、あるいは
所要スペースを抑えるために選択トランジスタのドープ
領域のすぐ隣りにトレンチが配置されているならば、間
に位置するトレンチ壁の個所において行われるが、この
個所は絶縁作用をもっていてはならない。つまり、トラ
ンジスタのドープ領域に対するコンタクトは、単結晶シ
リコンと多結晶シリコンとの間のコンタクトを成してお
り、これは基板表面に位置するものであってもよいし、
あるいはトレンチ壁コンタクトとすることもできるので
ある。
【０００７】この場合、あとで行われる加熱ステップ
（たとえばアニーリングプロセス、層堆積）中、先に挙
げた問題点の発生する可能性があり、メモリセルの不良
や保持時間の減少したセルが生じてしまうかもしれな
い。殊にやっかいであるのは、保持時間が時とともに跳
躍的に変化するような変動保有時間をもつセル（いわゆ
るＶＲＴセル）である。それゆえこのようなセルは、電
気的なテストによっても一部しか検出されず、そのこと
であとになって顧客が動作させているときに欠陥に至る
ことになる。
【０００８】アメリカ合衆国特許 US-PS 5,360,758 に
は、前述の形式のメモリセルのための製造方法の実例が
記載されている。これによればトレンチ壁コンタクト
は、上部領域に設けられた多結晶シリコン層（”埋め込
みストラップ”）によって形成される。単結晶シリコン
と埋め込みストラップとの間の界面に、埋め込みストラ
ップ析出前に薄いシリコン酸化物層が形成され、これは
化学的ウェットクリーニングまたは熱酸化により生じ、
その後、埋め込みストラップのためのアモルファスシリ
コンまたは多結晶シリコンの析出が行われる。この酸化
物層は一般に、後続の加熱ステップ中に割れる。ここで
重要であるのは、製造プロセスならびにその後で空気中
に留まる時間により定まる酸化物層の厚さである。
【０００９】酸化物層が薄ければ、たとえば＜１ｎｍで
あれば、後続の加熱ステップ中に界面に酸化物の球晶
（ＳｉＯx, X ≒2）が形成されて酸化物層が割れる。そ
の結果、界面における接触抵抗が低下して、キャパシタ
すなわちトレンチ内のメモリ電極を十分高速に充電でき
るようになる。この場合、酸化物球晶の形態すなわちそ
れらの大きさと平均間隔は、実際にはコントロール不能
である。各酸化物球晶の間には、埋め込みストラップシ
リコンのコントロール不能な（再）結晶が生じる。すで
に述べたように、その際に生じる機械的応力によって、
単結晶シリコンにおいて結晶欠陥が形成され、殊に転位
が生じることになる。したがって酸化物層は、転位を避
けるため製造方法全体における高温ステップが終了した
とではじめて割れるようにしなければならない。
【００１０】また、酸化物層が過度に厚く選定されてし
まうと、酸化物層は割れなくなってしまう。この場合、
転位やその他の結晶欠陥の形成は避けられるが、選択ト
ランジスタのドープ領域とキャパシタに対する電気的抵
抗が著しく高くなり、その結果、書き込み／読み出しサ
イクル中にメモリ電極を充／放電できなくなり、あるい
はもはや十分には充／放電できなくなってしまう。
【００１１】これまでのところ、シリコンウェハのいか
なる個所でも適正な時点で精確に割れるような酸化物層
を製造することはできなかった。
【００１２】
【発明が解決しようとする課題】したがって本発明の課
題は、単結晶シリコン領域と多結晶シリコン構造体との
間のコンタクトを僅かな接触抵抗しかもたないようにし
て形成し、その際、単結晶シリコンにおける転位の発生
ないしは広まりを回避することにあり、さらにそのよう
なコンタクトの製造方法を提供することにある。殊に、
そのようなコンタクトをビットラインコンタクトとして
メモリセルにおいて使用できるようにし、さらにはＤＲ
ＡＭメモリセルにおいて、トレンチ充填物と単結晶シリ
コン基板中のドープ領域との間の表面コンタクトまたは
トレンチコンタクトとして利用できるようにする。
【００１３】
【課題を解決するための手段】本発明によればこの課題
は、単結晶シリコン領域と多結晶シリコン構造体は導電
性であり、前記の単結晶シリコン領域および／または多
結晶シリコン構造体は、酸素を含有するドーパントのド
ーパント析出物を有することを特徴とする半導体装置に
より解決される。
【００１４】さらに本発明の課題は、単結晶シリコン領
域と隣接して、アモルファスまたは多結晶の形態でシリ
コン構造体を形成するステップと、前記のシリコン構造
体および／または単結晶シリコン領域を、酸素を含有す
るドーパントを用い、シリコン構造体またはシリコン領
域においてドーパントの固溶限を超える濃度でドーピン
グするステップと、熱処理を施して、前記のシリコン構
造体またはシリコン領域にドーパント析出物を生成し、
前記シリコン構造体を結晶化するステップとを有するこ
とを特徴とする、多結晶シリコン構造体と単結晶シリコ
ン領域との間のコンタクトを生成する方法により解決さ
れる。
【００１５】
【発明の実施の形態】本発明によれば、非単結晶のシリ
コン構造体および／または単結晶のシリコン領域が、酸
素、酸素／窒素混合物、酸素／窒素化合物、その他の酸
素含有混合物または酸素含有化合物というグループから
成るドーパントを用いてドーピングされる。ここでドー
パントの濃度は、ドーパントの固溶限を超えるように選
定する（ここに挙げたドーパントは単に酸素含有ドーパ
ントと呼ぶこともできる）。このようにすることで、後
続の加熱ステップにおいて単結晶領域または非単結晶シ
リコン構造体にドーパント析出物が形成される。シリコ
ン構造体のドーピングにより、ドーパント析出物によっ
てシリコン構造体中の結晶粒成長は所定のサイズまでに
しかならない。そのような結晶粒度は、ドーパント析出
密度（つまり平均間隔）によって決まる。つまりドーパ
ント析出物はいわばかごのような作用をもつ。ドーパン
ト析出物の密度が高くなるにつれて、シリコン構造体中
の最大および平均ポリシリコン結晶粒度が小さくなる。
ドーパント析出物の平均個数（すなわち密度）は、ドー
パント過飽和（ドーパント濃度を固溶濃度で割ったも
の）と後続の加熱処理におけるサーマルバジェット（ラ
ンプレート、保持温度）によってコントロールされる。
さらにこの場合、単結晶シリコン領域のドーピングによ
り、転位の伝播に対するバリアとしてはたらくドーパン
ト析出物が発生する。
【００１６】単結晶シリコン領域と多結晶シリコン構造
体を有する本発明による半導体素子は、多結晶シリコン
構造体または単結晶シリコンにおけるドーパント析出物
によって特徴づけられており、その際、最初の事例によ
ればポリシリコンの平均および最大結晶粒度がドーパン
ト析出物の密度によって定められている。なお、単結晶
シリコン領域とポリシリコンを、水平方向のコンタクト
が生じるよう上下に配置することもできるし、あるいは
他の任意の配向でたとえば互いに並べて配置することも
できる（その場合は垂直方向のコンタクト）。
【００１７】本発明によれば、シリコン構造体における
コントロールのされない（再）結晶化や単結晶シリコン
における結晶欠陥形成が回避され、あるいは単結晶シリ
コンにおける結晶欠陥の伝播が制限される。これと同時
に、多結晶シリコン構造体と単結晶シリコン領域との間
の接触抵抗が小さくなる。
【００１８】ドーパントとして殊に酸素が適しており、
その理由は酸素の固溶度が低いのできわめて容易に析出
物が生成されるからである。したがって高いドーピング
は不要である。シリコン構造体あるいはシリコン領域の
導電率はたいして低減されない。この場合、酸素析出物
はＳｉＯx として存在する（ここでｘ≒２）。
【００１９】ドーピング方法としてたとえばイオンイン
プランテーション、プラズマドーピング、あるいはプラ
ズマイマーションイオンインプランテーション（Plasam
Immersion Ion Implantation, PIII）を用いることが
できる。これらの方法は当業者によく知られており、た
とえばアメリカ合衆国特許 US 4,937,205 および US5,3
54,381 ならびにJap. J. Appl. Phys. Vol 35 (1996),
p.1027-1036 で詳しく説明されている。プラズマドーピ
ングであれば、ドーズ量をきわめて良好にコントロール
できる。また、ドーパントがシリコン構造体において均
一に分布するよう、つまり実質的に全体にわたり固溶限
を超えた等しいドーパント濃度が得られるよう、ドーピ
ングを行うことができる。他方、シリコン領域またはシ
リコン構造体のうちまえもって定められた部分におい
て、たとえばコンタクトの近くまたは所定の深さのとこ
ろで、ドーパント最大値を生じさせることができる。さ
らに、シリコン構造体の代わりにあるいはそれに加え
て、単結晶シリコンのコンタクト近傍領域のドーピング
を行うこともできる。この場合、単結晶シリコンにおい
てコンタクトの近くでドーパント析出物が生成され、そ
れらは多結晶シリコンからの転位の伝播に対するバリア
としてはたらく。
【００２０】多結晶シリコンまたはアモルファスシリコ
ンの析出中、その場的に（in situ）たとえばＯ2 ，Ｎ
Ｏ，Ｎ2Ｏ，Ｈ2Ｏを添加することで、シリコン構造体を
ドーピングすることもできる。この目的で、周知の In-
Situ ドーピングに従ったプロセスを適用することがで
きる。その他の適切なドーピング手法については、アメ
リカ合衆国特許 US 5,354,710 に記載されている。
【００２１】シリコン中のドーパントの濃度は１０17〜
１０21ｃｍ-3の範囲にあり、たとえば１０18〜１０20ｃ
ｍ-3の範囲にある。
【００２２】多結晶シリコン構造体を製造するための詳
細な点については、同一出願人、同一発明者および同一
出願日のドイツ連邦共和国特許出願 "Herstellverfahre
n fuer eine polykristalline Siliziumstruktur" なら
びにアメリカ合衆国特許出願No. 09/030 406 "Method f
or Producing a Polycrystalline Silicon Structurean
d a Polycrystalline Sillicon Layer to be Produced
by the Method" 出願日１９９８年２月２５日、を参照
されたい。
【００２３】次に、図面を参照しながら実施例に基づき
本発明について詳細に説明する。
【００２４】
【実施例】図１によれば、シリコン基板１はその表面に
ドープされた単結晶領域２を有しており、これはたとえ
ばＭＯＳトランジスタのソース領域とすることができ
る。このドープされた単結晶領域２の上にシリコン構造
体４が配置されており、これは単結晶ではなくたとえば
多結晶であり、析出プロセスによって生成されたもので
ある。この配置構成における残りの領域にはアイソレー
ション３が設けられている。本発明によれば、このポリ
シリコン構造体４は酸素を含有するドーパント５たとえ
ば酸素によってドープされる。ドーピングはたとえば垂
直方向のイオン注入により行うことができる。この場
合、他の半導体回路と両立性が得られれば、注入を面前
体にわたって実施できる。ここで注入パラメータは、ポ
リシリコン構造体４において達成されるドーパント濃度
が固溶限を超えるように選定する。たとえば１００〜２
００ｎｍの厚さのポリシリコン層４であれば、３〜５Ｋ
ｅＶのエネルギーにおいて約５×１０13ｃｍ-2のドーズ
量である。
【００２５】次に図２を参照すると、続いて加熱ステッ
プがたとえば９００〜１０００゜Ｃで約３０分間実施さ
れ、これによりドーパント析出物６ここではＳｉＯx 析
出物（ｘ≒２）がポリシリコン構造体４内に形成され
る。先に説明したとおりこれによってポリシリコン内の
結晶粒成長が制限され、このことで結晶欠陥がドープ領
域２や基板１（図２）へ広がるのが抑えられる。
【００２６】図３には別の実施例が示されており、その
出発点は部分的に完成したＤＲＡＭメモリセルを備えた
半導体基板とする。ここでは、本発明にとって重要な構
造やステップについてのみ説明する。基板１は、メモリ
電極１０を収容するためのトレンチ１１を有している。
このトレンチは、周知の手法によりトレンチエッチング
マスク１２を用いて形成される。トレンチ壁の下部領域
には（トレンチ底部も含めて）キャパシタ誘電体１３が
設けられており、上部領域にはそれよりも厚い酸化物カ
ラーが設けられている。トレンチはドープされたポリシ
リコン１０によって充填されており、この場合、ポリシ
リコンは基板表面よりも下までエッチバックされて、埋
め込みストラップが形成される。基板内に形成すべき選
択トランジスタドープ領域への接続が可能となるよう、
酸化物カラーは少なくとも上部トレンチ壁の個所１１′
のところでは取り除かれており、トレンチ上縁部には設
けられていない。本実施例の場合、トレンチ上縁部全体
が露出されている。その際、予備クリーニングたとえば
ＢＨＦが実施され、これにより露出したトレンチ壁１１
に酸化物層１５が形成される。ここでは約０．３〜０．
７ｎｍのシリコン酸化物が形成される。適切な製造方法
に関するさらに詳細な点は、アメリカ合衆国特許 US 5,
360, 758 のたとえば第１欄５８行〜第４欄４９行に記
載されている。このような構造（場合によっては本発明
にとって重要ではない別のプロセスステップを用いたこ
のような構造）は、コンタクトを製造するのためのこの
別の実施例の出発点として用いられる。
【００２７】次に図４および図５を参照すると、３００
ｎｍの厚さのドープされていないアモルファスシリコン
層を約５５０゜Ｃで析出し、ついでエッチバックするこ
とにより、シリコン構造体１６が製造され、このように
して製造された埋め込みストラップ１６は完全にトレン
チ内部に位置するようになる。有利にはその上縁は基板
表面よりも下にあり、たとえば約５０ｎｍだけ下にあ
る。エッチバックは化学的なドライエッチング法によっ
ても行えるし、反応性イオンエッチングによっても行え
る。アモルファスシリコンの代わりに多結晶シリコンを
析出させることも可能であり、その場合、プロセス温度
は典型的には６００゜Ｃ〜６５０゜Ｃである。酸素によ
るドープは、垂直方向のイオン注入１７（ドーズ量約５
×１０13ｃｍ-2、エネルギー３〜５ｋｅＶ）によって行
われるか、あるいは酸素プラズマドーピング（時間１０
秒、エネルギー１ｋｅＶ）によって行われる。これによ
れば、埋め込みストラップ内で酸素析出物１８が均一に
分布するようになる。メモリセルのそれ以降の製造は公
知の方法に従って行われる（たとえば先に挙げたアメリ
カ合衆国特許を参照）。たとえば、隣り合うメモリセル
を互いに分離するためにいわゆるシャロウトレンチアイ
ソレーション１９が製造され、これはトレンチ壁の一部
分とオーバラップする凹部をエッチングすることによっ
て形成される。これは少なくとも酸化物カラー１４まで
エッチングされ、その後、絶縁物１９により充填され
る。これによりこの領域では、埋め込みストラップ１６
と基板との間のコンタクトが存在しなくなる。選択トラ
ンジスタ２４，２０，２１，２２（ゲート酸化物、ソー
ス、ゲート、ドレイン）が製造され、その際、ドープ領
域２０はアイソレーション領域１９とは反対側のトレン
チ壁１１′につながっており、したがってそこではメモ
リ電極に対するコンタクトが行われることになる。別の
ドープ領域２２はビットライン２３により接触してい
る。
【００２８】次に図６および図７を参照すると、この第
３の実施例が第２の実施例と異なるのはドーパントを斜
めに注入する点であって、それ以外のプロセスステップ
は同じように実施することができる。注入角度は構造の
空間的配置構成に応じて２０゜〜４０゜とし、たとえば
約３０゜であり、ドーズ量は３〜５×１０13ｃｍ-2、エ
ネルギーは約１５〜２０ｋｅＶである。これにより最大
のドーパント分布は単結晶シリコンと埋め込みストラッ
プとの境界付近まで達し、したがってそこにおいてドー
パント析出物１８の密度は著しく高まり、その個所では
結晶粒成長をきわめて良好にコントロールすることがで
きる。
【００２９】図８および図９には第４の実施例が示され
ている。この場合、予備クリーニング後まずはじめに、
ドープされておらずたとえば約１０ｎｍの厚さの薄いア
モルファスシリコン層１６ａが、約５００゜Ｃ〜５５０
゜Ｃで析出される。これはプラズマドーピングまたは垂
直方向のイオン注入によってドープされ、その際、パラ
メータを第２の実施例のように選定できる。次に、アモ
ルファスシリコンまたは多結晶シリコン１６ｂが必然的
な残りの厚さで、つまりここでは２９０ｎｍの厚さで析
出されて前のようにエッチバックされ、その結果、埋め
込みストラップ１６ａ、ｂが形成される。そして以前に
述べたようにしてメモリセルが製造される。この実施例
によれば濃度最大値は低く設定され、薄いシリコン層１
６ａにおいてドーパント析出物１８の均等な分布が得ら
れる。
【００３０】図１０〜図１１には第５の実施例が示され
ている。この実施例によれば、ドーパント析出物１８が
シリコン構造体（埋め込みストラップ）内ではなく単結
晶シリコン内に、転位の広がりに対するバリアとして生
成される。この目的で、予備クリーニングによりトレン
チ壁１１′に薄い酸化物層１５が生成された後、ドーピ
ングが実施される。この場合、先に挙げたパラメータを
用いてプラズマドーピングまたは垂直方向のイオン注入
を行うことができるが、傾斜注入を適用するのが有利で
ある（たとえば３０゜、５ｋｅＶ、３〜５×１０13ｃｍ
12）。それというのもこのようにすることで所期のよう
に、露出したトレンチ壁上部１１′のところで単結晶シ
リコンに対し注入が行われるからである。ドーピング
後、アモルファスシリコンまたは多結晶シリコンが約３
００ｎｍの厚さで析出され、エッチバックされて埋め込
みストラップ１６が形成され、さらに上述の実施例のよ
うに他のプロセスが行われる。
【００３１】これまで第２〜第５の実施例を、隣り合う
トレンチのアイソレーションを埋め込みストラップ形成
後にＳＴＩによって行う形式のアメリカ合衆国特許 US
5 360 758 記載のメモリセルに基づいて説明してきた。
しかしながら本発明を、他の形式のメモリセルや製造方
法に適用することもできる。たとえばトレンチキャパシ
タを表面ストラップを介してトランジスタと接続しても
よいし、あるいはいわゆるスタックキャパシタを選択ト
ランジスタに接続してもよい。
【００３２】図１２には、トランジスタおよびビットラ
イン２３の上にスタックキャパシタが配置されている形
式のＤＲＡＭセルが描かれている。この場合、ビットラ
イン２３もキャパシタ１０，１３，３０も、本発明に従
って製造されたポリシリコン構造体１６′または１６を
介して接続されている。この場合、第２のキャパシタ電
極には参照符号３０が、アイソレーション層には参照符
号３１が付されている以外は、電気的に対応する構造に
ついて上述の実施例と同じ参照符号が用いられている。
ポリシリコン構造体１６′，１６はドーパント析出物１
８を有しており、その密度はドープされた領域２０，２
２および周囲を取り囲むアイソレーション層３１の近く
で最大である。このことは、ＣＶＤ析出法において酸素
を含むドーパントを最初に添加することによって達成さ
れる。
【００３３】なお、第４の実施例は、シリコン基板中の
ドープされた領域たとえばビットラインコンタクトに対
して水平なコンタクトを製造するのにも、きわめて良好
に適している。つまりこの場合にはまずはじめに、薄い
ポリシリコン層が析出され、それがドープされ、その
後、残りの層厚が析出される。このようにしてドーパン
ト析出物が所期のように水平方向の界面に生成され、そ
の個所における結晶粒成長が良好にコントロールされ
る。
【図面の簡単な説明】
【図１】単結晶シリコン領域をもつ半導体基板の断面に
基づき本発明の第１の実施例を描いた図である。
【図２】単結晶シリコン領域をもつ半導体基板の断面図
であって、本発明の第１の実施例を描いた図である。
【図３】本発明による方法の実施例を説明するためにＤ
ＲＡＭ製造中の半導体基板の断面を描いた図であり、第
２〜第５実施例の出発点となる図である。
【図４】本発明による方法の第２実施例を説明するため
にＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図５】本発明による方法の第２実施例を説明するため
にＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図６】本発明による方法の第３実施例を説明するため
にＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図７】本発明による方法の第３実施例を説明するため
にＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図８】本発明による方法の第４実施例を説明するため
にＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図９】本発明による方法の第４実施例を説明するため
にＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図１０】本発明による方法の第５実施例を説明するた
めにＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図１１】本発明による方法の第５実施例を説明するた
めにＤＲＡＭ製造中の半導体基板の断面を描いた図であ
る。
【図１２】トランジスタおよびビットラインの上にスタ
ックキャパシタが配置されている形式のＤＲＡＭセルが
描かれており、ビットラインもキャパシタも本発明に従
って製造されたポリシリコン構造体を介して接続されて
いる様子を示す図である。
【符号の説明】
１ シリコン基板 ２ 単結晶シリコン領域 ３ アイソレーション ４ シリコン構造体 ５ 酸素を含有するドーパント ６ ドーパント析出物 １０ メモリ電極 １２ トレンチエッチングマスク １３ キャパシタ誘電体 １４ 酸化物カラー １５ 酸化物層 １６ シリコン構造体 １８ 酸素 １９ シャロウトレンチアイソレーション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウス−ディーター モルハルト ドイツ連邦共和国 ドレスデン ビショフ スヴェルデア−シュトラーセ ７ (72)発明者 ヨアヒム ヘプフナー ドイツ連邦共和国 プラネク マクダレネ ンヴェーク ５

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 単結晶シリコン領域（２，２０）および
    それとじかに続く多結晶シリコン構造体（４，１６）を
    有する半導体装置において、 前記の単結晶シリコン領域（２，２０）と多結晶シリコ
    ン構造体（４，１６）は導電性であり、 前記の単結晶シリコン領域（２，２０）および／または
    多結晶シリコン構造体（４，１６）は、酸素を含有する
    ドーパントのドーパント析出物（６，１８）を有するこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記単結晶シリコン領域（２，２０）は
    ＭＯＳトランジスタのソースまたはドレイン領域を成
    す、請求項１記載の半導体装置。
  3. 【請求項３】 前記多結晶シリコン構造体（４，１６）
    はキャパシタ電極またはキャパシタ電極の端子を成す、
    請求項１または２記載の半導体装置。
  4. 【請求項４】 前記単結晶シリコン領域（２，２０）は
    半導体基板（１）の表面に形成されており、前記多結晶
    シリコン構造体（４，１６）は前記単結晶シリコン領域
    と水平方向または垂直方向で接している、請求項１〜３
    のいずれか１項記載の半導体装置。
  5. 【請求項５】 前記多結晶シリコン構造体（４，１６）
    はドーパント析出物（６，１８）を有しており、該多結
    晶シリコン構造体（４，１６）の結晶粒度はドーパント
    析出物の密度により定められている、請求項１〜４のい
    ずれか１項記載の半導体装置。
  6. 【請求項６】 前記ドーパント析出物（６，１８）の密
    度は多結晶シリコン構造体全体にわたりほぼ一定であ
    る、請求項５記載の半導体装置。
  7. 【請求項７】 前記ドーパント析出物（６，１８）の密
    度は単結晶シリコン領域（２，２０）の近くで最大値を
    有する、請求項５記載の半導体装置。
  8. 【請求項８】 前記ドーパント析出物（６，１８）の密
    度は所定の深さにおいて最大値を有する、請求項５記載
    の半導体装置。
  9. 【請求項９】 前記単結晶シリコン領域（２，２０）は
    ドーパント析出物（６，１８）を有しており、該ドーパ
    ント析出物（６，１８）の密度は多結晶シリコン構造体
    （４，１６）の近くで最大値を有する、請求項１〜４の
    いずれか１項記載の半導体装置。
  10. 【請求項１０】 多結晶シリコン構造体（４，１６）と
    単結晶シリコン領域（２，２０）との間のコンタクトを
    生成する方法において、 単結晶シリコン領域（２，２０）と隣接して、アモルフ
    ァスまたは多結晶の形態でシリコン構造体（４，１６）
    を形成するステップと、 前記のシリコン構造体（４，１６）および／または単結
    晶シリコン領域（２，２０）を、酸素を含有するドーパ
    ントを用い、シリコン構造体またはシリコン領域におい
    てドーパントの固溶限を超える濃度でドーピングするス
    テップと、 熱処理を施して、前記のシリコン構造体（４，１６）ま
    たはシリコン領域（２，２０）にドーパント析出物
    （６，１８）を生成し、前記シリコン構造体（４，１
    ６）を結晶化するステップとを有することを特徴とす
    る、 多結晶シリコン構造体と単結晶シリコン領域との間のコ
    ンタクトを生成する方法。
  11. 【請求項１１】 ドーパントの濃度は１０17〜１０21の
    範囲にある、請求項１０記載の方法。
  12. 【請求項１２】 シリコン構造体（４，１６）を形成す
    る前に、単結晶シリコン領域（２，２０）上に薄い酸化
    物層（１５）を生成する、請求項１０または１１記載の
    方法。
  13. 【請求項１３】 ｎ形またはｐ形の導電形を生成するた
    め、前記単結晶シリコン領域（２，２０）をｎ形または
    ｐ形のドーパントでドーピングする、請求項１０〜１２
    のいずれか１項記載の方法。
  14. 【請求項１４】 シリコン構造体（４，１６）をドーピ
    ングし、生成された多結晶シリコン構造体の結晶粒度を
    ドーパント析出物（６，１８）の密度によって調節す
    る、請求項１０〜１３のいずれか１項記載の方法。
  15. 【請求項１５】 前記シリコン構造体（４，１６）全体
    を均一にドーピングする、請求項１４記載の方法。
  16. 【請求項１６】 前記シリコン構造体（４，１６）にお
    けるドーパント分布の最大値を単結晶シリコン領域
    （２，２０）の近くに生じさせる、請求項１４記載の方
    法。
  17. 【請求項１７】 前記ドーパント分布の最大値を前記シ
    リコン構造体（４，１６）の所定の深さのところに生じ
    させる、請求項１４記載の方法。
  18. 【請求項１８】 半導体基板（１）にトレンチをエッチ
    ングし、該トレンチの下方部分には薄い誘電体（１３）
    が設けられ、上方部分には厚い誘電体（１４）が設けら
    れ、該トレンチを電極（１０）によって充填し、 生成すべきコンタクトのおおよその深さまで前記電極
    （１０）をエッチバックし、 露出した厚い誘電体（１４）を、生成すべきコンタクト
    の深さまで除去して、単結晶シリコンをトレンチ壁のと
    ころで露出させ、トレンチ（１１）にシリコン構造体
    （１６）を充填し、 前記のシリコン構造体（１６）および／または露出した
    トレンチ壁（１１′）を、酸素を含有するドーパントに
    よってドーピングし、該ドーパントの濃度を、シリコン
    領域またはシリコン構造体において固溶限を超えるよう
    にし、 前記の厚い誘電体（１４）に到達するまでエッチングし
    て、トレンチ壁の一部とオーバラップする凹部を形成
    し、該凹部をアイソレーション（１９）によって充填す
    る、請求項１０〜１７のいずれか１項記載の方法。
JP11046614A 1998-02-25 1999-02-24 単結晶シリコン領域と多結晶シリコン構造体を有する半導体装置および単結晶シリコン領域と多結晶シリコン構造体との間のコンタクトを生成する方法 Withdrawn JPH11284150A (ja)

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