KR100202278B1 - 반도체 메모리 장치내 매설 스트랩의 제어된 재결정화 - Google Patents
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Abstract
결합된 콘덴서 및 트랜지스터의 형성 방법이 제공된다. 반도체 기판내에 트렌치(함몰부)를 형성하고, 그런 뒤 불순물-도프된 제1 도전영역을 불순물-도프된 제1 도전재료를 트렌치에 충전하여 형성한다. 불순물-도프된 제1 도전 영역을 트렌치내 제1 수준까지 역 방향으로 에칭한다. 불순물-도프된 제1 도전 영역의 역 에칭에 의해 개방된 트렌치의 부분의 측벽상에 절연층을 형성하고 트렌치의 잔부에 제2 도전 재료를 충전함으로써 제2 도전 영역을 형성한다. 절연층 및 제2 도전 영역을 트렌치내 제2 수준까지 역 에칭하고, 절연층 및 제2 도전 영역의 역 에칭에 의해 개방된 트렌치의 부분에 비도프된 비정질 실리콘 층을 형성한다. 비도프된 비정질 실리콘층을 트렌치내 제3 수준까지 역 에칭한다. 그런 뒤 비도프된 비정질 실리콘 층을 재결정화한다. 이어서 불순물이 재결정화 실리콘 층을 통해 불순물-도프된 제1 도전 영역으로부터 반도체 기판까지 외부확산되게 한다. 트랜지스터의 소스/드레인 영역을 트렌치와 반도체 기판의 표면과의 교차부 가까이에 형성시킨다. 외부 확산된 불순물과 재결정화 실리콘 층이 트렌치내 제1 도전층을 소스/드레인 영역에 전기적으로 접속시키는 매설 스트랩을 구성한다.
Description
제1도는 종래 DRAM 메모리 셀의 회로도이고,
제2도는 제2b도는 각각 자기-정합된 매설 스트랩을 가진 톱다운도 및 단면도이고,
제3도는 매설 스트랩 형성 후 산화공정으로 인한 칼라 산화물의 팽창을 나타내고,
제4a도 내지 제4h도는 본 발명에 따른 반도체장치의 형성방법을 예시하고,
제5도는 비도프된 비정질 실리콘 층의 재결정화의 상세 예시도이고,
제6a도 및 제6b도는 각각 트렌치 충전물 내에 억류된 결함 및 반도체 기판 내로 확장된 결함을 예시하고,
제7a도 및 제7b도는 각각 본 발명의 방법 및 선행기술 방법에 따라 형성된 매설 스트랩을 예시한다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 15 : 콘덴서
20 : MOS 트랜지스터 50 : DRAM 셀
55 : 트렌치 콘덴서 60 : 트랜스퍼 게이트
65, 105 : 제1 충전물 67,107 : 제 2 충전물
69,108 : 제3 충전물 71,106 : 칼라 산화물
73, 74 : 소스/드레인 영역 75 : 폴리웰
79 : 비트라인 콘택트 80 : 트렌치 절연부
81 : 비트라인 83 : 확산 영역
92 : 워드라인 100 : N형 웰
104 : 콘텐서판 126 : 스트랩
본 발명은 대체로 반도체 메모리장치의 제조방법에 관한 것이며, 보다 상세하게는 스토리지 트렌치 콘덴서를 트렌치-콘덴서형 DRAM셀 내 트랜스퍼 게이트에 전기적으로 접속시키기 위한 매설 스트랩을 형성하는 방법에 관한 것이다.
제1도는 다이나믹 램(DRAM)에 사용된 관례적 메모리 셀(10)의 회로도이다. 메모리 셀(10)은 전하를 축적하기 위한 콘덴서(축전기)(15)및 전하전달(전하 트랜스퍼)을 제어하기 위한 MOS 트랜스퍼 트랜지스터(또는 트랜스퍼 게이트 전달 게이트)(20)을 포함한다. MOS 트랜지스터(20)의 소스-드레인 경로의 일단은 비트 라인(BL)에 접속되어 있고, MOS 트랜지스터(20)의 소스-드레인 경로의 타단은 콘덴서(15)의 제 1전극에 접속되어 있다. 콘덴서(15)의 제 2전극은 접지 전위와 같은 소정 전위에 접속되어 있다. MOS 트랜지스터(20)의 게이트는 워드라인(단어선)에 접속되어 있는데 워드라인에는 신호가 인가되어 콘덴서(15)와 비트라인(BL)사이의 전하 전달을 제어하여 데이터를 판독하고 기록한다. MOS트랜스퍼 트랜지스터와 콘덴서를 작게하여 메모리 칩상에 있어 메모리 셀의 집적 밀도를 증가 시키는 것이 바람직한 반면, 그렇지만 콘덴서는 충분한 전하를 축적하기에 충분하도록 커서 데이터가 올바르게 메모리 셀로부터 판독되고 또한 셀에 기록되는 것이 보장되도록 해야 한다. 소위 트렌치 콘덴서는 메모리셀의 집적밀도가 증가될 수 있게 하면서 콘덴서의 용량을 증가시키기 위해 개발되었다.
트렌치 콘덴서를 표면에 위치된 트랜스퍼 게이트에 접속시키기 위해 여러기법이 채용되었다. 예컨대, Nesbit 등의 자기-정합된 매설 스트랩(BEST)을 가진 0.6 2256Mb 트렌치 DRAM 셀,(A 0.6 2256Mb Trench DRAM Cell With Self-aligned Buried Strap(BEST)) IEDM 93-627-630에 기재되어 있는 것과 같은 자기-정합된 매설 스트랩이 사용될 수 있다. 제2a도 및 제2b도는 Nesbit 등의 공보에 기재된 DRAM 셀 및 매설 스트랩을 예시한다. 상세하게는 제2a도는 자기-정합된 매설 스트랩을 가진 DRAM 셀의 평면도를, 제2b도는 제2a도의 I-I'선을 따른 단면도이다. DRAM 셀(50)은 트렌치 콘덴서(55)와 트랜스퍼 게이트(60)를 포함한다. 트렌치 콘덴서(55)는 제 1 N+폴리실리콘 충전물(65), 제 2 N+폴리실리콘 충전물(67), 및 칼라 산화물(71)을 포함한다. 트랜스퍼 게이트(60)는 P웰(75)에 형성된 N형 소스/드레인 영역(73 및 74) 및 소스/드레인 영역(73및 74) 사이의 통로로부터 절연적으로 이격된 폴리실리콘 게이트(77)를 포함한다. 비트라인 콘택트(접점부)(79)는 소스/드레인 영역(73)을 비트라인(81)에 전기적으로 접속시킨다. 얕은 트렌치 절연(STI)구조물(80)은 DRAM 셀(50)을 인접한 메모리 셀 및 통과 워드라인(92)으로부터 전기절연시킨다. 확산 영역(83)은, 도판트를 스토리지 트렌치(저장 함몰부)에 있는 고함량으로 도프된 폴리실리콘 충전물로부터 P웰(75)내로 외부 확산시킴으로써 제 3 폴리실리콘 충전물(69)과 MOS 트랜스퍼 게이트(60)의 소스/드레인 영역(74)을 전기적으로 접속시키기 위해 형성되어 있다. 확산 영역(83)과 제 3 폴리실리콘 충전물(69)는 트렌치 콘덴서(55)를 트랜스퍼 게이트(60)에 접속시키기 위한 매설 스트랩을 구성한다.
그러나, 매설 스트랩 개념과 관련해서는 몇가지 난점이 있다. 첫째의 난점은, 매설 스트랩이 형성된 후는, 그 이상의 반도체 장치 제작공정의 열 가용량이 제한을 받는다는 것이다. 이 한계량을 초과하면, 트렌치 폴리실리콘 충전물로부터 아래에 있는 트랜스퍼 게이트로 그리고 이웃의 메모리 셀쪽으로 과도한 외부 확산이 일어나게 된다. 이 도판트 외부 확산으로 트랜스퍼 게이트 장치 특성이 용납할 수 없을 정도로 변하게 되고, 이웃하는 셀들 사이에 전기 누설이 일어날 수도 있다. 고용량 DRAM의 설계 기본척(design groundrule)이 축소(미소화)함에 따라 이 외부확산의 허용길이도 또한 감소한다. 예컨대, 설계 기본척 0.25 마이크로 미터이고,매설 스트랩 개념이 사용되는 256 Mb 트렌치 콘덴서 DRAM에 있어서는, 트렌치의 측면으로부터 단지 0.1 마이크로미터의 외부 확산만이 용납된다.
또한, 매설 스트랩 형성후의 열 가용량의 제한으로 산화 과정은 저온에서 행해야 하고, 이것은 주입 손상을 치유하거나 또는 제작 과정중 실리콘 기판에 축적된 응력을 제거하기 위한 열 소둔의 필요와 상충하게 된다. 매설 스트랩 형성 후의 산화 과정중, 산소가 기판 표면으로부터 칼라 산화물 내로 확산하여 제3도에 도시된 것처럼 폴리실리콘 트렌치 충전물의 측벽 및 기판을 산화시킨다. 칼라 산화물은 확산하여 수직 새부리 형상을 이룬다. 이 칼라 확산으로, 응력 수준이 상승하고, 기판내에 광범위한 전위와 같은 결정 결함이 발생되고, 산화물 칼라의 가장 팽창이 심한 부분 주위에 적층 결함이 생긴다. 광범한 결정 결함은 접합부를 통한 누전을 야기할 수도 있다. 하나 또는 수개의 산화 단계중 축적된 응력이 결정 결함을 발생시킬 임계 수준 이하이고, 산화단계 후 열 소둔에 의해 상기 응력을 제거할 충분한 열 가용량이 있으면, 광범한 결정 결함의 형성이 방지될 수 있다. 따라서, 적당한 응력 제거 소둔을 허용할 정도의 열 가용량은 깊은 트렌치 및 매설 스트랩 개념의 사용에 의한 DRAM의 성공적 제작에 긴요하다.
매설 스트랩 개념에 관련된 다른 난점은, 다결정 트렌치 충전물(69)의 결정 실리콘 기판쪽 경계부에서의 광범의 결정 결함의 발생이다. 이 경계부는 제작 공정의 산화 단계중 산화물 칼라가 가장 심하게 팽창하는 구역 근방에 위치하기 때문에 가장 큰 응력장에 노출된다. 산화 단계중, 단결정 실리콘 기판과 접촉하는 폴리실리콘 트렌치 충전물(69)은, 칼라 산화물의 폭 정도로 멀리 뻗을 수 있는 거리에 걸쳐 제어되지 않은 방식으로 재결정화하기 시작한다. 본래적 고응력장으로 인해, 폴리실리콘 입자에서의 결정 결함(쌍정, 적층 결함 등)은 이웃 기판과의 경계부에서의 결함 형성의 종으로 작용한다. 결정 결함은 거기서 발생되고, 기판내로까지 멀리 침투한다.
본 발명에 따라, 결합된 콘덴서 및 트랜지스터의 형성 방법이 제공된다. 반도체 기판내에 트렌치(함몰부)를 형성하고, 그런 뒤 불순물-도프된 제1 도전영역을 불순물-도프된 제1 도전재료를 트렌치에 충전하여 형성한다. 불순물-도프된 제1 도전 영역을 트렌치내 제1 수준까지 역 방향으로 에칭한다. 불순물-도프된 제1 도전 영역의 역 에칭에 의해 개방된 트렌치의 부분의 측벽상에 절연층을 형성하고 트렌치의 잔부에 제2 도전 재료를 충전함으로써 제2 도전 영역을 형성한다. 절연층 및 제2 도전 영역을 트렌치내 제2 수준까지 역 에칭하고, 절연층 및 제2 도전 영역의 역 에칭에 의해 개방된 트렌치의 일부분에 비도프된 비정질 실리콘 층을 형성한다. 비도프된 비정질 실리콘 층을 트렌치내 제3 수준까지 역 예칭한다. 그런 뒤 비도프된 비정질 실리콘 층을 재결정화한다. 이어서 불순물이 재결정화 실리콘 층을 통해 불순물-도프된 제1 도전 영역으로부터 반도체 기판까지 외부확산되게 한다. 트랜지스터의 소스/드레인 영역을 트렌치와 반도체 기판의 표면과의 교차부 가까이에 형성시킨다. 외부 확산된 불순물과 재결정화 실리콘 층이 트렌치내 제1 도전층을 소스/드레인 영역에 전기적으로 접속시키는 매설 스트랩을 구성한다.
상기한 매설 스트랩 재결정화에 따라, 예컨대 1050에서 적어도 90분의 추가 열 가용량이 얻어진다. 이 추가 열 가용량을 트렌치로부터 어떤 과도한 도판트 외부 확산을 일으키지 않고, 적당한 응력 제거 소둔에 이용할 수 있다. 추가하여 폴리실리콘과 단일 결정 실리콘의 경계부(경계면)는 팽창된 칼라 산화물 주위의 고응력 영역으로부터 후퇴한다.(물러난다) 이로인해 반도체 기판내로 결정 결함이 발생되고 확장하는 것이 회피된다.
본 발명의 이들 및 기타 특징 및 이점은 첨부도면과 함께 다음의 상세한 설명을 읽음으로서 이해될 수 있을 것이다.
본 발명은 제4a 내지 4h도를 참고로 상세히 설명하겠다. 제4a도는 표시된 것처럼, 메모리 셀 어레이를 위한 의도하는 P웰 하부에 인을 주입함으로써 매설된 N형 웰(100)을 P형 반도체 기판(10)내에 형성한다. 매설된 N형 웰은, 다른 방법 예컨대 N형 반도체 기판내 P웰을 주입 또는 에피택시에 의해서도 형성될 수 있는데 본 발명은 이점에서는 한정이 없다. 반도체 기판(10)상에 열적으로 성장한 산화물 박층(101)(예컨대 약 10 나모미터)의 표면상에 예컨대 화학 증착에 의해 약 0.2 마이크로미터의 질화 규소층(102)을 형성한다. 산화물 층(101)과 질화규소층(102)을 패터닝하고 에칭하여 트렌치(103)를 에칭하기 위한 마스크를 얻는다. 트렌치(103)는 제4b도에 도시한 것처럼 이방성 에칭 공정을 사용하여 약 8 마이크로미터의 깊이로 에칭한다. 저장 노드 트렌치(103)를 에칭한 후, 트렌치(103)의 하부로 부터 비소를 외부 확산시킴으로써 N+형 콘텐서판(104)을 형성한다. 그런다음 트렌치(103)내에 질화산화(ON)저장 노드 유전물(표시 안됨)을 형성한다. 유전물 형성 후, N+형 다결정 실리콘과 같은 불순물이 도프된 제1 도전재료를 트렌치(103)에 충전함으로써 제 1 도전영역을 형성한다. 충전 단계는, 예컨대 실란 또는 디 실란의 화학 증착을 이용하여 행해진다. 그런 뒤 이방성 에칭 공정을 이용하여 N+형 다 결정 실리콘을 트렌치(103)내 제1 수준까지 역 에칭하여 제1 트렌치 충전물(105)을 형성한다. 제1 트렌치 충전물(104)의 수준은 반도체 기판(10)의 표면 아래 약 1.0 마이크로 미터이다. 그런 뒤 제4c도에 도시한 바와같이 LPCVD 또는 PECVD TEOS를 이용하여 N+형 다결정 실리콘의 역 에칭에 의해 개방된 트렌치(103)부분의 측벽에 칼라 산화물(106)을 형성한다.
트렌치(103)의 잔부에 제2 도전 재료를 충전함으로써 제2 도전 영역을 형성한다. 제2 도전재료는 예컨대 N+형 다결정 실리콘 또는 비도프된 다결정 실리콘일 수 있고, 화학증착에 의해 형성될 수 있다. 그런 다음 제4d도에 도시한 것처럼 제2 도전재료와 산화물 칼라(106)를 트렌치(103)내의 제2 수준까지 에칭하여 산화물 칼라(106)에 의해 반도체 기판으로부터 절연된 제2 트렌치 충전물(107)을 형성한다. 다음의 후속 공정단계에서 형성할 매설 스트랩의 길이는 제2 도전 재료 및 산화물(106)의 제어된 역 에칭에 의해 한정된다. 제2 트렌치 충전물(107)을 반도체 기판(10)의 표면 아래 약 0.1 마이크로미터까지 역 에칭한다. 그런 뒤 자연 산화물의 현장 제거를 행한다. 상세하게는, 제2 트렌치 충전물(106)의 상 표면위 및 트렌치(103)의 측벽 위의 자연 산화물은 나중에 매설 스트랩을 위한 불순물이 이것을 통해 외부 확산되어야 하므로 그것을 제거하는 것이 중요하다. 이 자연 산화물의 제거는, 예컨대 850이상의 온도에서 수소 환경에서 현장예비소부함으로써 수행될 수 있다.
그런 다음 산화물 칼라(105)와 제2 도전재료의 역 에칭에 의해 개방된 트렌치(103)의 부분을 예컨대 화학증착을 사용하여 비도프된 실리콘(규소)을 비정질 퇴적시킴으로써 충전시킨다. 비정질 실리콘을 도프할 수도 있지만, 이 실리콘은 나중에 설명할 것처럼 깊은 트렌치 충전부에서 도판트에 대한 확산장벽 역할을 할 것이고, 도프되지 않으면 이 기능을 수행하는데 더 효과적이다. 그런 뒤 예컨대 반응성 이온 에칭을 사용하여 비도프된 비정질 실리콘을 역에칭하여 제4e도에 도시한 것과 같은 제3 트렌치 충전물(108)을 형성한다. 비정질 실리콘은, 매설스트랩의 허용 저항에 의해 또한 함몰 에칭 제어성에 의해 결정되는 대로 반도체 기판(10)의 표면 아래 약 0.05 마이크로미터까지 역 에칭되는 것이 바람직하다. 다음에 토의 되는 것처럼, 매설 스트랩의 연장부로서의 제3 트렌치 충전물(108)의 재 결정화는 비도프된 실리콘을 비정질적으로 퇴적시키면 제어된 방식으로 수행될 수 있다. 제4f도를 참고하면, 반응성 이온 에칭을 행하여 얕은 트랜치 격리를 위한 얕은 트렌치(110)가 제공되어 있다. 일반적으로, 개별적 메모리 셀 장치들을 상호 간섭이 없도록 격리하기 위해 얕은 트랜치 격리를 이용한다. 따라서, 인접하는 깊은 트렌치 구조물 사이에 얕은 트렌치(110)와 같은 얕은 트렌치를 형성하여 그것들이 독립적으로 작동하는 것을 확실하게 한다.
그런 뒤, 비도프된 비정질 실리콘 층(108)을 제4g도 및 보다 상세하게는 제5도에 표시한 것처럼 재결정화한다. 재결정화는 비정질 실리콘 층(108)이 재결정화하기 시작하고 그러나, 폴리실리콘이 아직 자발 형성되지는 않는 온도에서 가열함으로써 행해진다. 전형적 결정화 온도는 약 550이고, 전형적인 재결정화 온도범위는 약 500내지 700이다. 비정질 실리콘의 재결정화 속도는 온도에 지수적으로 의존하는데 온도가 낮아질수록 처리 시간은 길어진다.
결정화 영역의 범위는 비정질 실리콘 층(108)의 깊이에 의해 결정된다. 재결정화는 비정질 실리콘 층(108)과 기판의 경계부 그리고, 제2 도전 영역(107)과 비정질 실리콘 층(108)의 경계부에서 동시에 시작되기 때문에, 어떤 결정도 없는 단일 결점 영역이 제5도의 해치 영역에서 형성될 것이다. 제5도의 다점 영역은 다결정 입자를 포함한다. 이를 두 영역 사이의 대각선은 재결정화 전면과 다 결정 전면이 만나는 경계부를 표시한다. 결정성 실리콘 기판은 재결정화 핵종으로 작용하기 때문에, 기판과 비정질 실리콘 층(108)사이의 자연 산화물, 및 제2 도전영역(107)과 비정질 실리콘 층(108)사이의 자연 산화물은 용납될 수 없다. 따라서, 상기와 같은 비정질 실리콘의 퇴적전에 자연 산화물을 그 자리에서 제거하는 것은 중요하다.
제1 산화 공정을 행하기 전에 실리콘 층(107)을 재결정화하는 것은 중요하다. 단지 이경우에만, 다-/단일-결정성 실리콘의 경계부(경계면)가 팽창된 칼라 산화물 주위의 고응력 영역으로부터 멀리 이동된다. 이 재결정화 단계는, 예컨대 후속하는 얕은 트렌치 격리(STI)산화단계 전에, 웨이퍼를 예컨대 550에서 노에 넣고 이 온도에서 질소 분위기 하에서 수분(예컨대 10분)동안 유지시키면, 제작 공정중에 용이하게 편입될 수 있다. 상기와 같이, 결정화 시간은 온도에 지수적으로 의존한다. 재 결정화 시간은 또한 비정질적으로 퇴적된 실리콘의 질에도 의존한다.
그런 다음 인접 트렌치 구조물로부터의 격리를 확실히 하기 위해 얕은 트렌치(110)를 충전시킨다(메꾼다).예컨대 제4h도에 있어 층(107) 및 얕은 트렌치(110)의 내 표면위에 산화물 라이닝(120)을 형성시킬 수 있다. 그런 뒤 산화물 라이닝(120)위에 질화물 라이닝(122)을 형성시킬 수 있다. 산화물 라이닝 및 질화물 라이닝(120,122)은 칼라 산화물(105)을 산화제로부터 격리시켜 전위 및 응력을 저지하는 역할을 한다.
끝으로, 이 기술 분야의 공지 기술에 따라 얕은 트렌치(110)를 충전시킬 수 있다. 예컨대 산화물(124)을 퇴적시켜 얕은 트렌치(110)를 매립할 수 있다.
명칭이 깊은 트렌치 덮개에 의한 얕은 트렌치 격리(Shallow Trench Isolation with Deep Trench Cap)인 미국 특허 출원 제08/351,161호(참고로 여기에 포함되었음)에 기재된 기술과 같은 다른 얕은 트렌치 격리기술이 사용될 수도 있다.
DRAM 제작 완성 공정중, 트렌치내 도전 영역으로 부터의 불순물이 외부확산되어 스트랩 부분(126)을 형성한다. 상기와 같은 재결정화 단계의 덕택으로, 추가의 열이용여유가 생기고 그에 의해 트랜스퍼 게이트 특성 또는 인접 메모리셀에 영향을 주는 외부확산없이 응력제거 소둔을 행할 수 있다. 이들 응력제거 소둔은, 기판에 응력을 발생시키는 산화단계(예컨대, 희생성 게이트 산화물, 게이트 산화물) 이후, 혹은 이온 주입후에 행하는 것이 바람직하다. 그 위에, 다/단일 결정성 실리콘의 경계부는 산화물 칼라 주위 고응력영역으로부터 멀리 이격되기 때문에, 기판내로 결정결함이 발생하고 확장하는 것이 감소된다.
그런 뒤 게이트 절연체를 평면표면상에 형성하고, 게이트 재료를 퇴적시키고 패터닝하여 게이트 전극을 형성한다. 게이트 전극을 마스크로 사용하여, 이온주입에 의해 소스/드레인 영역을 형성시킬 수 있다. 따라서, 트렌치 콘덴서에 트랜스퍼 게이트가 결합되는 것이 실현된다. 장치들(소자들)을 서로 접속하고 출력단자에 금속을 피복하는 것은 이 기술분야에 공지된 기술을 사용하여 행한다.
본 발명에 따라, 매설 스트랩이 외부확산되기 전에, 깊은 트렌치 콘덴서의 폴리실리콘 충전물과 반도체 기판사이에 확산 억제 접속부를 제작하는 간단하고 공정호환형의 방법이 제공될 수 있다. 이 접속부는, 깊은 트렌치 충전물의 상부분의 제어된 재결정화에 의해 형성된 일정한 폭의 비도프된 결정성 실리콘으로 구성된다. 그러면 추가의 열이용 여유가 생겨 깊은 트렌치 및 매설 스트랩을 가진 DRAM 셀의 제작공정에서 적절한 응력 제거 소둔이 허용된다.
실리콘 기판에서 광범위한 결함이 발생하는 것은, 폴리실리콘 트렌치 충전물과 결정화 기판의 경계부가 상부 칼라 산화물 주위 고응력 영역으로부터 원격하여 트렌치 충전물 쪽으로 후퇴되어 있기 때문에, 역시 방지된다. (111) 결정 평면상에 위치하는 적층결함 또는 쌍정과 같은 일부 결함은 결정화 부위에서 발생되지만, 그 결함들은 기하학적 이유 때문에 그곳에 억류되고 기판내로 확장하지 않는다. 상세하게는, 제6a도에 있어, 적층결함과 전위는 대부분이 단일 결정성 실리콘의 (111) 결정 평면상에 즉 기판 표면에 대해 약 55아래에 놓인다. 결함 발생 폴리실리콘/결정성 실리콘 경계부가 후퇴하면, 이 경계부에서 최초로 생긴 결함은 기판내로 확장될 확률이 낮아진다. 제3 깊은 트렌치 충전물 내에 유폐된 결함은 어떤 전기접속도 횡단하지 않고 따라서 누설을 야기하지도 않는다.
제6b도에 있어서는, 경계부가 재결정화에 의해 물러나 있지 않은 경우로, 발생결함은 항상 기판내로 확장할 것이다.
트렌치 충전물의 상부분의 제어된 결정화로 인해 단일/다결정성 경계부는 팽창된 칼라 산화물 뒤로 물러나고, 그리하여 동시적으로 열가용량 제한의 문제점이 해결되면서 결정 결함이 기판내로 발생 확장하는 것이 회피될 수 있다. 매설 스트랩 재결정화에 의해 얻어지는 추가의 열가용량은 제7a 및 7b도에서 볼 수 있다. 두 경우에 있어 매설 스트랩의 외부확산이 모의표시되어 있다. 제1 트렌치 충전물은 cm2당 As(비소) 51019개 도프되고 제2 및 제3 트렌치 충전물은 도프되지 않은 것으로 가정되어 있다. 트렌치 주위의 P웰 도핑은 cm2당 B(붕소) 51017개 이다. 제7a도는 재결정화 매설 스트랩을 가진 트렌치를 표시한다. 이 모의는, 제작공정을 위한 열가용량(이것은 어떤 응력 제거 소둔은 포함하지 않는다) 더하기 1050에서 예컨대 90분의 응력제거를 위한 열가용량에 기초를 둔 것이다. 물론, 1050에서의 90분은 단순히 본 발명에 따라 얻어질 수 있는 추가적인 열 이용여유를 예시할 뿐이다. Dt 적 (D=외부확산 도판트의 온도의존 확산계수, t=확산시간)에 의해 저온에서는 장시간 또는 고온에서는 단시간이 허용된다. 제7a도에서 볼 수 있는 것처럼, 외부확산된 매설 스트랩이 소스/드레인 영역과 중첩되어 있기 때문에 양호한 접촉이 보상된다. 매설스트랩이 P웰에 접합된 폭은 0.1 마이크로미터 이하이어서 트랜스퍼 장치 특성에는 아무 영향이 없다. 또한, 이웃 셀의 매설 스트랩에 전기 누설이 일어날 가능성도 없다.
제7b도는, 제7a도에서와 같은 열가용량을 가졌지만 매설 스트랩에 재결정화 되지 않은 것으로 모의된, 같은 구조를 보여준다. 약 0.15마이크로 미터의 매설 스트랩의 외부확산으로 트랜스퍼 장치 특성은 이미 영향을 받는다. 이 구조에서는, 트랜스퍼 게이트가 트렌치에 완벽하게 오버레이 정합(겸분 정합)된 것으로 가정되어 있다. 그러나, 트렌치에 대한 트랜스퍼 게이트의 오버레이가 완전 정합 위치로부터 그의 최대 허용치 0.1마이크로미터까지 벗어나면, 외부확산된 스트랩은 트랜스퍼 게이트의 아래에 도달하게 된다. 그러면 트랜스퍼 장치의 전기 특성은 크게 영향을 받을 것이다. 또한 이웃 셀들의 매설 스트랩을 경유한 셀 대 셀 누설 가능성은 매설 스트랩 재결정화가 없는 경우에서 보다 훨씬 커진다.
상기 모의 검토는 매설 스트랩 재결정화가 있으면 제작 공정에 있어 훨씬 더 많은 열가용량이 허용된다는 것을 분명하게 보여준다. 제3 트렌치 충전물의 제어된 재결정화에 의해 얻어지는, 예컨대 1050에서 적어도 90분의 추가 열가용량은 트렌치로부터 어떤 과도한 도판트 외부 확산없이 적당한 응력제거 소둔에 이용될 수 있다.
본 발명을 첨부도면과 관련하여 상세히 설명하였지만, 본 발명은 그 범위가 오직 특허청구의 범위에 의해서만 한정된다. 더욱이, 본 명세서에서 인용된 어떤 간행물이든, 본 발명개시에 긴요하다고 생각되는 어떤 요지에 관한 참고문헌으로서 포함된 것으로 생각되어야 할 것이다.
Claims (16)
- 반도체 기판내에 트렌치를 형성하고; 상기 트렌치에 불순물-도프된 제 1 도전 재료를 충전함으로써 불순물-도프된 제 1 도전 영역을 형성하고; 상기 불순물-도프된 제 1 도전 영역을 상기 트렌치 내 제 1 수준까지 역 에칭(후퇴방향으로 에칭)하고; 상기 불순물-도프된 제 1 도전 영역의 역 에칭에 의해 개방된 상기 트렌치의 부분의 측벽상에 절연층을 형성하고; 상기 트렌치의 잔부에 제 2 도전 재료를 충전함으로써 제 2도전 영역을 형성하고; 상기 절연층 및 상기 제 2 도전 영역을 상기 트렌치 내 제 2수준까지 역 에칭하고; 상기 절연층 및 상기 제 2 도전 영역의 역 에칭에 의해 개방된 상기 트렌치의 부분에 비도프된(도프되지 않은)비정질 실리콘 층을 형성하고; 상기 비도프된 비정질 실리콘 층을 상기 트렌치내 제 3수준까지 역 에칭하고; 상기 비정질 실리콘 층을 재결정화하고; 상기 불순물-도프된 제 1 도전 영역으로부터 상기 재결정화 실리콘 층을 통해 상기 반도체 기판에 불순물을 외부 확산하고; 상기 트렌치와 상기 반도체 기판의 표면과의 교차부 부근에 상기 트랜지스터의 소스/드레인 영역을 형성하고, 상기 외부확산된 불순물 및 상기 재결정화된 실리콘층이 상기 트렌치내의 상기 제 1 및 제 2 도전층을 상기 소스/드레인 영역에 전기적으로 접속시키기 위한 매설 스트랩을 구성하게 하는 단계들로 되어 있는 것을 특징으로 하는 결합된 콘덴서와 트랜지스터를 형성하는 방법.
- 제1항에 있어서, 질소 분위기중에서 약 550에서 열처리함으로서 상기 비정질 실리콘 층을 재결정화하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 비정질 실리콘 층의 형성 단계전에 상기 절연층과 상기 제 2 도전영역의 역 에칭에 의해 개방된 상기 트렌치의 부분으로부터 자연 산화물을 제거하는 것을 특징으로하는 방법.
- 제1항에 있어서, 상기 불순물-도프된 제1도전 재료는 N+폴리실리콘인 것을 특징으로 하는 방법.
- 제1항에 있어서, 제 2도전 영역의 형성단계는 상기 트렌치의 잔부에 불순물-도프된 제 2도전 재료를 충전함으로써 불순물-도프된 제 2 도전 영역을 형성하는 것인 것을 특징으로 하는 방법.
- 제5항에 있어서, 상기 불순물-도프된 제 2 도전 재료는 N+폴리실리콘인 것을 특징으로 하는 방법.
- 반도체 기판내에 트렌치를 형성하고, 상기 트렌치에 불순물-도프된 제 1도전 재료를 충전함으로써 불순물-도프된 제 1도전 영역을 형성하고; 상기 불순물-도프된 제 1도전 영역을 상기 트렌치내 제 1수준까지 역에칭하고; 상기 불순물-도프된 제 1도전 영역의 역 에칭에 의해 개방된 상기 트렌치의 부분의 측벽에 절연층을 형성하고; 상기 트렌치의 잔부에 제2도전 재료를 충전함으로써 제2도전 영역을 형성하고; 상기 절연층과 상기 제 2도전 영역을 상기 트렌치내 제 2수준까지 역 에칭하고; 상기 절연층과 상기 제 2도전 영역의 역 에칭에 의해 개방된 상기 트렌치의 부분에 비정질 실리콘층을 형성하고; 상기 비정질 실리콘층을 재결정화하고, 상기 불순물-도프된 제 1도전 영역으로부터 상기 재결정화 실리콘 층을 통하여 반도체 기판에 불순물을 외부 확산하고, 그리하여 상기 외부 확산된 불순물과 재결정화 실리콘 층이 상기 매설 스트랩을 형성하게 하는 단계들로 되어있는 것을 특징으로 하는 콘덴서와 트랜지스터를 결합하기 위한 매설 스트랩을 형성하는 방법.
- 제7항에 있어서, 질소 분위기내에서 약 550에서 열처리함으로써 상기 비정질 실리콘 층을 형성하는 것을 특징으로 하는 방법.
- 제7항에 있어서, 비정질 실리콘 층의 형성단계전에 상기 절연층과 상기 제2도전 영역의 역 에칭에 의해 개방된 상기 트렌치의 부분으로부터 자연 산화물을 제거하는 것을 특징으로하는 방법.
- 제7항에 있어서, 상기 불순물-도프된 제1도전 재료가 N+ 폴리실리콘인 것을 특징으로 하는 방법.
- 제7항에 있어서, 제 2도전 영역의 형성단계는 상기 트렌치의 잔부에 불순물-도프된 제2도전 재료를 충전함으로써 불순물-도프된 제2도전 영역을 형성하는 것으로 되어있는 것을 특징으로 하는 방법.
- 제11항에 있어서, 상기 불순물-도프된 제 2도전 재료는 N+폴리실리콘인 것을 특징으로 하는 방법.
- 반도체 기판내에 트렌치를 형성하고; 도전 영역의 적어도 상부분은 절연층에 의해 상기 반도체 기판으로부터 절연 이격되고 상기 도전 재료의 적어도 일부분은 불순물로 도핑되어있게 하여, 상기 트렌치에 도전 재료를 충전함으로써 상기 트렌치내에 도전 영역을 형성하고; 상기 도전 영역 및 상기 절연층을 상기 트렌치 내 한 수준까지 역 에칭하고; 상기 도전 영역 및 상기 절연층을 역 에칭하여 개방된 상기 트렌치의 부분에 비정질의 비도프된 실리콘 층을 형성하고; 비정질의 비도프된 실리콘 층을 재결정화하고; 상기 불순물-도프된 폴리실리콘으로부터 상기 재결정화 실리콘 층을 경유하여 상기 반도체 기판으로 불순물을 외부 확산하여 외부 확산된 영역을 형성하고; 상기 반도체 기판의 표면상에 소스/드레인 영역을 가진 트랜스퍼 게이트를 형성하고, 상기 외부 확산된 영역과 재결정화 실리콘이 상기 트랜스퍼 게이트를 상기 도전 영역에 전기적으로 접속시키기 위한 매설 스트랩을 구성하게 하는 단계들로 되어 있는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제13항에 있어서, 비정질의 비도프된 실리콘 층의 형성단계전에 상기 도전 영역과 상기 절연층을 역 에칭함으로써 개방된 상기 트렌치의 부분에 있는 자연 산화물을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 질소 분위기중에서 약 550에서 가열함으로써 비정질의 비도프된 실리콘 층을 재결정화하는 것을 특징으로 하는 방법.
- 반도체 기판; 상기 반도체 기판내에 형성된 트렌치; 콘덴서를 형성하기 위해, 상기 트렌치내에 형성되어 있고 반도체 기판으로부터 절연적으로 이격된 도전 재료; 상기 반도체 기판의 표면상에 형성된 소스/드레인 영역 및 상기 소스/드레인 영역 사이의 통로 영역으로부터 전기적으로 이격된 제어 게이트를 포함하는 트랜스퍼 게이트; 및 상기 콘덴서를 상기 트랜스퍼 게이트의 상기 소스/드레인 영역중의 하나에 전기적으로 접속시키는 매설 스트랩으로 구성되어 있고, 상기 매설 스트랩의 일부는 재결정화된 실리콘을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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