JP3078223B2 - 半導体メモリ装置とその製造方法 - Google Patents

半導体メモリ装置とその製造方法

Info

Publication number
JP3078223B2
JP3078223B2 JP08076252A JP7625296A JP3078223B2 JP 3078223 B2 JP3078223 B2 JP 3078223B2 JP 08076252 A JP08076252 A JP 08076252A JP 7625296 A JP7625296 A JP 7625296A JP 3078223 B2 JP3078223 B2 JP 3078223B2
Authority
JP
Japan
Prior art keywords
trench
region
conductive
semiconductor substrate
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP08076252A
Other languages
English (en)
Other versions
JPH0992799A (ja
Inventor
エルウィン・ハマール
ジャック・エー・マンデルマン
ハーバート・エル・ホ
順一 塩澤
ラインハルト・ヨハネス・ステングル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Toshiba Corp
International Business Machines Corp
Original Assignee
Siemens AG
Toshiba Corp
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Toshiba Corp, International Business Machines Corp filed Critical Siemens AG
Publication of JPH0992799A publication Critical patent/JPH0992799A/ja
Application granted granted Critical
Publication of JP3078223B2 publication Critical patent/JP3078223B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば半導体メモ
リ装置とその製造方法に係わり、特に、トレンチキャパ
シタタイプのダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）セルにおける記憶トレンチキャパシタを
トランスファーゲートに電気的に接続するための埋設ス
トラップの形成方法に関する
【０００２】
【従来の技術】図１には、ＤＲＡＭにおいて使用される
通常のメモリセル１０の回路図が示されている。メモリ
セル１０は、電荷を蓄積するための記憶キャパシタ１５
と、電荷の伝送を制御するためのＭＯＳトランジスタ
（又は“トランスファーゲート”）２０とを含んでい
る。ＭＯＳトランジスタ２０のソース−ドレインパスの
一端はビットラインＢＬに接続されており、ＭＯＳトラ
ンジスタ２０のソース−ドレインパスの他部はキャパシ
タ１５の第１の電極に接続されている。キャパシタ１５
の第２の電極は、接地電位等の予め定められた電位に接
続されている。ＭＯＳトランジスタ２０のゲートは、記
憶キャパシタ１５とビットラインＢＬとの間の電荷の伝
送を制御し、それによってデータを読み書きするように
信号が与えられるワードラインＷＬに接続されている。
ＭＯＳトランジスタ及び記憶キャパシタを小さくするこ
とによってメモリチップ上のメモリセルの集積密度を増
加させることが望ましい。しかし、キャパシタは、デー
タがメモリセルから正確に読取られ、書込まれることを
確実にするために十分な電荷を蓄積するように十分大き
くなければならない。記憶キャパシタの容量を増加する
とともに、メモリセルの集積密度を増加するため、所謂
トレンチキャパシタが開発されている。
【０００３】表面に配置されたトランスファーゲートに
トレンチキャパシタを接続するために様々な技術が使用
されてきた。例えば、Nesbit等による文献（“A 0.6 μ
ｍ2256Mb Trench DRAM Cell With Self-Aligned BuriEd
STrap(BEST),”IEDM 93-627-630 ）に説明されている
自己整合埋設ストラップが使用される。図２（Ａ）及び
（Ｂ）には、Nesbit等による文献において説明されたＤ
ＲＡＭセル及び埋設ストラップが図示されている。図２
（Ａ）には、自己整合ストラップを有するＤＲＡＭセル
の平面図が示されており、図２（Ｂ）には、図２（Ａ）
の線Ｉ−Ｉ' に沿った断面図が示されている。ＤＲＡＭ
セル５０は、トレンチキャパシタ５５とトランスファー
ゲート６０を含んでいる。トレンチキャパシタ５５は、
第１のＮ+ ポリシリコン充填材料領域６５と、第２のＮ
+ ポリシリコン充填材料領域６７と、カラー酸化膜７１
とを含んでいる。トランスファーゲート６０は、Ｐウェ
ル７５中に形成されたＮ型ソース及びドレイン領域７３
及び７４と、ソース及びドレイン領域７３と７４の間の
チャンネルから絶縁されて間隔を隔てられているポリシ
リコンゲート７７とを含んでいる。ビットラインコンタ
クト７９は、ソースまたはドレイン領域７３をビットラ
イン８１に電気的に接続する。浅いトレンチ分離（ＳＴ
Ｉ）配置８０は、ＤＲＡＭセル５０を隣接したメモリセ
ル及び通過するワードライン９２から電気的に分離す
る。拡散領域８３は、記憶トレンチにおける多量にドー
プされたポリシリコン充填材料領域からＰウェル７５に
ドープ剤を外方拡散することによって、第３のポリシリ
コン充填材料領域６９とＭＯＳトランスファーゲート６
０のソースまたはドレイン領域７４とを電気的に接続す
るように形成される。拡散領域８３及び第３のポリシリ
コン充填材料領域６９は、トレンチキャパシタ５５をト
ランスファーゲート６０に接続するための埋設ストラッ
プを構成する。
【０００４】
【発明が解決しようとする課題】しかしながら、埋設ス
トラップの思想に関連して幾つかの問題が存在する。第
１の問題とは、埋設ストラップの形成後においては、そ
の後の半導体装置の製造プロセスにおける加熱量が制限
されていることである。この制限を超過すると、トレン
チポリシリコン充填領域からトランスファーゲートの下
方及び近隣のメモリセルに向かって過剰な外方拡散が生
じてしまう。このドーパントの外方拡散の結果、トラン
スファーゲートの特性が許容できないまでに変化し、且
つ、近隣のセル間で電気的なリークが生じる可能性があ
る。大容量のＤＲＡＭの設計基本ルールの縮小に伴い、
この外方拡散の許容可能な長さも減少する。例えば、
０．２５マイクロメータの設計基準及び埋設ストラップ
の思想による２５６ＭｂのトレンチキャパシタのＤＲＡ
Ｍセルにおいては、トレンチの側面から０．１マイクロ
メータの外方拡散しか許容できない。
【０００５】さらに、埋設ストラップの形成後の加熱量
の制限によって、酸化工程が低温に制限され、また、イ
オン注入のダメージを回復するため、又は製造プロセス
中に半導体基板に生じる応力を解放するためのアニール
も制限される。埋設ストラップの形成後の酸化工程中
に、酸素はカラー酸化膜中を拡散し、図３に図示されて
いるようにポリシリコントレンチ充填材料領域の側壁及
び基板を酸化する。酸化物カラーは、膨脹し、垂直なバ
ーズビーク形状を形成する。このカラーの膨脹によっ
て、応力のレベルが高くなり、また、酸化物カラーが最
も膨脹した部分の周囲の基板に転位及び積層欠陥等の、
延伸型の結晶欠陥が発生する。こうした結晶欠陥によっ
て、接合部を横断してリークが生じる。１以上の酸化工
程中に生じた応力が結晶欠陥を発生する臨界レベルより
低い場合、及び酸化工程後にアニールによってこの応力
を解放するために十分な加熱量が許されている場合、延
伸型の結晶欠陥の形成を阻止することができる。それ
故、適切に応力を解放するアニールを行うための加熱量
が存在することは、深いトレンチ及び埋設ストラップの
思想によるＤＲＡＭの製造を成功させるために不可欠で
ある。
【０００６】埋設ストラップの思想に関連した他の困難
は、多結晶トレンチ充填材料領域６９とシリコン基板の
境界面でシリコン基板中に伸びる結晶欠陥が発生するこ
とである。この界面は、製造プロセスの酸化工程中に酸
化物カラーが最も膨脹する領域に隣接して位置し、それ
故に、最も大きい応力が加わる。酸化工程中に、単結晶
シリコン基板と接しているポリシリコントレンチ充填材
料領域６９は、酸化物カラーの幅程度の距離にわたって
制御されない方法で再結晶化を開始する。固有の高応力
場のために、ポリシリコンの粒状組織における結晶欠陥
（双晶、積層欠陥等）は、近隣の基板との界面において
欠陥を形成する種となる。結晶欠陥は界面部において発
生し、それは基板内に伸びていく。このように、埋設ス
トラップの思想を用いた半導体メモリ装置は、埋設スト
ラップ形成後に種々の課題を有ししていた。
【０００７】本発明は上記課題を解決するものであり、
その目的は、加熱量の制限を緩和することができ、イオ
ン注入のダメージを回復できるとともに、半導体内の応
力を解放して結晶欠陥の発生を防止することが可能であ
り、しかも、リークを防止可能な半導体メモリ装置とそ
の方法を提供するものである。
【０００８】
【課題を解決するための手段】トレンチは半導体基板中
に形成され、その後、不純物がドープされた第１の導電
材料でトレンチを充填することによって、第１の導電領
域が形成される。第１の導電領域は、トレンチ内で第１
のレベルまでエッチバックされる。その後、第１の導電
領域をエッチバックすることによって開かれたトレンチ
の部分の側壁上に絶縁層が形成され、第２の導電材料で
トレンチの残部を充填することによって第２の導電領域
が形成される。絶縁層及び前記第２の導電領域は、トレ
ンチ内で第２のレベルまでエッチバックされ、絶縁層及
び前記第２の導電領域をエッチバックすることによって
開かれたトレンチの部分にドープされていないアモルフ
ァスシリコン層が形成される。アモルファスシリコン層
はトレンチ内で第３のレベルまでエッチバックされる。
その後、アモルファスシリコン層の半導体基板との境界
部が再結晶化される。不純物がドープされた第１の導電
領域から再結晶化されたシリコン層を通して半導体基板
へ不純物を外方拡散することにより、シリコン層に接続
された埋設ストラップが半導体基板内に形成される。こ
の後、半導体基板の表面内でトレンチに隣接する領域
に、埋設ストラップに電気的に接続されるトランジスタ
のソース／ドレイン領域が形成される。
【０００９】上述の埋設ストラップの再結晶化を用いた
場合、例えば１０５０℃で少なくとも９０分間さらに加
熱することが許される。この付加的な加熱量は、トレン
チから過剰にドープ剤を外方拡散させずに適切な応力開
放アニールを行うために使用することができる。加え
て、ポリシリコンと単結晶シリコンとの境界部は、膨脹
した酸化物カラーの周囲の高応力領域から移動または後
退している。これによって、結晶欠陥の発生及びその半
導体基板への拡張が避けられる。
【００１０】
【発明の実施の形態】以下、本発明の実施例について、
図面を参照して説明する。図４（Ａ）乃至図７（Ｂ）
は、本発明の実施例である。図４（Ａ）に示すように、
埋設Ｎ型ウェル１００は、メモリセルアレイのために意
図されたＰウェルの下方にリンをイオン注入することに
よってＰ型半導体基板１０中に形成される。埋設Ｎ型ウ
ェルは、例えば、Ｎ型半導体基板にＰウェルをイオン注
入する等の別の方法、又はエピタキシによって形成する
ことも可能であり、本発明はこれに関しては制限されな
い。約０．２マイクロメータの窒化シリコン層１０２
は、例えば、半導体基板１０上の熱酸化で形成された
（例えば約１０ナノメータの）薄い酸化層１０１の表面
上に化学気相成長法によって形成される。酸化層１０１
及び窒化シリコン層１０２は、パターニング及びエッチ
ングされ、それによってトレンチ１０３をエッチングす
るためのマスクを形成する。トレンチ１０３は、異方性
エッチング処理を使用して図４（Ｂ）に示すように約８
マイクロメータの深さにエッチングされる。記憶ノード
トレンチ１０３がエッチングされた後、トレンチ１０３
の下部部分からヒ素を外方拡散することによってＮ+ 型
キャパシタ電極領域１０４が形成される。その後、窒素
酸化物（ＯＮ）記憶ノード誘電体（図示せず）がトレン
チ１０３中に形成される。誘電体が形成された後、Ｎ+
型多結晶シリコン等の不純物がドープされた第１の導電
材料でトレンチ１０３を充填することにより第１の導電
領域が形成される。充填工程は、例えばシラン又はジシ
ラン等の化学気相成長法を使用して実行される。その
後、Ｎ+ 型多結晶シリコンは、等方性エッチング処理を
使用してトレンチ１０３内で第１のレベルまでエッチバ
ックされ、それによって第１のトレンチ充填材料領域１
０５が形成される（図５（Ａ））。第１のトレンチ充填
材料領域１０５のレベルは半導体基板１０の表面の約
１．０マイクロメータ下方である。その後、図５（Ａ）
に示されているように、Ｎ+ 型多結晶シリコンをエッチ
バックすることによって開かれたトレンチ１０３の側壁
上に、ＬＰＣＶＤ又はＰＥＣＶＤ ＴＥＯＳを使用して
カラー酸化膜１０６が形成される。
【００１１】第２の導電領域が、トレンチの残部を第２
の導電材料で充填することによって形成される。第２の
導電材料は、例えばＮ+ 型多結晶シリコン又はドープさ
れていない多結晶シリコン等であり、化学気相成長法に
よって形成される。その後、第２の導電材料及びカラー
酸化膜１０６は、トレンチ１０３内で第２のレベルまで
エッチバックされ、それによって、図５（Ｂ）に示され
ているようにカラー酸化膜１０６によって半導体基板か
ら絶縁された第２のトレンチ充填材料領域１０７が形成
される。後続するプロセス工程において形成される埋設
ストラップの深さは、第２の導電材料及びカラー酸化膜
１０６の制御されたエッチバックによって定められる。
第２のトレンチ充填材料領域１０７は、半導体基板１０
の表面から下方に約０．１マイクロメータまでエッチバ
ックされる。その後、トレンチ１０３内の自然酸化膜が
除去される。特に、埋設ストラップ用の不純物が通って
連続的に外方拡散する第２のトレンチ充填材料領域１０
６の上部表面とトレンチ１０３の側壁上にある自然酸化
膜層が除去されることは重要である。この自然酸化膜の
除去は、例えば８５０℃以上の温度で水素雰囲気中で、
その場でプリベイクすることによって実行される。
【００１２】その後、カラー酸化膜１０６及び第２の導
電材料をエッチパックすることによって開かれたトレン
チ１０３の部分は、ドープされていないシリコンを例え
ば化学気相成長法を使用してアモルファス状に堆積する
ことによって充填される。アモルファスシリコンはドー
プされてもよいが、このシリコンは、以下に説明するよ
うに深いトレンチの充填材料領域中のドーパントに対す
る拡散障壁として働き、シリコンがドープされていない
場合、より効果的にこの機能が実行される。その後、ド
ープされていないアモルファスシリコンは、例えば、反
応性イオンエッチングを使用してエッチバックされ、図
６（Ａ）に示すように、第３のトレンチ充填材料領域１
０８が形成される。アモルファスシリコンは、埋設スト
ラップの許容された抵抗値及び凹部のエッチング制御能
力によって決定される約０．０５マイクロメータだけ半
導体基板１０の表面の下方にエッチバックされることが
好ましい。以下に説明するように、埋設ストラップの延
長部分として第３のトレンチ充填材料領域１０８を再結
晶化することは、ドープされていないシリコンがアモル
ファス状に堆積された場合に制御性よく達成することが
できる。この後、図６〈Ｂ）に示すように、浅いトレン
チ分離のための浅いトレンチ１１０を設けるために反応
性イオンエッチングが行われる。一般に、浅いトレンチ
分離は、個々のメモリセル装置間の干渉を防ぐためにそ
れらを分離するために使用される。従って、浅いトレン
チ１１０のような浅いトレンチは、隣接した深いトレン
チの配置の間に形成され、それによってそれらが独立し
て動作することを確実にする。
【００１３】その後、ドープされていないアモルファス
シリコン層１０８は、図７（Ａ）及びより詳細には図８
に示すように再結晶化される。再結晶化は、アモルファ
スシリコン層１０８が再結晶化され始めるが、ポリシリ
コンの自然生成が依然として阻止されるような温度で加
熱することにより行われる。典型的な再結晶化温度は約
５５０℃であり、再結晶化のための典型的な温度の範囲
は約５００℃乃至７００℃である。アモルファスシリコ
ンの再結晶化速度は、指数関数的に温度に依存する。す
なわち、温度が低ければ、処理時間は長くなる。
【００１４】再結晶化される領域の伸びは、アモルファ
スシリコン層１０８の深さによって決定される。再結晶
化は、アモルファスシリコン層１０８と基板との境界部
と、第２の導電領域１０７とアモルファスシリコン層１
０８との境界部とで同時に開始するので、欠陥のない単
結晶領域が図８の網目線の領域において形成される。図
８の多数の点で表した領域は、ポリシリコンの粒状組織
を含んでいる。これらの２つの領域の間の斜線は、再結
晶領域の前面とポリシリコン領域の前面とが合う境界面
を示している。単結晶シリコン基板は再結晶のための種
となるので、基板とアモルファスシリコン層１０８との
間の自然酸化膜及び第２の導電領域１０７とアモルファ
スシリコン層１０８との間の自然酸化膜は許容できな
い。それ故に上記のように、アモルファスシリコンの堆
積に先行してその場で自然発生酸化物を除去することは
重要である。
【００１５】第１の酸化プロセスが行われる前にシリコ
ン層１０７を再結晶化することは重要である。この場合
においてのみ、膨脹したカラー酸化膜の周囲の高応力領
域から多結晶／単結晶シリコンの境界部が移動される。
例えば、後続する浅いトレンチ分離領域（ＳＴＩ）の酸
化工程に先行して、ウエハを例えば５５０℃の炉中に置
き、数分間（例えば１０分間）窒素雰囲気中でこの温度
を維持して再結晶を行う場合、再結晶化の工程は製造プ
ロセス中に容易に組入れることができる。上述のよう
に、再結晶化時間は、指数関数的に温度に依存する。再
結晶化時間はまた、アモルファスに堆積されたシリコン
の品質にも依存する。
【００１６】その後、浅いトレンチ１１０は、隣接した
トレンチ構造からの分離を確実にするために充填され
る。例えば、図７（Ｂ）に関して、酸化物ライニング１
２０は、シリコン層１０７及び浅いトレンチ１１０の内
部表面上に形成される。その後、窒化物ライニング１２
２が酸化物ライニング１２０の上に形成される。酸化物
ライニング１２０及び窒化物ライニング１２２は、オキ
シダントからカラー酸化膜１０６を分離するのに役立
ち、それによって、転位及び応力を抑制する。最終的
に、浅いトレンチ１１０は、従来技術において知られて
いる技術に従って充填される。例えば、酸化物１２４が
浅いトレンチ１１０中に充填するために堆積される。
【００１７】本明細書で参照文献とされている米国特許
出願第08/351,161号“Shallow Trench Isolation with
Deep Trench Cap ”に記載されている技術等の、浅いト
レンチを分離する別の技術を使用することもできる。
【００１８】ＤＲＡＭ製造プロセス全体に亘り、トレン
チ内の導電領域からの不純物が外方拡散されてストラッ
プ部分１２６が形成される。上述の再結晶化工程のため
に、加熱量に余裕が生じ、それによって、トランスファ
ーゲートの特性または隣接したメモリセルに影響を及ぼ
す外方拡散なしで応力解放アニールを行うことができ
る。これらの応力解放アニールは、（例えば、犠牲ゲー
ト酸化膜、ゲート酸化膜等の）基板に応力を発生させる
酸化工程の後に、またはイオン注入の後に実行されるの
が好ましい。さらに、多結晶／単結晶シリコンの境界部
がカラー酸化膜の周囲の高応力領域から離されるので、
結晶欠陥が基板中に発生及び拡張することが減少され
る。
【００１９】その後、ゲート絶縁体がプレーナ表面上に
形成され、ゲート電極を形成するためにゲート材料が堆
積及びパターニングされる。ゲート電極をマスクとして
使用して、ソース及びドレイン領域がイオン注入によっ
て形成される。従って、トレンチキャパシタに結合され
たトランスファーゲートが実現される。装置間の配線及
び出力端子に対するメタライゼーションは、従来技術に
おいて知られている技術を使用して行われる。
【００２０】本発明によれば、埋設ストラップが外方拡
散される前に、深いトレンチキャパシタのポリシリコン
充填材料領域と半導体基板との間で拡散を制限する相互
接続を生じさせる、簡単でプロセスと両立する方法が提
供されている。この相互接続は、深いトレンチの充填材
料領域の上部部分の再結晶化を制御することによって形
成された、定められた幅のドープされていない単結晶シ
リコンで構成されている。それにより、その後に許容さ
れる加熱量が増え、深いトレンチ及び埋設ストラップを
有するＤＲＡＭセルの製造プロセスにおいて適切な応力
解放アニールを行うことを可能にする。
【００２１】ポリシリコントレンチ充填材料領域と結晶
化された基板との境界部が上部カラー酸化膜の周囲の高
応力領域から離れてトレンチ充填材料領域に向けて後退
しているので、シリコン基板において欠陥が拡張して発
生することが避けられる。｛１１１｝結晶面に位置する
積層欠陥または双晶等の幾つかの欠陥が再結晶化された
部分において発生した場合でも、それらは幾何学的な理
由のために実質的にそこに限定され、基板中にまで拡張
することはない。特に、図９（Ａ）を参照すると、積層
欠陥及び転位は、主に単結晶シリコンにおける（１１
１）結晶面上、すなわち、基板表面に関して約５５°傾
斜して位置している。欠陥が発生するポリシリコンと単
結晶シリコンとの境界面が後退している場合、この境界
部において生じる欠陥が基板に拡張する可能性は少なく
なる。第３の深いトレンチ充填材料領域内に制限された
欠陥は、電気接合部と交差することはなく、それ故にリ
ークの原因とならない。
【００２２】図９（Ｂ）を参照すると、再結晶化によっ
て境界部が後退されない場合、生じる欠陥は必ず基板に
拡張する。従って、トレンチ充填材科領域の上部部分を
制御して再結晶化することによって、膨脹した酸化物カ
ラーの後方に単結晶／多結晶境界部を後退させ、それに
よって、結晶欠陥の発生及び拡張が基板に及ぶのを避
け、一方、同時に制限された熱集中に関する問題を解決
する。埋設ストラップの再結晶化によって得られた付加
的な熱量は、図１０（Ａ）及び（Ｂ）から分かる。埋設
ストラップの外方拡散は、２つの場合に対してシミュレ
ートされる。第１のトレンチ充填材料領域は、Ａｓが５
×１０19ｃｍ‐2ドープされていると仮定し、第２及び
第３のトレンチ充填材科領域は、ドープされていないと
仮定する。トレンチの周囲のｐウェルドープは、Ｂが２
×１０17ｃｍ‐2である。図１０（Ａ）において、再結
晶化された埋設ストラップを有するトレンチが示されて
いる、シミュレーションは、応力解放アニールを含んで
いない製造プロセスにおける加熱量と、例えば、１０５
０℃で９０分間の応力解放を行うための付加的な加熱量
とを合わせたものに基づいている。勿論、１０５０℃で
９０分間というのは、単に本発明に従って得られる付加
的な加熱量の一例にすぎない。Ｄｔの積（Ｄ＝ドープ剤
を外方拡散する温度依存の拡散係数、ｔ＝拡散時間）に
よって、低温であると時間が長くなり、高温であると時
間が短くなる。図１０（Ａ）に見られるように、外方拡
散された埋設ストラップはソース／ドレイン領域と重な
り、それによって良好な接触が保証される。埋設ストラ
ップのＰウェルに対する接合幅は０．１マイクロメータ
であり、それによって伝送装置の特性には影響がない。
さらに、近隣のセルの埋設ストラップにリークすること
もない。
【００２３】図１０（Ｂ）に、図１０（Ａ）と同一の構
造であり、加熱量も同じであるが、埋設ストラップの再
結晶化がない構造が示されている。埋設ストラップが約
０．１５マイクロメータ外方拡散することによって、伝
送装置の特性は既に影響を受けている。この構造におい
て、トレンチにトランスファーゲートを完全にオーバレ
イ配置することが仮定されている。しかしながら、トレ
ンチに対するトランスファーゲートのオーバレイが完全
な配置位置からその最大許容誤差値０．１マイクロメー
タまでずれている場合、外方拡散された埋設ストラップ
はトランスファーゲートの下に到達する。装置の電気的
特性は強く影響を受ける。近隣のセルの埋設ストラップ
を介したセル間のリークの可能性もまた、埋設ストラッ
プを再結晶化しない場合よりも高くなる。
【００２４】シミュレーションによって、埋設ストラッ
プを再結晶化することによって製造プロセスにおける加
熱量をより高くすることができることが明白になる。第
３のトレンチ充填材料領域を制御的に再結晶化すること
によって得られる、例えば少なくとも１０５０℃で９０
分間の付加的な加熱量は、トレンチから過剰にドープ剤
を外方拡散せずに適切に応力解放アニールを行うために
使用されることができる。
【００２５】本発明は添付された図面に関連して詳細に
説明されてきたが、本発明は特許請求の範囲によっての
み技術的範囲が制限される。さらに、本明細書において
引用されたいずれの文献も、本発明の開示に不可欠な主
題に関して参照として組合わされるように解釈されるべ
きである。
【００２６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、加熱量の制限を緩和することができ、イオン注入の
ダメージを回復できるとともに、半導体内の応力を解放
して結晶欠陥の発生を防止することが可能であり、しか
も、リークを防止可能な半導体メモリ装置とその方法を
提供できる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭメモリセルの回路図。
【図２】自己整合埋設ストラップを有するＤＲＡＭセル
を示すものであり、同図（Ａ）は平面図、同図（Ｂ）は
断面図。
【図３】埋設ストラップの形成後の酸化プロセスによる
カラー酸化膜７１の拡張を示した断面図。
【図４】本発明による半導体装置の製造工程を示す断面
図。
【図５】図４に続く半導体装置の製造工程を示す断面
図。
【図６】図５に続く半導体装置の製造工程を示す断面
図。
【図７】図６に続く半導体装置の製造工程を示す断面
図。
【図８】ドープされていないアモルファスシリコン層の
再結晶化を詳細に示した図。
【図９】トレンチ充填材料領域内に閉じ込められた欠陥
及び基板中に伸びた欠陥をそれぞれ示す断面図。
【図１０】本発明の方法によって形成された埋設ストラ
ップと、従来技術の方法によって形成された埋設ストラ
ップとをそれぞれ示す断面図。
【符号の説明】
１０…半導体基板、 １０５…第１の導電領域、 １０６…絶縁層、 １０７…第２の導電領域、 １０８…アモルファスシリコン層。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 390009531 インターナショナル・ビジネス・マシー ンズ・コーポレ−ション ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩ ＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲ ＰＯＲＡＴＩＯＮ アメリカ合衆国10504、ニューヨーク州 アーモンク （番地なし) (73)特許権者 000003078 株式会社東芝 神奈川県川崎市幸区堀川町72番地 (72)発明者 エルウィン・ハマール アメリカ合衆国、ニューヨーク州 12582、ストームビル、サニー・レーン 109 (72)発明者 ジャック・エー・マンデルマン アメリカ合衆国、ニューヨーク州 12582、ストームビル、ジャミー・レー ン ５ (72)発明者 ハーバート・エル・ホ アメリカ合衆国、ニューヨーク州 10992、ワシントンビル、バーネット・ ウェイ ７ (72)発明者 塩澤 順一 アメリカ合衆国、ニューヨーク州 12590、ワッピンガース・フォールス、 タウン・ビュー・ドライブ 23 (72)発明者 ラインハルト・ヨハネス・ステングル アメリカ合衆国、ニューヨーク州 12590、ワッピンガース・フォールス、 イー・シャーウッド・フォーレスト 57 (56)参考文献 特開 平２−260655（ＪＰ，Ａ) 特開 平３−85761（ＪＰ，Ａ) 特開 平３−212973（ＪＰ，Ａ) 特開 平６−104390（ＪＰ，Ａ) 特開 平６−326269（ＪＰ，Ａ) 特開 平８−88331（ＪＰ，Ａ) 特開 平８−171273（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板にトレンチを形成し、 前記トレンチを不純物がドープされた第１の導電材料で
    充填することによって、第１の導電領域を形成し、 前記第１の導電領域を前記トレンチ内で第１のレベルま
    でエッチバックし、 前記第１の導電領域をエッチバックすることによって開
    かれた前記トレンチの部分の側壁上に絶縁層を形成し、 前記トレンチの残部を第２の導電材料で充填することに
    よって第２の導電領域を形成し、 前記絶縁層及び前記第２の導電領域を前記トレンチ内で
    第２のレベルまでエッチバックし、 前記絶縁層及び前記第２の導電領域をエッチバックする
    ことによって開かれた前記トレンチの一部分にドープさ
    れていないアモルファスシリコン層を形成し、 前記アモルファスシリコン層を前記トレンチ内で第３の
    レベルまでエッチバックし、 前記アモルファスシリコン層の前記半導体基板との境界
    部を再結晶化し、 前記不純物がドープされた第１の導電領域から前記再結
    晶化されたシリコン層を通して前記半導体基板へ不純物
    を外方拡散することにより、前記シリコン層に接続され
    た埋設ストラップを前記半導体基板内に形成し、 前記半導体基板の表面内で前記トレンチに隣接する領域
    に、前記埋設ストラップに電気的に接続されるトランジ
    スタのソース／ドレイン領域を形成する ステップを具備
    することを特徴とする半導体メモリ装置の製造方法。
  2. 【請求項２】 前記アモルファスシリコン層は、窒素雰
    囲気中において約５５０℃で熱処理することによって再
    結晶化されることを特徴とする請求項１記載の半導体メ
    モリ装置の製造方法。
  3. 【請求項３】 自然酸化膜は、前記アモルファスシリコ
    ン層を形成するステップに先行して前記絶縁層及び前記
    第２の導電領域をエッチバックすることによって開かれ
    た前記トレンチの部分から除去されることを特徴とする
    請求項１記載の半導体メモリ装置の製造方法。
  4. 【請求項４】 前記不純物がドープされた第１の導電材
    料はＮ＋ポリシリコンであることを特徴とする請求項１
    記載の半導体メモリ装置の製造方法。
  5. 【請求項５】 前記第２の導電領域を形成するステップ
    において、不純物でドープされた第２の導電材料で前記
    トレンチの残部を充填することによって不純物でドープ
    された前記第２の導電領域を形成することを特徴とする
    請求項１記載の半導体メモリ装置の製造方法。
  6. 【請求項６】前記不純物がドープされた前記第２の導電
    材料は、Ｎ＋ポリシリコンであることを特徴とする請求
    項５記載の半導体メモリ装置の製造方法。
  7. 【請求項７】 半導体基板にトレンチを形成し、 不純物がドープされた第１の導電材料で前記トレンチを
    充填することによって、第１の導電領域を形成し、 前記第１の導電領域を前記トレンチ内で第１のレベルま
    でエッチバックし、 前記第１の導電領域をエッチバックすることによって開
    かれた前記トレンチの一部分の側壁上に絶縁層を形成
    し、 第２の導電材料で前記トレンチの残部を充填することに
    よって第２の導電領域を形成し、 前記絶縁層と前記第２の導電領域を前記トレンチ内で第
    ２のレベルまでエッチバックし、 前記絶縁層及び前記第２の導電領域をエッチバックする
    ことによって開かれた前記トレンチの一部分にアモルフ
    ァスシリコン層を形成し、 前記アモルファスシリコン層の前記半導体基板との境界
    部及び前記第２の導電領域との境界部分の一部を再結晶
    化し、 前記不純物がドープされた第１の導電領域から前記第２
    の導電領域及び前記再結晶化されたシリコン層を通して
    前記半導体基板に不純物を外方拡散することにより、前
    記シリコン層に接続された埋設ストラップを前記半導体
    基板内に形成するステップを具備することを特徴とする
    半導体メモリ装置の製造方法。
  8. 【請求項８】 前記アモルファスシリコン層は、窒素雰
    囲気中において約５５０℃で熱処理することによって再
    結品化されることを特徴とする請求項７記載の半導体メ
    モリ装置の製造方法。
  9. 【請求項９】 自然酸化膜は、前記アモルファスシリコ
    ン層を形成するステップに先行して前記絶縁層及び前記
    第２の導電領域をエッチバックすることによって開かれ
    た前記トレンチの部分から取除かれることを特徴とする
    請求項７記載の半導体メモリ装置の製造方法。
  10. 【請求項１０】 前記不純物でドープされた第１の導電
    材料はＮ＋ポリシリコンであることを特徴とする請求項
    ７記載の半導体メモリ装置の製造方法。
  11. 【請求項１１】 前記第２の導電領域を形成するステッ
    プにおいて、前記トレンチの残部を不純物でドープされ
    た第２の導電材料で充填することによって不純物でドー
    プされた第２の導電領域を形成することを特徴とする請
    求項７記載の半導体メモリ装置の製造方法。
  12. 【請求項１２】 前記不純物でドープされた第２の導電
    材料は、Ｎ＋ポリシリコンであることを特徴とする請求
    項７記載の半導体メモリ装置の製造方法。
  13. 【請求項１３】 半導体基板にトレンチを形成し、 前記トレンチを不純物がドープされた導電材料で充填す
    ることによって前記トレンチ中に導電領域を形成し、 前記導電領域の少なくとも上部部分を絶縁層によって前
    記半導体基板から絶縁し、 前記導電領域及び前記絶縁層は前記トレンチの所定のレ
    ベルまでエッチバックされ、 前記導電領域及び前記絶縁層をエッチバックすることに
    よって開かれた前記トレンチの一部分にアモルファスの
    ドープされていないシリコン層を形成し、 アモルファスのドープされていないシリコン層の前記半
    導体基板との境界部及び前記導電領域との境界部分の一
    部を再結晶化し、 前記不純物がドープされた前記導電領域から前記再結晶
    化されたシリコン層を介して前記半導体基板へ不純物を
    外方拡散し、前記シリコン層と接続された埋設ストラッ
    プを前記半導体基板内に形成し、前記半導体基板の表面で前記トレンチに隣接する領域
    に、前記埋設ストラップ に電気的に接続されるトランジ
    スタのソース／ドレイン領域を形成する ステップを具備
    することを特徴とする半導体メモリ装置の製造方法。
  14. 【請求項１４】 さらに、アモルファスのドープされて
    いないシリコン層を形成するステップに先行して前記導
    電領域及び前記絶縁層をエッチバックすることによって
    開かれた前記トレンチの一部分における自然酸化膜を取
    除くステップを具備することを特徴とする請求項１３記
    載の半導体メモリ装置の製造方法。
  15. 【請求項１５】 アモルファスのドープされていないシ
    リコン層は、窒素雰囲気中で約５５０℃で加熱すること
    によって再結晶化されることを特徴とする請求項１３記
    載の半導体メモリ装置の製造方法。
  16. 【請求項１６】 半導体基板と、 前記半導体基板に形成されたトレンチと、 前記トレンチ内に半導体基板から絶縁して設けられたキ
    ャパシタを形成する導電材料と、 前記半導体基板の表面内に形成されたソース／ドレイン
    領域と、前記ソース／ドレイン領域の間のチャンネル領
    域から絶縁して設けられた制御ゲートとを有するトラン
    スファーゲートと、前記ソース／ドレイン領域の一方と前記トレンチとの相
    互間に位置する前記半導体基板内に設けられ、前記ソー
    ス／ドレイン領域の一方に電気的に接続された埋設スト
    ラップと、 前記トレンチ内の前記導電材料上に設けられたアモルフ
    ァスシリコン層と、 前記埋設ストラップと前記導電材料との相互間に位置す
    る前記アモルファスシリコン層が再結晶化されて形成さ
    れ、前記埋設ストラップと前記導電材料とを接続する接
    続領域と を具備することを特徴とする半導体メモリ装
    置。
JP08076252A 1995-03-29 1996-03-29 半導体メモリ装置とその製造方法 Expired - Fee Related JP3078223B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US412442 1995-03-29
US08/412,442 US5543348A (en) 1995-03-29 1995-03-29 Controlled recrystallization of buried strap in a semiconductor memory device

Publications (2)

Publication Number Publication Date
JPH0992799A JPH0992799A (ja) 1997-04-04
JP3078223B2 true JP3078223B2 (ja) 2000-08-21

Family

ID=23632996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08076252A Expired - Fee Related JP3078223B2 (ja) 1995-03-29 1996-03-29 半導体メモリ装置とその製造方法

Country Status (5)

Country Link
US (2) US5543348A (ja)
EP (1) EP0739033A3 (ja)
JP (1) JP3078223B2 (ja)
KR (1) KR100202278B1 (ja)
TW (1) TW290724B (ja)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6328794B1 (en) * 1993-06-26 2001-12-11 International Business Machines Corporation Method of controlling stress in a film
US5827765A (en) * 1996-02-22 1998-10-27 Siemens Aktiengesellschaft Buried-strap formation in a dram trench capacitor
US5939333A (en) * 1996-05-30 1999-08-17 Micron Technology, Inc. Silicon nitride deposition method
KR100269289B1 (ko) * 1997-02-19 2000-10-16 윤종용 실리콘막의결정화방법
US6025224A (en) * 1997-03-31 2000-02-15 Siemens Aktiengesellschaft Device with asymmetrical channel dopant profile
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
JP3132435B2 (ja) 1997-09-22 2001-02-05 日本電気株式会社 半導体装置の製造方法
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6583457B1 (en) 1997-10-28 2003-06-24 Micron Technology, Inc. Recessed container cells and method of forming the same
US5963814A (en) * 1997-10-28 1999-10-05 Micron Technology, Inc. Method of forming recessed container cells by wet etching conductive layer and dissimilar layer formed over conductive layer
DE19752968C1 (de) * 1997-11-28 1999-06-24 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6066566A (en) * 1998-01-28 2000-05-23 International Business Machines Corporation High selectivity collar oxide etch processes
TW471164B (en) * 1998-06-02 2002-01-01 Ibm Deep trench-based storage capacitor and method of fabricating
US6828191B1 (en) 1998-06-15 2004-12-07 Siemens Aktiengesellschaft Trench capacitor with an insulation collar and method for producing a trench capacitor
EP0971414A1 (de) * 1998-06-15 2000-01-12 Siemens Aktiengesellschaft Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
JP3231020B2 (ja) * 1998-08-06 2001-11-19 株式会社東芝 半導体装置
US6110792A (en) * 1998-08-19 2000-08-29 International Business Machines Corporation Method for making DRAM capacitor strap
GB2341483B (en) * 1998-09-11 2003-10-01 Siemens Plc Improved process for dram cell production
US6222218B1 (en) * 1998-09-14 2001-04-24 International Business Machines Corporation DRAM trench
DE19843641A1 (de) * 1998-09-23 2000-04-20 Siemens Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
JP4021593B2 (ja) 1998-09-25 2007-12-12 株式会社東芝 半導体装置およびその製造方法
US6194736B1 (en) * 1998-12-17 2001-02-27 International Business Machines Corporation Quantum conductive recrystallization barrier layers
US6333531B1 (en) 1999-01-29 2001-12-25 International Business Machines Corporation Dopant control of semiconductor devices
US6331459B1 (en) * 1999-02-18 2001-12-18 Infineon Technologies Ag Use of dummy poly spacers and divot fill techniques for DT-aligned processing after STI formation for advanced deep trench capacitor DRAM
US6140175A (en) * 1999-03-03 2000-10-31 International Business Machines Corporation Self-aligned deep trench DRAM array device
DE19911149C1 (de) * 1999-03-12 2000-05-18 Siemens Ag Integrierte Schaltungsanordnung, die eine in einem Substrat vergrabene leitende Struktur umfaßt, die mit einem Gebiet des Substrats elektrisch verbunden ist, und Verfahren zu deren Herstellung
US6204140B1 (en) * 1999-03-24 2001-03-20 Infineon Technologies North America Corp. Dynamic random access memory
US6190971B1 (en) * 1999-05-13 2001-02-20 International Business Machines Corporation Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
US6440794B1 (en) 1999-05-28 2002-08-27 International Business Machines Corporation Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique
US6229173B1 (en) * 1999-06-23 2001-05-08 International Business Machines Corporation Hybrid 5F2 cell layout for buried surface strap aligned to vertical transistor
TW483152B (en) * 1999-07-01 2002-04-11 Ibm Improved methods of forming the buried strap and its quantum barrier in deep trench cell capacitors
US6320215B1 (en) 1999-07-22 2001-11-20 International Business Machines Corporation Crystal-axis-aligned vertical side wall device
US6380575B1 (en) 1999-08-31 2002-04-30 International Business Machines Corporation DRAM trench cell
DE19944011B4 (de) * 1999-09-14 2007-10-18 Infineon Technologies Ag Verfahren zur Bildung mindestens zweier Speicherzellen eines Halbleiterspeichers
US6372573B2 (en) 1999-10-26 2002-04-16 Kabushiki Kaisha Toshiba Self-aligned trench capacitor capping process for high density DRAM cells
US6339228B1 (en) * 1999-10-27 2002-01-15 International Business Machines Corporation DRAM cell buried strap leakage measurement structure and method
DE19957123B4 (de) * 1999-11-26 2006-11-16 Infineon Technologies Ag Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher
US6150670A (en) 1999-11-30 2000-11-21 International Business Machines Corporation Process for fabricating a uniform gate oxide of a vertical transistor
US6365512B1 (en) 2000-06-21 2002-04-02 Infineon Technologies Ag Method and apparatus for a direct buried strap for same level contact interconnections for semiconductor devices
US6417063B1 (en) 2000-06-22 2002-07-09 Infineon Technologies Richmond, Lp Folded deep trench capacitor and method
US6369419B1 (en) 2000-06-23 2002-04-09 International Business Machines Corporation Self-aligned near surface strap for high density trench DRAMS
US6503798B1 (en) 2000-06-30 2003-01-07 International Business Machines Corporation Low resistance strap for high density trench DRAMS
US6774426B2 (en) 2000-12-19 2004-08-10 Micron Technology, Inc. Flash cell with trench source-line connection
FR2819637B1 (fr) * 2001-01-12 2003-05-30 St Microelectronics Sa Circuit integre comportant un dispositif semiconducteur de type photodiode, et procede de fabrication
FR2819636B1 (fr) * 2001-01-12 2003-09-26 St Microelectronics Sa Circuit integre comportant un point memoire de type dram, et procede de fabrication
TW507365B (en) * 2001-03-09 2002-10-21 Nanya Technology Corp Method for treating surface of sidewall of deep trench
EP1366517A2 (de) 2001-03-09 2003-12-03 Infineon Technologies AG Halbleiterspeicherzelle mit grabenkondensator und verfahren zu ihrer herstellung
US6518118B2 (en) 2001-03-15 2003-02-11 International Business Machines Corporation Structure and process for buried bitline and single sided buried conductor formation
US6653678B2 (en) * 2001-07-13 2003-11-25 International Business Machines Corporation Reduction of polysilicon stress in trench capacitors
US6501117B1 (en) * 2001-11-05 2002-12-31 International Business Machines Corporation Static self-refreshing DRAM structure and operating mode
US6624031B2 (en) * 2001-11-20 2003-09-23 International Business Machines Corporation Test structure and methodology for semiconductor stress-induced defects and antifuse based on same test structure
US20030107111A1 (en) * 2001-12-10 2003-06-12 International Business Machines Corporation A 3-d microelectronic structure including a vertical thermal nitride mask
DE10208774B4 (de) * 2002-02-28 2005-09-15 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle
DE10210434B4 (de) 2002-03-09 2007-12-27 Infineon Technologies Ag Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens
US6620677B1 (en) * 2002-05-31 2003-09-16 Infineon Technologies Ag Support liner for isolation trench height control in vertical DRAM processing
US6635526B1 (en) 2002-06-07 2003-10-21 Infineon Technologies Ag Structure and method for dual work function logic devices in vertical DRAM process
US6936512B2 (en) * 2002-09-27 2005-08-30 International Business Machines Corporation Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric
TW587305B (en) * 2003-05-30 2004-05-11 Nanya Technology Corp A method for controlling the upper width of a trench
DE10334547B4 (de) * 2003-07-29 2006-07-27 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist
US7232719B2 (en) * 2005-03-28 2007-06-19 Promos Technologies Inc. Memories having a charge storage node at least partially located in a trench in a semiconductor substrate and electrically coupled to a source/drain region formed in the substrate
US7153738B2 (en) * 2005-05-19 2006-12-26 International Business Machines Corporation Method for making a trench memory cell
TW200820433A (en) * 2006-10-23 2008-05-01 Promos Technologies Inc Method for preparing a trench capacitor structure
US8318574B2 (en) 2010-07-30 2012-11-27 International Business Machines Corporation SOI trench DRAM structure with backside strap
US8492811B2 (en) 2010-09-20 2013-07-23 International Business Machines Corporation Self-aligned strap for embedded capacitor and replacement gate devices

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4509990A (en) * 1982-11-15 1985-04-09 Hughes Aircraft Company Solid phase epitaxy and regrowth process with controlled defect density profiling for heteroepitaxial semiconductor on insulator composite substrates
US4444620A (en) * 1983-09-12 1984-04-24 Bell Telephone Laboratories, Incorporated Growth of oriented single crystal semiconductor on insulator
JPS60117613A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置の製造方法
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
DE3671124D1 (de) * 1985-02-13 1990-06-13 Toshiba Kawasaki Kk Halbleiterspeicherzelle.
US4659392A (en) * 1985-03-21 1987-04-21 Hughes Aircraft Company Selective area double epitaxial process for fabricating silicon-on-insulator structures for use with MOS devices and integrated circuits
US4820652A (en) * 1985-12-11 1989-04-11 Sony Corporation Manufacturing process and structure of semiconductor memory devices
US4849371A (en) * 1986-12-22 1989-07-18 Motorola Inc. Monocrystalline semiconductor buried layers for electrical contacts to semiconductor devices
JPS63184360A (ja) * 1987-01-27 1988-07-29 Oki Electric Ind Co Ltd 半導体記憶装置とその製造方法
US4753895A (en) * 1987-02-24 1988-06-28 Hughes Aircraft Company Method of forming low leakage CMOS device on insulating substrate
US4816893A (en) * 1987-02-24 1989-03-28 Hughes Aircraft Company Low leakage CMOS/insulator substrate devices and method of forming the same
US4916524A (en) * 1987-03-16 1990-04-10 Texas Instruments Incorporated Dram cell and method
EP0283964B1 (en) * 1987-03-20 1994-09-28 Nec Corporation Dynamic random access memory device having a plurality of improved one-transistor type memory cells
US4826300A (en) * 1987-07-30 1989-05-02 Hughes Aircraft Company Silicon-on-sapphire liquid crystal light valve and method
JPS6445166A (en) * 1987-08-14 1989-02-17 Toshiba Corp Manufacture of semiconductor device
US4942554A (en) * 1987-11-26 1990-07-17 Siemens Aktiengesellschaft Three-dimensional, one-transistor cell arrangement for dynamic semiconductor memories comprising trench capacitor and method for manufacturing same
US4910709A (en) * 1988-08-10 1990-03-20 International Business Machines Corporation Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell
US4915746A (en) * 1988-08-15 1990-04-10 Welsch Gerhard E Method of forming high temperature barriers in structural metals to make such metals creep resistant at high homologous temperatures
JPH02246267A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置の製造方法
US5138420A (en) * 1989-11-24 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having first and second type field effect transistors separated by a barrier
US4988637A (en) * 1990-06-29 1991-01-29 International Business Machines Corp. Method for fabricating a mesa transistor-trench capacitor memory cell structure
US5214603A (en) * 1991-08-05 1993-05-25 International Business Machines Corporation Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
US5192703A (en) * 1991-10-31 1993-03-09 Micron Technology, Inc. Method of making tungsten contact core stack capacitor
US5262662A (en) * 1991-10-31 1993-11-16 Micron Technology, Inc. Storage node capacitor having tungsten and etched tin storage node capacitor plate
US5168073A (en) * 1991-10-31 1992-12-01 Micron Technology, Inc. Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
US5185294A (en) * 1991-11-22 1993-02-09 International Business Machines Corporation Boron out-diffused surface strap process
JPH0799771B2 (ja) * 1992-06-26 1995-10-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 皮膜中の応力を制御する方法
US5308783A (en) * 1992-12-16 1994-05-03 Siemens Aktiengesellschaft Process for the manufacture of a high density cell array of gain memory cells
US5312768A (en) * 1993-03-09 1994-05-17 Micron Technology, Inc. Integrated process for fabricating raised, source/drain, short-channel transistors
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
US5376566A (en) * 1993-11-12 1994-12-27 Micron Semiconductor, Inc. N-channel field effect transistor having an oblique arsenic implant for lowered series resistance
US5389559A (en) * 1993-12-02 1995-02-14 International Business Machines Corporation Method of forming integrated interconnect for very high density DRAMs
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5413950A (en) * 1994-04-22 1995-05-09 United Microelectronics Corporation Method of forming a DRAM stacked capacitor cell
US5380673A (en) * 1994-05-06 1995-01-10 United Microelectronics Corporation Dram capacitor structure

Also Published As

Publication number Publication date
US5670805A (en) 1997-09-23
EP0739033A3 (en) 2000-01-12
KR100202278B1 (ko) 1999-06-15
US5543348A (en) 1996-08-06
JPH0992799A (ja) 1997-04-04
TW290724B (ja) 1996-11-11
EP0739033A2 (en) 1996-10-23

Similar Documents

Publication Publication Date Title
JP3078223B2 (ja) 半導体メモリ装置とその製造方法
TW396498B (en) A DRAM cell and a method of fabricating an electrical connection between a trench storage capacitor and an access transistor in a DRAM cell
US5909044A (en) Process for forming a high density semiconductor device
US6091117A (en) Field effect transistor having elevated source and drain regions and methods of manufacturing the same
US5945704A (en) Trench capacitor with epi buried layer
US8552487B2 (en) SOI trench DRAM structure with backside strap
US7511340B2 (en) Semiconductor devices having gate structures and contact pads that are lower than the gate structures
JP2000156482A (ja) 半導体メモリ装置及びその製造方法
JP2001525998A (ja) 集積回路とその素子と製造方法
JP2002222873A (ja) 改良たて型ｍｏｓｆｅｔ
US5792685A (en) Three-dimensional device layout having a trench capacitor
US5893735A (en) Three-dimensional device layout with sub-groundrule features
US7528035B2 (en) Vertical trench memory cell with insulating ring
KR20040012350A (ko) Ｄｒａｍ 반도체 소자 및 그 제조방법
US5923971A (en) Reliable low resistance strap for trench storage DRAM cell using selective epitaxy
JP3231020B2 (ja) 半導体装置
EP0905750B1 (en) Reliable polycide gate stack with reduced sheet resistance
US6638815B1 (en) Formation of self-aligned vertical connector
US7122855B2 (en) Semiconductor memory device and method of manufacturing the same
US20020163842A1 (en) Dram cell configuration and method for fabricating the dram cell configuration
US20010042880A1 (en) Dram cell with active area reclaim
JPH11284150A (ja) 単結晶シリコン領域と多結晶シリコン構造体を有する半導体装置および単結晶シリコン領域と多結晶シリコン構造体との間のコンタクトを生成する方法
JP2005294517A (ja) 半導体装置およびその製造方法
KR890003215B1 (ko) 디램셀의 제조방법
JP3321390B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090616

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090616

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees