JPH04369839A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速動作および高集
積化が可能なバイポーラ型半導体集積回路装置の製造方
法に適用可能な半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置の用途として、特に
高速動作を必要とする分野では、一般にＥＣＬ／ＣＭＬ
系のバイポーラ型半導体集積回路装置が用いられる。Ｅ
ＣＬ／ＣＭＬ系回路装置において、論理振幅を一定とし
た場合には、回路装置を構成する素子や配線の寄生容量
及びトランジスタのベース抵抗ならびに電流利得帯域幅
積によって回路の動作速度が決定される。

【０００３】寄生容量を低減させる手段として、特に動
作速度への寄与が大きいトランジスタのベース・コレク
タ間接合容量を低減するために、多結晶シリコンを用い
てベース電極を素子領域の外部に引き出し、ベース面積
を縮小する方法がある。また、多結晶シリコン抵抗及び
金属配線を厚い分離酸化膜上に形成して配線容量を低減
する方法が一般に採用される。

【０００４】一方、ベース抵抗も低減する必要がある。 これには、不活性ベース層を低抵抗化すると共に可能な
限りエミッタに近接させ、また、エミッタ幅を細くして
エミッタ直下の活性ベース層の抵抗を減少させることが
考えられる。

【０００５】また、電流利得帯域幅積は大きくすること
が必要である。これに対しては、エミッタ接合及びベー
ス接合を浅接合化すると共に、コレクタのエピタキシャ
ル層を薄くすることが有効である。

【０００６】これらの事項を実現することを目的として
提案された従来技術として、同発明者が開発した製造方
法を図６および図７を参照して説明する。まず図６（Ａ
）のように、Ｎ＋　型埋込層２０１と素子分離用酸化膜
２０２を形成した基板２０３上に窒化シリコン膜２０４
を形成する。そして、この窒化シリコン膜２０４のパタ
ーン２０４ａ，２０４ｂを基板２０３の素子形成領域２
０３ａ上の中央部およびコレクタ取出し領域２０３ｂ上
の全体に形成し（図６（Ｂ））、この窒化膜パターン２
０４ａ，２０４ｂをイオン注入のマスクとして酸素をイ
オン注入することにより、素子形成領域中２０３ａ中に
シリコン酸化膜２０５を形成する（図６（Ｃ）。

【０００７】次に、シリコン酸化膜２０５上の単結晶領
域（素子形成領域２０３ａ）から選択エピタキシャル成
長を行い、図６（Ｄ）のように選択エピタキシャル成長
層２０６を形成する。この時、窒化シリコン膜パターン
２０４ａ上で横方向へ成長する左右の選択エピタキシャ
ル成長層２０６が互いに接触することのないようにする
。この左右の成長層２０６間の間隔でエミッタ幅の制御
が可能となる。そして、選択エピタキシャル成長層２０
６をＰ型にする。

【０００８】続いて、選択エピタキシャル成長層２０６
上にシリコン酸化膜２０７を形成し（図７（Ａ））、こ
れをマスクとして窒化シリコン膜パターン２０４ａ，２
０４ｂをエッチングすることにより、窒化シリコン膜パ
ターン２０４ａにエミッタ電極引出し用の開口部２０８
を形成し、かつ窒化シリコン膜パターン２０４ｂをすべ
て除去してコレクタ取出し領域２０３ｂ表面を露出させ
る（図７（Ｂ））。その後、開口部２０８からＰ型不純
物を導入して同図のように活性ベース領域２０９を素子
形成領域２０３ａ内に形成する。

【０００９】次に、図７（Ｃ）に示すように開口部２０
８部分およびコレクタ取出し領域２０３ｂ上に砒素ドー
プ多結晶シリコン２１０ａ，２１０ｂを形成し、多結晶
シリコン２１０ａからの不純物拡散により活性ベース領
域２０９内にエミッタ領域２１１を形成する。この時、
選択エピタキシャル成長層２０６からの不純物拡散で不
活性ベース領域２１２が酸化膜２０５上の単結晶領域（
素子形成領域２０３ａ）に形成され、ベース領域が選択
エピタキシャル成長層２０６と接続される。最後に同図
のように、多結晶シリコン２１０ａ，２１０ｂおよび成
長層２０６上の酸化膜２１３にコンタクトホールを開口
し、金属電極２１４の形成を行う。

【００１０】以上の方法によれば、ベース，エミッタの
浅接合化、並びにエミッタ幅の微細化が実現される。ま
た、ベース・コレクタ間接合容量も低減することが可能
となり、トランジスタの高速動作性能を改善できた。

【００１１】

【発明が解決しようとする課題】しかしながら、上記製
造方法は以下に述べる問題点を有していた。すなわち、
素子分離用酸化膜２０２を形成した基板２０３上に窒化
シリコン膜のパターン２０４ａを形成するが、従来のホ
トリソグラフィ技術を用いているため合わせ余裕を必要
とし、その分、素子分離用酸化膜２０２と窒化シリコン
膜パターン２０４ａの間のベース引き出し部分が必要以
上に大きくなる。このため、素子形成領域２０３ａ（素
子面積）を縮小することができず、コレクタ・基板間接
合面積も縮小できない。したがって、コレクタ・基板間
接合容量も低減できない。このコレクタ・基板間接合容
量は、ＥＣＬ回路の低電流域での動作速度に大きく影響
する。したがって、従来の方法では、低電流域での動作
速度の大きな改善は期待できず、主に高電流域での動作
速度の改善になっており、消費電力が大きく、発熱も大
きくなるため、この点からも集積度の向上が妨げられて
おり、技術的に満足できるものは得られなかった。

【００１２】この発明は上記の点に鑑みなされたもので
、素子形成領域（素子面積）の縮小を図ることができ、
その結果として例えばＥＣＬ回路において低電流域での
動作速度の改善を図ることができるとともに、より一層
の高集積化を図ることができる半導体装置の製造方法を
提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明では、半導体基
体の素子形成領域となる部分の表面に第１の膜のパター
ンを形成し、その側壁に第２の膜のサイドウォールを形
成し、そのサイドウォールと前記第１の膜のパターンを
マスクとして半導体基体に溝を掘り、その溝の内壁を含
む全面に絶縁膜を形成し、その後、半導体基体の前記溝
を多結晶半導体層で埋める。

【００１４】

【作用】上記この発明においては、第１の膜のパターン
とサイドウォールの下の半導体基体領域である素子形成
領域と素子分離領域（多結晶半導体層領域）がセルフア
ラインで形成され、さらにサイドウォールを除去するこ
とによりベース引き出し部をセルフアラインで形成でき
るので、マスク合わせ余裕は一切不要となる。したがっ
て、素子形成領域を縮小することができる。

【００１５】

【実施例】以下、この発明の一実施例を図面を参照して
詳細に説明する。図１〜図５は、この発明の一実施例を
示す工程断面図である。まず図１（Ａ）に示すように、
Ｐ−　型シリコン基板１０１にＮ＋　型埋込層１０２を
形成し、全面にＮ−　型のエピタキシャル層１０３を成
長させた後、該エピタキシャル層１０３の表面にＣＶＤ
法を用いて膜厚が５０００〜１００００Åの窒化シリコ
ン膜を生成し、これをホトリソ・エッチング技術を用い
てパターニングすることにより、エピタキシャル層１０
３の将来素子を形成する領域上、およびコレクタ取出し
領域となる領域上に窒化シリコン膜のパターン１０４ａ
，１０４ｂを形成する。

【００１６】次に、窒化シリコン膜パターン１０４ａ，
１０４ｂ上を含むエピタキシャル層１０３上の全面にＣ
ＶＤ法を用いてシリコン酸化膜１０５を形成する（図１
（Ｂ））。シリコン酸化膜１０５の膜厚は、５０００〜
１００００Å程度とする。

【００１７】続いて、異方性エッチングを用いてシリコ
ン酸化膜１０５のエッチングを行うことにより、窒化シ
リコン膜パターン１０４ａ，１０４ｂの側壁にシリコン
酸化膜のサイドウォール１０５ａ，１０５ｂを形成する
（図１（Ｃ））。

【００１８】次に、窒化シリコン膜パターン１０４ａ，
１０４ｂとシリコン酸化膜のサイドウォール１０５ａ，
１０５ｂをエッチングのマスクとして用いて、Ｎ−　型
エピタキシャル層１０３，Ｎ＋　型埋込層１０２，Ｐ−
　型シリコン基板１０１の異方性エッチングを行うこと
により、これらに溝１０６を形成する（図１（Ｄ））。 この時、エッチングは、Ｎ＋　型埋込層１０２の途中ま
での深さとし、該埋込層１０２が該埋込層形成部分の全
体に残るようにする。このエッチングにより、窒化シリ
コン膜パターン１０４ａとサイドウォール１０５ａ下に
は、エピタキシャル層１０３による凸状の素子形成領域
１０３ａが形成され、窒化シリコン膜パターン１０４ｂ
とサイドウォール１０５ｂ下には、エピタキシャル層１
０３による凸状のコレクタ取出し領域１０３ｂが形成さ
れる。

【００１９】次に、溝１０６の内壁を含む全面に窒化シ
リコン膜１０７を５００Å〜２０００Å程度、減圧ＣＶ
Ｄ法を用いて形成する（図２（Ａ））。

【００２０】続いて、溝１０６を埋込むようにＣＶＤ法
を用いて全面に多結晶シリコン１０８を形成する（図２
（Ｂ））。そして、レジストを塗布して表面の平坦化を
行った後、レジストと多結晶シリコンの等速エッチング
を行うことにより、多結晶シリコン１０８を溝１０６内
にのみ残し、溝１０６が多結晶シリコン１０８で埋込ま
れた状態とする（図２（Ｃ））。

【００２１】続いて、熱酸化法を用いて、埋込み多結晶
シリコン１０８の表面に多結晶シリコン酸化膜１０９を
形成する（図３（Ａ））。この多結晶シリコン酸化膜１
０９の膜厚は、１０００Å〜２０００Å程度とする。

【００２２】次に、多結晶シリコン酸化膜１０９をエッ
チングのマスクとして、窒化シリコン膜パターン１０４
ａ，１０４ｂおよびサイドウォール１０５ａ，１０５ｂ
表面の露出窒化シリコン膜１０７をエッチング除去し、
シリコン酸化膜のサイドウォール１０５ａ，１０５ｂを
露出させる（図３（Ｂ））。このエッチングは例えば熱
リン酸を用いて行う。

【００２３】次に、ホトリソグラフィ技術を用いて、素
子形成領域１０３ａ上およびそれと隣接する多結晶シリ
コン酸化膜１０９の一部の上以外にレジストを形成し、
それをマスクとして緩衝フッ酸によりサイドウォール１
０５ａおよび多結晶シリコン酸化膜１０９を除去するこ
とにより、素子形成領域１０３ａの周辺部表面（ベース
引き出し部）と、それと隣接する多結晶シリコン１０８
の一部表面を露出させる（図３（Ｃ））。

【００２４】続いて、Ｏ＋　（酸素イオン）を２００ｋ
ｅＶ　程度の加速エネルギーでイオン注入する。ドーズ
量は、１．２×１０１８ｃｍ−２とする。次に１１５０
℃，２時間のアニールを行うことによって、Ｏ＋　が打
込まれた領域、つまり素子形成領域１０３ａの周辺部内
および多結晶シリコン１０８内に図４（Ａ）に示すよう
にシリコン酸化膜１１０を形成する。ここで、上記条件
では、表面から約１５００Å下の素子形成領域１０３ａ
内および多結晶シリコン１０８内に約３８００Åの厚さ
にシリコン酸化膜１１０が形成される。したがって、素
子形成領域１０３ａの周辺部および多結晶シリコン１０
８は上下に二分される。なお、シリコン酸化膜を形成し
た方が寄生容量が減少し性能は向上するが、多結晶シリ
コン１０８中にはシリコン酸化膜を必ずしも形成する必
要はない。また、窒化シリコン膜パターン１０４ａ，１
０４ｂおよびシリコン酸化膜のサイドウォール１０５ｂ
の直下の領域は、これらの膜がイオン打込みのマスクと
なるため、シリコン酸化膜は形成されない。

【００２５】次に、シリコン酸化膜１１０上の素子形成
領域１０３ａ周辺部表面およびその周囲の多結晶シリコ
ン１０８表面からシリコンの選択成長を行い、図４（Ｂ
）に示すように選択シリコン成長層１１１を形成する。 このとき、単結晶の素子形成領域１０３ａからは単結晶
シリコン、多結晶シリコン１０８からは多結晶シリコン
が成長する。また、窒化シリコン膜パターン１０４ａ上
にも横方向固相成長が起こる。このとき、窒化シリコン
膜パターン１０４ａ上で周囲の選択シリコン成長層１１
１が互いに接触することのないようにする。選択シリコ
ン成長層１１１の窒化シリコン膜パターン１０４ａ上で
の間隔は、将来エミッタ幅を決定する要因の一つとなる
ため、トランジスタ性能に重大な影響を及ぼす。

【００２６】次に、熱酸化法を用いて選択シリコン成長
層１１１の表面に厚さ１０００〜２０００Å程度のシリ
コン酸化膜１１２を形成する（図４（Ｃ））。そして、
このシリコン酸化膜１１２を介して選択シリコン成長層
１１１にＢ＋　（硼素）をイオン注入する。このとき、
窒化シリコン膜パターン１０４ａ，１０４ｂおよびサイ
ドウォール１０５ｂの直下の領域は、窒化シリコン膜パ
ターン１０４ａ，１０４ｂおよびサイドウォール１０５
ｂがイオン打込みのマスクとなるため、Ｂ＋　が打込ま
れない。

【００２７】次に、シリコン酸化膜１１２，１０９をマ
スクとして窒化シリコン膜パターン１０４ａ，１０４ｂ
のエッチングを行うことにより、窒化シリコン膜パター
ン１０４ａにエミッタ電極引出し用の開口部１１３を形
成し、かつ窒化シリコン膜パターン１０４ｂをすべて除
去してコレクタ取出し領域１０３ｂ表面を露出させる（
図５（Ａ））。その後、コレクタ取出し領域１０３ｂ上
をホトリソグラフィ技術を用いてレジストで覆った上で
、開口部１１３からＢ＋　を素子形成領域１０３ａ内に
打込み、該素子形成領域１０３ａ内に活性ベース領域１
１４を形成する。

【００２８】次に多結晶シリコンを全面に堆積させ、こ
の多結晶シリコンの表面を１００〜２００Åのシリコン
酸化膜１１５を覆ったのち、この多結晶シリコン中にＡ
ｓ＋　（砒素）をイオン注入する。そして、その多結晶
シリコンを公知のホトリソ・エッチング技術でパターニ
ングすることにより、前記開口部１１３部分とコレクタ
取出し領域１０３ｂ上部分にエミッタ電極多結晶シリコ
ン１１６とコレクタ電極多結晶シリコン１１７を形成す
る（図５（Ｂ））。

【００２９】その後、熱酸化法やＣＶＤ法を用いて、エ
ミッタ電極多結晶シリコン１１６やコレクタ電極多結晶
シリコン１１７の露出部を図５（Ｃ）に示すシリコン酸
化膜１１８で覆う。そして、その状態で熱処理を行い、
エミッタ電極多結晶シリコン１１６から砒素を活性ベー
ス領域１１４中に拡散させることにより、該活性ベース
領域１１４内に図５（Ｃ）に示すようにエミッタ領域１
１９を形成する。このとき、選択シリコン成長層１１か
らの硼素の拡散により、素子形成領域１０３ａ内に不活
性ベース領域１２０が形成され、ベース領域が選択シリ
コン成長層１１１と接続される。しかる後は、多結晶シ
リコン１１６，１１７および選択シリコン成長層１１１
上のシリコン酸化膜にコンタクトホールを開口し、金属
電極２００ａ，２００ｂ，２００ｃを形成する。

【００３０】

【発明の効果】以上、詳細に説明したように、この発明
によれば、半導体基体の素子形成領域となる部分の表面
に第１の膜のパターンとその側壁のサイドウォールを形
成し、それらをマスクとして半導体基体に溝を掘り、そ
の内壁に絶縁膜を形成した後、溝を多結晶半導体層で埋
めるようにしたので、素子形成領域と素子分離領域とを
セルフアラインで形成でき、かつサイドウォールを除去
することでベース引き出し部もセルフアラインで形成可
能となり、マスク合わせ余裕は一切考慮する必要がなく
なった。このため、素子形成領域（素子面積）を縮小す
ることが可能となり、コレクタ・基板間接合面積の縮小
が可能となる。したがって、コレクタ・基板間接合容量
の低減が可能となり、例えばＥＣＬ回路において低電流
域での動作速度を大きく改善できる。そして、この低電
流側での改善は消費電力や発熱を抑えることにつながる
ので、素子の高集積化も可能となる。さらにセルフアラ
イン化により工程の短縮も可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例の一部を示す工程断面図で
ある。

【図２】この発明の一実施例の一部を示す工程断面図で
ある。

【図３】この発明の一実施例の一部を示す工程断面図で
ある。

【図４】この発明の一実施例の一部を示す工程断面図で
ある。

【図５】この発明の一実施例の一部を示す工程断面図で
ある。

【図６】従来の製造方法の一部を示す工程断面図である
。

【図７】従来の製造方法の一部を示す工程断面図である
。

【符号の説明】

１０１　　Ｐ−　型シリコン基板 １０３　　Ｎ−　型エピタキシャル層 １０３ａ　　素子形成領域 １０４ａ　　窒化シリコン膜パターン １０５ａ　　サイドウォール １０６　　溝 １０７　　窒化シリコン膜 １０８　　多結晶シリコン

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基体の素子形成領域となる部分
   の表面に第１の膜のパターンを形成し、その側壁に第２
   の膜のサイドウォールを形成する工程と、前記サイドウ
   ォールと前記第１の膜のパターンをマスクとして半導体
   基体に溝を掘り、その溝の内壁を含む全面に絶縁膜を形
   成する工程と、その後、半導体基体の前記溝を多結晶半
   導体層で埋める工程とを具備してなる半導体装置の製造
   方法。