JPS59228732A - マスタスライス型半導体装置 - Google Patents
マスタスライス型半導体装置Info
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- JPS59228732A JPS59228732A JP10365183A JP10365183A JPS59228732A JP S59228732 A JPS59228732 A JP S59228732A JP 10365183 A JP10365183 A JP 10365183A JP 10365183 A JP10365183 A JP 10365183A JP S59228732 A JPS59228732 A JP S59228732A
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- Japan
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- wirings
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- pellet
- semiconductor device
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000008188 pellet Substances 0.000 claims abstract description 24
- 239000010408 film Substances 0.000 abstract description 15
- 239000010409 thin film Substances 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 230000006698 induction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば半導体Ｒレット上に所定の基本・や
ターンに対応して複数の論理素子を配列し、この論理素
子間の配線パターンのみを８袈に応じて設計変更するマ
スクスライス型半導体装置に関する。
ターンに対応して複数の論理素子を配列し、この論理素
子間の配線パターンのみを８袈に応じて設計変更するマ
スクスライス型半導体装置に関する。
一般に、少量多品種の集積回路を効率よく開発するため
には、第１図に示すような、マスクスライス方式による
半導体装置が製造される。
には、第１図に示すような、マスクスライス方式による
半導体装置が製造される。
すなわち、この半導体装置は、一枚の半導体積レットＩ
Ｉ上に、例えば抵抗およびトランジスタからなる複数の
単位論理素子１２ ａ、 １２ ｂ。
Ｉ上に、例えば抵抗およびトランジスタからなる複数の
単位論理素子１２ ａ、 １２ ｂ。
・・・を、所定の基本パターンに対応して格子状に配列
し、このそれぞれの論理素子１２ａ・・・と１２ｂ・・
・との間の領域を配線領域１３ａ、１３ｂ。
し、このそれぞれの論理素子１２ａ・・・と１２ｂ・・
・との間の領域を配線領域１３ａ、１３ｂ。
・・・としたものである。この場合、上記配線領域１３
ａ、１３ｂ、・・・の配線ｉ４ターンのみを、半導体装
置の品種ごとに設計するもので、これにより多品種の半
導体装置を経済的に製造している。
ａ、１３ｂ、・・・の配線ｉ４ターンのみを、半導体装
置の品種ごとに設計するもので、これにより多品種の半
導体装置を経済的に製造している。
＄２図は＄１図のＡ−Ａ’線に浴うこの半導体装置の断
面図で、特に配線領域１３ａ、１３ｂ。
面図で、特に配線領域１３ａ、１３ｂ。
・・・部分を拡大して示すもので、通常、この配線領域
１３ａ、１３ｂ、・・・内の電源配線１４および信号配
線１５は、半導体ペレット１１面を保護するフィールド
絶縁膜Ｉ６の面上に形成される。この場合、フィールド
絶縁膜１６は、半導体ペレットＺ１に形成される上記第
１図における各論理素子１２ａ、１２ｂ、・・・を確実
に保護するために、絶縁膜としては比較的厚い膜厚で形
成される。
１３ａ、１３ｂ、・・・内の電源配線１４および信号配
線１５は、半導体ペレット１１面を保護するフィールド
絶縁膜Ｉ６の面上に形成される。この場合、フィールド
絶縁膜１６は、半導体ペレットＺ１に形成される上記第
１図における各論理素子１２ａ、１２ｂ、・・・を確実
に保護するために、絶縁膜としては比較的厚い膜厚で形
成される。
しかし、このように半導体ペレット１１上のフィールド
絶縁膜１６を全面的に均一に厚く形成したのでは、絶縁
膜１６上の２つの配線１４および１５と、半導体ペレッ
ト１１との間の静電容量が非常に小さく設定される状態
となる。
絶縁膜１６を全面的に均一に厚く形成したのでは、絶縁
膜１６上の２つの配線１４および１５と、半導体ペレッ
ト１１との間の静電容量が非常に小さく設定される状態
となる。
すなわち、例えば電源配線１４に印加された電源電圧に
対して、半導体装置の外部回路等の影響により、サージ
電圧や雑音電圧が誘発された場合には、半導体ペレット
１１との間の静電容量が小さいために、上記サージ電圧
や雑音電圧を半導体ペレット１１側に充分に吸収させる
ことができない。したがって、第１図における論理素子
１２ａ、１２ｂ、・・・それぞれに供給される電源電圧
がしばしば変動する状態となり、半導体装置の論理動作
に悪影響を及ぼしてしまう。
対して、半導体装置の外部回路等の影響により、サージ
電圧や雑音電圧が誘発された場合には、半導体ペレット
１１との間の静電容量が小さいために、上記サージ電圧
や雑音電圧を半導体ペレット１１側に充分に吸収させる
ことができない。したがって、第１図における論理素子
１２ａ、１２ｂ、・・・それぞれに供給される電源電圧
がしばしば変動する状態となり、半導体装置の論理動作
に悪影響を及ぼしてしまう。
また、このような雑音電圧等の原因による電源電圧の変
動は、半導体装置の複雑微細化に伴なって増加するもの
である。
動は、半導体装置の複雑微細化に伴なって増加するもの
である。
この発明は上記のような問題点を解決するためになされ
たもので、例えば外部回路の影響により、サージ電圧や
雑音電圧が誘発されるような場合でも、電源電圧が不要
に変動することなく、正常な論理動作が得られるように
なるマスクスライス型半導体装置を提供することを目的
とする。
たもので、例えば外部回路の影響により、サージ電圧や
雑音電圧が誘発されるような場合でも、電源電圧が不要
に変動することなく、正常な論理動作が得られるように
なるマスクスライス型半導体装置を提供することを目的
とする。
すなわちこの発明に係るマスクスライス型半導体装置は
、電源配線が形成される部分に対応して半導体Ｒレッド
面に高濃度層を形成し、この高濃度層と上記電源配線と
の間のフィールド絶縁膜層の膜厚のみを薄くして形成し
たものである。
、電源配線が形成される部分に対応して半導体Ｒレッド
面に高濃度層を形成し、この高濃度層と上記電源配線と
の間のフィールド絶縁膜層の膜厚のみを薄くして形成し
たものである。
以下図面によりこの発明の一実施例を説明する。
第３図はこの半導体装置の配線領域を示すもので、この
配線領域の半導体ペレット１１面には、部分拡散法によ
り高濃度層２１を形成する。
配線領域の半導体ペレット１１面には、部分拡散法によ
り高濃度層２１を形成する。
この高濃度層２１は、後に電源配線２２を配置する部分
に対応して形成されるもので、この高濃度層２１を形成
した半導体ペレット１１の面上全体にフィールド絶縁膜
層２３を積層する。
に対応して形成されるもので、この高濃度層２１を形成
した半導体ペレット１１の面上全体にフィールド絶縁膜
層２３を積層する。
この場合、フィールド絶縁膜層２３は、上記高濃度Ｒ２
１の層上部でのみ他の領域に比較して約１０分の１以上
薄く形成されるもので、このフィールド絶縁膜層２３の
薄膜部２４の上部に、上述した電源配線２２を配置形成
する。この電源配線２２は、半導体ペレット１１上に配
列される前記、第１図における複数の論理素子１２ａ、
１２ｂ、・・・それぞれに対して、固定して電源電圧を
供給するもので、この電源配線２２以外の適宜設計変更
可能な論理素子１２ａ。
１の層上部でのみ他の領域に比較して約１０分の１以上
薄く形成されるもので、このフィールド絶縁膜層２３の
薄膜部２４の上部に、上述した電源配線２２を配置形成
する。この電源配線２２は、半導体ペレット１１上に配
列される前記、第１図における複数の論理素子１２ａ、
１２ｂ、・・・それぞれに対して、固定して電源電圧を
供給するもので、この電源配線２２以外の適宜設計変更
可能な論理素子１２ａ。
１２ｂ、・・・間の信号配線１５を、上記薄膜部２４以
外のフィールド絶縁膜層２３上に配置形成して構成する
。
外のフィールド絶縁膜層２３上に配置形成して構成する
。
すなわちこのように構成される半導体装置において、電
源配線２２直下のフィールド絶縁膜層２３を従来の約１
０分の１以下の薄膜部２４とし、さらに、この薄膜部２
４に接する半導体ペレット１１上に高濃度層２ノを形成
したので、事実上、電源配線２２と半導体ペレット１１
との間の静電容量は、従来の約１０倍以上の大きさに設
定されるようになり、さらに、その半導体ペレットＩｌ
側の抵抗値は、従来の約数１０〜数１００分の１程度に
設定されるように穴る。
源配線２２直下のフィールド絶縁膜層２３を従来の約１
０分の１以下の薄膜部２４とし、さらに、この薄膜部２
４に接する半導体ペレット１１上に高濃度層２ノを形成
したので、事実上、電源配線２２と半導体ペレット１１
との間の静電容量は、従来の約１０倍以上の大きさに設
定されるようになり、さらに、その半導体ペレットＩｌ
側の抵抗値は、従来の約数１０〜数１００分の１程度に
設定されるように穴る。
これにより、例えば電源配ａ２２の電源電圧に、サージ
電圧や雑音電圧が誘発されるような場合でも、この雑音
電圧等はｎ電容量の大きいフィールド絶縁膜層２３の薄
膜部２４を介して半導体ペレット１１側に容易に吸収さ
れるようになる。この場合、半導体ベレットＩＩ側に抵
抗値の小さい高濃度層２１を形成したことにより、上記
雑音電圧の吸収効率はさらに高められるようになる。し
たがって、例えば半導体装置外部からのサーヅ電圧や雑
音電圧、または内部回路におけるスイッチング等の影響
により、電源配線２２に印加される電源電圧が変動する
ことを、充分に抑制することができるようになる。
電圧や雑音電圧が誘発されるような場合でも、この雑音
電圧等はｎ電容量の大きいフィールド絶縁膜層２３の薄
膜部２４を介して半導体ペレット１１側に容易に吸収さ
れるようになる。この場合、半導体ベレットＩＩ側に抵
抗値の小さい高濃度層２１を形成したことにより、上記
雑音電圧の吸収効率はさらに高められるようになる。し
たがって、例えば半導体装置外部からのサーヅ電圧や雑
音電圧、または内部回路におけるスイッチング等の影響
により、電源配線２２に印加される電源電圧が変動する
ことを、充分に抑制することができるようになる。
以上のようにこの発明によれば、電源配線と半導体装レ
ットとの間の容量値を大きくし、さらに上記ペレット側
の抵抗値を小さくしたことにより、例えば外部または内
部回路の影響により、雑音電圧等が誘発される場合でも
、電源室・圧が不要に変動することなく、複数の論理素
子に対して常に安定した電圧を供給することが可能とな
り、正確な論理動作が得られるようになる。これにより
、半導体装置の高集積化に伴ない、例えば内部回路網が
複雑化して多くの雑音電圧が誘発される場合でも、常時
安定した論理素子の型録電圧を得ることができる。
ットとの間の容量値を大きくし、さらに上記ペレット側
の抵抗値を小さくしたことにより、例えば外部または内
部回路の影響により、雑音電圧等が誘発される場合でも
、電源室・圧が不要に変動することなく、複数の論理素
子に対して常に安定した電圧を供給することが可能とな
り、正確な論理動作が得られるようになる。これにより
、半導体装置の高集積化に伴ない、例えば内部回路網が
複雑化して多くの雑音電圧が誘発される場合でも、常時
安定した論理素子の型録電圧を得ることができる。
第１図はマスクスライス方式の半導体装置を示す図、第
２図は上記第１図のＡ−Ａ′線に沿う半導体装置の従来
の配線領域を示す断面図、第３図はこの発明の一実施例
に係るマスクスライス型半導体装置の配線領域を示す断
面構成図である。 １１・・・半導体ペレット、１２ ａ、 １２ ｂ、
・・・・・・論理素子、２１・・・高濃度層、２２・・
・電源配線、２３・・・フィールド絶縁膜層、２４・・
・薄膜部。
２図は上記第１図のＡ−Ａ′線に沿う半導体装置の従来
の配線領域を示す断面図、第３図はこの発明の一実施例
に係るマスクスライス型半導体装置の配線領域を示す断
面構成図である。 １１・・・半導体ペレット、１２ ａ、 １２ ｂ、
・・・・・・論理素子、２１・・・高濃度層、２２・・
・電源配線、２３・・・フィールド絶縁膜層、２４・・
・薄膜部。
Claims (1)
- 半導体ペレット上に複数の論理素子が配列されフィール
ド絶縁膜層を介して配線領域が配置されるマスクスライ
ス型半導体装置において、上記配線領域の電源配線に対
応して半導体ペレット上に高濃度層を形成し、この高濃
度層と上記電源配線との間のフィールド絶縁膜層のみを
薄く形成したことを特徴とするマスクスライス型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365183A JPS59228732A (ja) | 1983-06-10 | 1983-06-10 | マスタスライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365183A JPS59228732A (ja) | 1983-06-10 | 1983-06-10 | マスタスライス型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228732A true JPS59228732A (ja) | 1984-12-22 |
Family
ID=14359677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10365183A Pending JPS59228732A (ja) | 1983-06-10 | 1983-06-10 | マスタスライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021975A (ja) * | 1988-06-10 | 1990-01-08 | Nec Corp | マスタースライス型半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54160185A (en) * | 1978-06-09 | 1979-12-18 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS555703A (en) * | 1978-06-28 | 1980-01-16 | Shinomiya:Kk | Grain sorting machine |
| JPS5864048A (ja) * | 1981-10-13 | 1983-04-16 | Fujitsu Ltd | 半導体集積回路装置 |
-
1983
- 1983-06-10 JP JP10365183A patent/JPS59228732A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54160185A (en) * | 1978-06-09 | 1979-12-18 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS555703A (en) * | 1978-06-28 | 1980-01-16 | Shinomiya:Kk | Grain sorting machine |
| JPS5864048A (ja) * | 1981-10-13 | 1983-04-16 | Fujitsu Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021975A (ja) * | 1988-06-10 | 1990-01-08 | Nec Corp | マスタースライス型半導体装置 |
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