CN101997032A - 半导体器件及半导体器件制造方法 - Google Patents

半导体器件及半导体器件制造方法 Download PDF

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Abstract

本发明公开了半导体器件及其制造方法。该半导体器件包括：半导体基板，在该半导体基板中，在沟道形成区域中埋置有沿沟道方向具有第一宽度的SiGe层；栅极绝缘膜，它形成在所述沟道形成区域上；栅极电极，它形成在所述栅极绝缘膜上并具有从所述SiGe层的形成区域伸出的区域，该栅极电极具有比所述第一宽度宽的第二宽度；以及源极/漏极区域，它们具有形成在夹着所述沟道形成区域的所述半导体基板上的延伸区域，由此形成了场效应晶体管，其中所述延伸区域与所述SiGe层是分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。本发明在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。

Description

半导体器件及半导体器件制造方法
相关申请的交叉参考
本申请包含与2009年8月24日向日本专利局提交的日本优先权专利申请JP 2009-193353的公开内容相关的主题，在此将该优先权申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及半导体器件及半导体器件制造方法，具体涉及含有场效应晶体管的半导体器件及该半导体器件的制造方法。
背景技术
近些年来，对于减小场效应晶体管的栅极长度的技术障碍逐渐增多。为了缓解这种情形，人们把注意力集中于高迁移率沟道材料，例如，应变Si、SiGe、Ge等。另外，已知的是：当减小栅极长度时，在晶体管的工作速度方面，在源极端处的载流子注入速度比载流子迁移率更为重要。
在JP-A-2004-39762(专利文献1)所披露的晶体管中，就源极端而言，当使载流子从Si层区域移动至Si1-xGex(x＝0～1)层区域时，导体与价带之间的带隙变窄，因而会增大载流子注入速度。专利文献1披露了即使当栅极长度较短时，由于载流子注入速度的增大，因而仍能够提高晶体管的工作速度。
在JP-A-2005-209980(专利文献2)中也披露了具有相同结构的晶体管。在专利文献2中，由于当沟道和源极/漏极区域均由SiGe制成时难以控制杂质扩散，因此，延伸部分和深的源极/漏极区域全都用Si层制成。专利文献2披露了根据该结构，在维持了对源极/漏极区域中的杂质扩散的控制性的同时，能够改善沟道迁移率。
在JP-A-3-280437(专利文献3)所披露的晶体管中，通过Ge离子注入在Si层中形成SiGe层，并且沟道区域具有如下的结构：该结构中，层叠有栅极氧化物膜、Si层和SiGe层。根据该结构，在形成了均匀的栅极氧化物膜的同时，使载流子在具有窄带隙和高迁移率的SiGe层中移动，从而改善晶体管特性。这种晶体管被称为SiGe沟道晶体管。
在JP-A-5-112491(专利文献4)中披露了双栅极晶体管，在该双栅极晶体管中，载流子在SiGe层中移动。这种晶体管与专利文献3相似也是SiGe沟道晶体管。
在JP-A-2001-291864(专利文献5)中披露的晶体管通过在沟道区域中形成拉伸应变SiGe并以均衡方式改善NMOS和PMOS的驱动电流来改善CMOS的特性。在专利文献5中披露的晶体管也是SiGe沟道晶体管。
就拉伸Si的情况而言，NMOS中的驱动电流的提高是由Si制成的MISFET中驱动电流的1.7倍；而PMOS中的驱动电流的提高是由Si制成的MISFET中驱动电流的1.4倍。结果，NMOS与PMOS之间的不均衡性进一步增大了。因此，必须提高PMOS的驱动电流的改善率。当采用拉伸SiGe时，在具有较高Ge浓度的区域中，迁移率的改进率高于拉伸Si情况下的改进率，因此，能够改善CMOS特性。
然而，专利文献1中所披露的晶体管具有其中SiGe区域延伸至栅极端部的结构。通常，将延伸杂质设计成进入到栅极的内侧从而形成重叠区域。也就是说，在专利文献1的晶体管结构中，在SiGe区域中形成了源极/漏极接合部，因此，难以抑制由于比Si的情况更窄的带隙所造成的接合部泄漏。结果，接合部泄漏会导致截止漏电流增大，并且作为LST的特性将会劣化。
专利文献2的晶体管具有的结构为：该结构中，从杂质分布的控制性来看，栅极被布置在预先形成的SiGe区域的外侧以使杂质不会进入到SiGe区域中。在专利文献2中，延伸部分的耗尽层可能进入到SiGe区域中。关于这一点，可能发生与专利文献1相似的接合部泄漏。另外，在制造工序中，是在形成SiGe区域之后形成栅极的，因而该制造工序不能自对准。结果，源极/漏极接合部不会总是形成在SiGe区域的外侧，并且可能会以与专利文献1相同的方式发生接合部泄漏。
在专利文献3～5的情况下，总体来说源极/漏极区域均为SiGe区域，且晶体管具有比专利文献1更易发生接合部泄漏的结构，这会导致关断状态漏电流(off-leakage current)的增大。
发明内容
本发明的目的是期望提供一种在抑制了接合部泄漏的同时能够实现载流子迁移率的提高以及沟道中载流子速度的增大的晶体管。
本发明实施例提供了一种半导体器件，其包括：半导体基板，在该半导体基板中，在沟道形成区域中埋置有沿沟道方向具有第一宽度的SiGe层；栅极绝缘膜，它形成在所述沟道形成区域上；栅极电极，它形成在所述栅极绝缘膜上并具有从所述SiGe层的形成区域伸出的区域，所述栅极电极具有比所述第一宽度宽的第二宽度；以及源极/漏极区域，它们具有形成在夹着所述沟道形成区域的半导体基板上的延伸区域，由此形成了场效应晶体管，其中，所述延伸区域与所述SiGe层是分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
在上述本发明实施例的半导体器件中，在所述半导体基板的所述沟道形成区域中埋置有沿沟道方向具有第一宽度的所述SiGe层，在所述沟道形成区域上形成有所述栅极绝缘膜，在所述栅极绝缘膜上形成有所述栅极电极，所述栅极电极具有从所述SiGe层的形成区域伸出的所述区域，所述栅极电极具有比所述第一宽度宽的第二宽度，并且，所述源极/漏极区域具有在夹着所述沟道形成区域的所述半导体基板上的延伸区域，由此形成了场效应晶体管。
此处，所述延伸区域与所述SiGe层是分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
本发明另一实施例提供了一种半导体器件制造方法，其包括以下步骤：在包括沟道形成区域的半导体基板上形成伪栅极绝缘膜和伪栅极电极；在所述伪栅极电极的两侧形成偏移间隔部；通过将所述偏移间隔部和所述伪栅极电极作为掩模，在所述半导体基板上形成延伸区域；在所述偏移间隔部的两侧形成侧壁间隔部；通过将所述侧壁间隔部、所述偏移间隔部以及所述伪栅极电极用作掩模，在所述半导体基板上形成源极/漏极区域；形成覆盖所述伪栅极电极的绝缘膜；除去所述绝缘膜，直至所述伪栅极电极从所述绝缘膜的上表面露出为止；通过除去所述伪栅极电极和所述伪栅极绝缘膜，形成栅极电极用凹槽；在所述半导体基板的位于所述栅极电极用凹槽的底部处的表面上形成SiGe层埋置用凹部；在所述SiGe层埋置用凹部中形成沿沟道方向具有第一宽度的SiGe层；除去所述偏移间隔部；在除去了所述偏移间隔部的所述栅极电极用凹槽的底部处的所述SiGe层上形成栅极绝缘膜；以及以填充所述栅极电极用凹槽的方式，在所述栅极绝缘膜上形成具有比所述第一宽度宽的第二宽度的栅极电极，由这些步骤形成了场效应晶体管。其中在形成所述SiGe层的步骤中，所述延伸区域与所述SiGe层被形成得是彼此分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
在上述本发明实施例的半导体器件制造方法中，在包括所述沟道形成区域的所述半导体基板上形成所述伪栅极绝缘膜和所述伪栅极电极；在所述伪栅极电极的两侧形成所述偏移间隔部；通过将所述偏移间隔部和所述伪栅极电极作为掩模，在所述半导体基板上形成所述延伸区域；在所述偏移间隔部的两侧形成所述侧壁间隔部；并且，通过将所述侧壁间隔部、所述偏移间隔部以及所述伪栅极电极用作掩模，在所述半导体基板上形成所述源极/漏极区域。接着，形成覆盖所述伪栅极电极的所述绝缘膜；除去所述绝缘膜，直至所述伪栅极电极从所述绝缘膜的上表面露出为止；并且，通过除去所述伪栅极电极和所述伪栅极绝缘膜，形成所述栅极电极用凹槽。随后，在所述半导体基板的位于所述栅极电极用凹槽底部处的表面上形成所述SiGe层埋置用凹部；在所述SiGe层埋置用凹部中形成沿所述沟道方向具有第一宽度的SiGe层；除去所述偏移间隔部；在除去了所述偏移间隔部的所述栅极电极用凹槽的底部处的所述SiGe层上形成所述栅极绝缘膜；并且，以填充所述栅极电极用凹槽的方式，在所述栅极绝缘膜上形成所述栅极电极，所述栅极电极具有在从所述SiGe层伸出的区域处比所述第一宽度宽的第二宽度。
以如上方式，形成了场效应晶体管。
此处，在形成所述SiGe层的步骤中，将所述延伸区域与所述SiGe层形成得彼此分离，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
本发明又一实施例提供了一种半导体器件制造方法，其包括以下步骤：在夹着半导体基板的要成为沟道形成区域的区域的两个区域处，形成包括延伸区域的源极/漏极区域；在所述半导体基板的要成为所述沟道形成区域的区域处，以埋置在该区域中的方式形成沿沟道方向具有第一宽度的SiGe层；在所述沟道形成区域上形成栅极绝缘膜；以及在所述栅极绝缘膜上形成具有比所述第一宽度宽的第二宽度的栅极电极。由这些步骤形成了场效应晶体管。其中在形成所述SiGe层的步骤中，所述延伸区域与所述SiGe层被形成得是彼此分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
本发明实施例的半导体器件能够在MOS场效应晶体管中抑制了接合部泄漏的同时，实现载流子迁移率的提高以及沟道中载流子速度的增大。
本发明实施例的半导体器件制造方法能够形成这样的MOS场效应晶体管：该MOS场效应晶体管在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
附图说明
图1为本发明第一实施例的半导体器件的示意性平面图。
图2A为第一实施例的半导体器件的剖面图；图2B为图2A的一部分的放大图。
图3为显示了本发明第一实施例的半导体器件的能带的图。
图4A和图4B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图5A和图5B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图6A和图6B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图7A和图7B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图8A和图8B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图9A和图9B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图10A和图10B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图11A和图11B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图12A和图12B为显示了本发明第一实施例的半导体器件制造方法的工序的剖面图。
图13为本发明第二实施例的半导体器件的剖面图。
图14A和图14B为显示了本发明第二实施例的半导体器件制造方法的工序的剖面图。
图15A和图15B为显示了本发明第二实施例的半导体器件制造方法的工序的剖面图。
图16A和图16B为显示了本发明第二实施例的半导体器件制造方法的工序的剖面图。
图17A为第三实施例的半导体器件的剖面图；图17B为图17A的一部分的放大图。
图18A和图18B为显示了本发明第三实施例的半导体器件制造方法的工序的剖面图。
图19A为第四实施例的半导体器件的剖面图；图19B为图19A的一部分的放大图。
图20A为第五实施例的半导体器件的剖面图；图20B为图20A的一部分的放大图。
图21A和图21B为显示了本发明第五实施例的半导体器件制造方法的工序的剖面图。
图22为本发明第六实施例的半导体器件的剖面图。
图23A和图23B为显示了本发明第六实施例的半导体器件制造方法的工序的剖面图。
图24A和图24B为显示了本发明第六实施例的半导体器件制造方法的工序的剖面图。
图25为本发明第七实施例的半导体器件的剖面图。图26A～图26C为显示了本发明第七实施例的半导体器件制造方法的工序的剖面图。
图27为本发明第八实施例的半导体器件的剖面图。
图28A和图28B为显示了本发明第八实施例的半导体器件制造方法的工序的剖面图。
图29A和图29B为显示了本发明第八实施例的半导体器件制造方法的工序的剖面图。
图30A和图30B为显示了本发明第八实施例的半导体器件制造方法的工序的剖面图。
图31为本发明第九实施例的半导体器件的剖面图。
图32A～图32C为显示了本发明第九实施例的半导体器件制造方法的工序的剖面图。
图33A和图33B为显示了本发明第九实施例的半导体器件制造方法的工序的剖面图。
图34A和图34B为显示了本发明第九实施例的半导体器件制造方法的工序的剖面图。
图35A和图35B为显示了本发明第九实施例的半导体器件制造方法的工序的剖面图。
具体实施方式
下面参照附图对本发明的半导体器件及半导体器件制造方法的实施例进行说明。
该说明按以下顺序进行。
1.第一实施例(本发明各实施例的整体结构)
2.第二实施例(在该实施例的结构中，栅极电极由难熔金属硅化物和多晶硅制成)
3.第三实施例(在该实施例的结构中，SiGe层的沿沟道方向的宽度随着距基板表面的深度加深而变宽)
4.第四实施例(在该实施例的结构中，Ge浓度从SiGe层的位于源极/漏极区域侧的端部朝SiGe层的中央方向增大)
5.第五实施例(在该实施例的结构中，SiGe层的上表面具有凸部并且Ge浓度从SiGe层的埋置在半导体基板中的部分朝该凸部的方向增大)
6.第六实施例(在该实施例的结构中，在源极/漏极区域的表层部分处埋置有源极/漏极用SiGe层)
7.第七实施例(在该实施例的结构中，在SiGe层用凹部中形成有Si层和SiGe层)
8.第八实施例(在该实施例的结构中，CMOS中的栅极电极材料互不相同)
9.第九实施例(在该实施例的结构中，对CMOS中的NMOS施加了拉伸应变)
第一实施例
半导体器件的布局
图1为本实施例的半导体器件的示意性平面图。本实施例的半导体器件为P沟道型MOS场效应晶体管(在以下的说明中称为PMOS)。
在由n型硅(Si)制成的半导体基板或该半导体基板的n阱中，在沟道形成区域CH中埋置有沿沟道方向具有第一宽度的n型SiGe层。
在沟道形成区域上形成有栅极绝缘膜，然后形成有栅极电极G，该栅极电极G具有从SiGe层的形成区域伸出的区域，且该栅极电极G具有比第一宽度宽的第二宽度。
在夹着沟道形成区域CH的两侧半导体基板上形成有具有p型延伸区域的p型源极/漏极区域SD。在附图中，没有对具有延伸区域的源极/漏极区域进行区分。
采用上述方式，形成了PMOS。
在本实施例的半导体器件中，延伸区域与SiGe层是彼此分离的，使得从源极/漏极区域SD中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。在附图中，源极/漏极区域SD中所包含的延伸区域的位于沟道形成区域侧的端部E充分离开SiGe层，这代表了其中耗尽层不会到达SiGe层的布局。
半导体器件的剖面结构
图2A为本实施例的半导体器件的剖面图，并且图2B为图2A的一部分的放大图，该部分即是在延伸区域、栅极电极及SiGe层附近的部分。
例如，在具有沟道形成区域且由n型硅(Si)制成的半导体基板10中或在该半导体基板10的n阱中，形成有通过用于隔离活性区域的浅沟槽隔离(shallow trench isolation，STI)方法获得的元件隔离绝缘膜11。在半导体基板10的沟道形成区域中形成有SiGe层埋置用凹部10a，并且在该凹部10a中埋置有沿沟道方向具有第一宽度的n型SiGe层15。
另外，例如，在夹着要成为沟道形成区域的SiGe层15这个区域的两侧区域中，在半导体基板10上形成有由氮化硅膜等制成的一对侧壁间隔部24。
例如，在这对侧壁间隔部24之间的区域是栅极电极用凹槽“A”。由介电常数比氧化硅高的诸如氧化铪或氧化铝等所谓高k膜制成的栅极绝缘膜28被形成得覆盖着栅极电极用凹槽“A”的包含其底部的内壁表面。
例如，由金属材料等制成的栅极电极29被形成得埋置在位于栅极绝缘膜28上方的栅极电极用凹槽“A”中。栅极电极29由选自下组中的金属制成：该组包括钨、铪、钽、钛、钼、钌、镍和铂，或者由包含这些金属的合金制成，或者由这些金属的化合物制成。
另外，例如，在半导体基板10上的夹着要成为沟道形成区域的SiGe层15的两侧区域(这些区域包括位于侧壁间隔部24下方的至少一部分)处形成有包括p型延伸区域12的p型源极/漏极区域13。
在源极/漏极区域13的表层部分处形成有由NiSi等制成的难熔金属硅化物层14。
以上述方式形成了PMOS。
另外，层叠由氧化硅制成的第一层间绝缘膜26和第二层间绝缘膜30，使它们覆盖PMOS。
以贯穿第一层间绝缘膜26及第二层间绝缘膜30的方式，形成到达与源极/漏极区域13相连的难熔金属硅化物层14的开口及到达栅极电极29的开口，并且在上述这些开口中填埋由诸如金属等导电材料制成的插塞31。在第二层间绝缘膜30上形成由导电材料制成且与插塞31相连的上层布线32。
在本实施例中，如图2B所示，延伸区域12例如具有进入到栅极电极29下方的重叠区域。
能带的说明
本发明实施例的半导体器件能够实现MOS场效应晶体管中的载流子迁移率的提高以及沟道中载流子速度的增大。
参照图3来说明上述优点。图3为显示了本实施例的半导体器件的能带的图。该附图代表了在对栅极电极施加电压时所获得的能带结构。
在图3中，显示了作为Si的价带的VB(Si)、作为SiGe的价带的VB(SiGe)以及作为Si的导带的CB(Si)。
在本实施例的PMOS中，源极/漏极区域由硅(Si)制成，而沟道形成区域CH由SiGe制成。上述两价带中的能级具有其中VB(Si)和VB(SiGe)平滑连接的形状。
图3中的虚线“a”表示专利文献3等所披露的相关技术中的SiGe沟道晶体管的价带的能级。当与仅由Si制成的晶体管相比时，在由X表示的位置处带隙减小并且能势急剧变化，因此，在该处载流子注入速度增大。
另一方面，在本实施例的晶体管中，将栅极电极形成得具有在从SiGe层形成区域伸出的区域处比SiGe层的第一宽度宽的第二宽度。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。对应地，通过图3中的实线“b”显示了本实施例的晶体管的价带的能级。具体地，将相关技术中的由“X”表示的能级改进为由“Y”表示的能级。
根据上述内容，本实施例的半导体器件能够在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，实现载流子迁移率的提高和沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，如图4A所示，利用STI方法在由Si制成的半导体基板10中图形化地形成元件隔离绝缘膜11，从而隔离出具有大约100～200nm膜厚度的活性区域。
例如，在半导体基板10上沉积具有大约10nm厚度的氧化硅，并沉积具有大约20nm厚度的氮化硅，并且将它们图形化成元件隔离绝缘膜的图形，随后，在半导体基板10中形成元件隔离用凹槽。
接着，例如，在800℃下进行大约20分钟的热处理来使元件隔离用凹槽的表面氧化，并且通过化学气相沉积(Chemical Vapor Deposition，CVD)等在整个表面上沉积氧化硅来埋置元件隔离用凹槽。该氧化硅膜可以由利用高密度等离子体(High Density Plasma，HDP)而得到的氧化硅膜形成，或者由利用O3-TEOS(正硅酸乙酯)通过高纵宽比平坦化工艺(high aspect ratio planarization，HARP)而得到的氧化硅膜形成。
接着，通过化学机械研磨(Chemical Mechanical Polishing，CMP)进行平坦化，并且利用热磷酸除去氮化硅膜。
以上述方式形成了元件隔离绝缘膜11。
接着，进行用于阱和沟道的离子注入。
在附图中显示了PMOS区域，例如，在500keV下以3.0×1013/cm2的剂量注入P(磷)作为阱，并且在50keV下以6.0×1012/cm2的剂量注入P(磷)作为沟道。当在未显示的区域处形成NMOS时，例如，在230keV下以2.0×1013/cm2的剂量注入B(硼)作为阱，并且在20keV下以1.0×1013/cm2的剂量注入B(硼)作为沟道。
接着，在使用氢氟酸除去上述氧化硅膜之后，如图4B所示，通过热氧化等方法形成具有大约3～5nm厚度的氧化硅膜以形成伪栅极绝缘膜20。接着，利用CVD方法等沉积多晶硅，通过对多晶硅进行蚀刻形成了伪栅极电极21，然后将硬掩模22形成为栅极电极的图形。
接着，如图5A所示，例如通过CVD方法在整个表面上沉积具有4～8nm厚度的氧化硅并且在整个表面上对该氧化硅进行回蚀，从而在伪栅极电极21的两侧形成偏移间隔部23。
接着，例如将偏移间隔部23以及硬掩模22(或伪栅极电极21)作为掩模，将杂质离子注入到活性区域中，从而形成了袋层(大角度(Halo)注入；未示出)，并在半导体基板10中形成了延伸区域12。
在附图中显示了PMOS区域，例如，在50keV下以2.0×1013/cm2的剂量注入As(砷)作为袋状层，并在1.5keV下以6.0×1014/cm2的剂量注入BF2(氟化硼)作为延伸区域。当在未显示的区域中形成NMOS时，例如，在40keV下以2.0×1013/cm2的剂量注入BF2(氟化硼)作为袋状层，并在1.5keV下以6.0×1014/cm2的剂量注入As(砷)作为延伸区域。
接着，如图5B所示，通过CVD方法在整个表面上沉积例如具有20nm厚度的氮化硅，并且进一步沉积具有35nm厚度的氧化硅，随后，在整个表面上进行回蚀。该处理的结果是，在偏移间隔部23的两侧形成了由氮化硅制成的侧壁间隔部24以及由氧化硅制成的侧壁间隔部25。侧壁间隔部也可以是由氧化硅膜、氮化硅膜和氧化硅膜依次层叠而得到的三层层叠绝缘膜。
接着，如图6A所示，例如将侧壁间隔部(24和25)、偏移间隔部23以及硬掩模22(或伪栅极电极21)用作掩模，将杂质离子注入到活性区域中。例如，在4.0keV下以4.0×1015/cm2的剂量注入B(硼)。当在未显示的区域中形成NMOS时，例如，在20keV下以4.0×1013/cm2的剂量注入P(磷)。
上述的结果是，在半导体基板10中，形成了与延伸区域12相连的源极/漏极区域13。
之后，为了激活杂质，进行尖峰快速热退火(RTA)处理(1030～1070℃)的热处理。
接着，如图6B所示，例如，通过稀氢氟酸(diluted hydrofluoric acid，DHF)的预处理，利用溅射法在整个表面上沉积具有2～8nm膜厚度的难熔金属(例如镍、钴或铂等)。接着，对其中有该难熔金属与源极/漏极区域表面上的硅相接触的区域进行硅化物化处理(silicide)，从而形成难熔金属硅化物层14。之后，除去没有反应的难熔金属。
此处，在DHF处理过程中除去由氧化硅制成的侧壁间隔部25。下面，对仅保留了由氮化硅制成的侧壁间隔部24的情况进行说明。
接着，如图7A所示，例如通过CVD方法等在整个表面上沉积具有150～200nm厚度的氧化硅使其覆盖硬掩模层22(或伪栅极电极21)，从而形成第一层间绝缘膜26。
接着，如图7B所示，例如使用CMP方法从上表面进行研磨，直至露出伪栅极电极21的表面为止。
接着，如图8A所示，例如，通过干式蚀刻处理除去伪栅极电极21。
上述蚀刻应该满足这样的蚀刻条件：它相对于由氧化硅制成的伪栅极绝缘膜具有足够的选择比。此时，伪栅极绝缘膜20的膜厚度是能够耐得住干式蚀刻的膜厚度，因此，不会损坏半导体基板10。
接着，如图8B所示，例如使用氢氟酸除去伪栅极绝缘膜20和偏移间隔部23。
以上述方式，在成对的偏移间隔部24之间的区域中形成了栅极电极用凹槽“A”。
接着，如图9A所示，例如通过CVD方法在整个表面上沉积具有2～6nm厚度的氮化硅(SiN)、包含硼的氮化硅(SiBN)或者包含碳的氮化硅(SiCN)，并在整个表面上对该沉积层进行回蚀。
作为该处理的结果，在栅极电极用凹槽“A”内侧的壁面上形成了偏移间隔部27，它用于仅对在延伸区域处的杂质没有扩散到此的沟道区域中的硅进行蚀刻。
在上述工艺之后，进行用于SiGe外延生长的且利用氢氟酸来实现的预处理工序，并且可使用耐得住氢氟酸的氮化硅膜、包含硼的氮化硅膜或者包含碳的氮化硅膜。必须将偏移间隔部27的膜厚度控制为大约2～6nm，以便仅仅蚀刻必要区域处的硅。
接着，如图9B所示，例如将偏移间隔部27用作掩模，仅对延伸区域的杂质没有扩散到此的沟道区域中的硅进行蚀刻，从而形成SiGe层埋置用凹部10a。SiGe层埋置用凹部10a具有第一宽度。
SiGe层埋置用凹部10a的深度为大约5～20nm。SiGe层埋置用凹部10a可形成得使得：至少，有载流子迁移的反转层(inversion layer)区域要作为该SiGe层。
接着，如图10A所示，例如在通过氢氟酸进行预处理之后，进行外延生长，从而以埋置在SiGe层埋置用凹部10a中的方式形成SiGe层15。SiGe层15沿沟道方向具有第一宽度。按组分能够将SiGe层表示为Si1-xGex(x＝0～1)，其中能够自由地改变Ge浓度。
接着，如图10B所示，例如使用热磷酸除去由氮化硅膜、SiBN膜或者包含碳的氮化硅(SiCN)制成的偏移间隔部27。此时，优选仅除去所形成的偏移间隔部27。例如，当偏移间隔部27的膜厚度为4nm时，进行使用热磷酸除去恰好4nm的氮化硅或SiBN的处理。
上述处理的结果是：使栅极电极用凹槽“A”中的半导体基板10表面再次露出。
接着，如图11A所示，例如在整个表面上形成由诸如氧化铪或者氧化铝等高k膜制成的栅极绝缘膜28，使其覆盖位于已除去了偏移间隔部27的栅极电极用凹槽“A”的底部处的SiGe层的表面。
接着，如图11B所示，例如使用溅射法或CVD法以填充栅极电极用凹槽“A”的方式，在栅极绝缘膜28上形成具有第二宽度的栅极电极29，该第二宽度是在从SiGe层形成区域伸出的区域处比第一宽度宽。
栅极电极29例如由氮化钛或硅化铪(HfSi)等制成。
接着，如图12A所示，例如，通过CMP工艺除去沉积在栅极电极用凹槽“A”外部的栅极电极用导电材料，从而形成埋置在栅极电极用凹槽“A”中的栅极电极29。
接着，如图12B所示，例如通过CVD法在整个表面上沉积具有50～100nm膜厚度的氧化硅，从而形成第二层间绝缘膜30。
随后进行如下处理：例如，以贯穿第二层间绝缘膜30和第一层间绝缘膜26的方式，形成到达源极/漏极区域13的难熔金属硅化物层14的开口及到达栅极电极29的开口。
在所获得的开口中，沉积Ti(30nm)/Tin(10nm)作为阻挡金属，并在上述开口中埋置由钨等制成的插塞31。另外，图形化地形成与插塞31相连的导电材料，从而形成上侧布线32。
如上所述，能够制造出结构与图1和图2A及图2B所示的半导体器件的结构相同的半导体器件。
在本实施例中，如图2B所示，能够形成具有重叠区域的延伸区域，在该重叠区域中，延伸区域12进入到栅极电极29的下方。
在本实施例的晶体管中，形成了具有第二宽度的栅极电极，该第二宽度在从SiGe层形成区域伸出的区域处比SiGe层的第一宽度宽。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会达到SiGe层。根据这种结构，在抑制了因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
根据本实施例的半导体器件制造方法，能够形成这样的MOS场效应晶体管：它在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
第二实施例
半导体器件的剖面结构
图13为本实施例的半导体器件的剖面图。
例如，在栅极电极用凹槽“A”的底部形成有由氧化硅等制成的栅极绝缘膜33。在栅极绝缘膜33上层的栅极电极用凹槽“A”中形成有由多晶硅制成的栅极电极34。在栅极电极34的上表面形成有由NiSi等制成的难熔金属硅化物层35。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，形成了具有第二宽度的栅极电极，该第二宽度在从SiGe层形成区域伸出的区域处比SiGe层的第一宽度宽。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
根据上述结构，以与第一实施例相同的方式，本实施例的半导体器件在抑制了因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，以相同的方式进行直至第一实施例的图10B的各工序，直到获得图14A所示的结构。
接着，例如，如图14B所示，例如通过CVD方法等形成由氧化硅制成的栅极电极膜33，使其覆盖位于已经除去了偏移间隔部的栅极电极用凹槽“A”的底部处的SiGe层的整个表面。
接着，如图15A所示，通过CVD方法以填充栅极电极用凹槽“A”的方式沉积多晶硅，从而在栅极绝缘膜33上形成具有在从SiGe层形成区域伸出的区域处比第一宽度宽的第二宽度的栅极电极34。
接着，如图15B所示，例如，通过CMP处理除去沉积在栅极电极用凹槽“A”外部的上述多晶硅，从而形成埋置在栅极电极用凹槽“A”中的栅极电极34。
接着，如图16A所示，例如，通过稀氢氟酸(DHF)的预处理，利用溅射法在整个表面上沉积具有2～8nm膜厚度的诸如镍、钴或铂等难熔金属。接着，对难熔金属与栅极电极表面上的硅相接触的区域进行硅化物化处理，从而形成难熔金属硅化物层35。之后，除去没有反应的难熔金属。
接着，如图16B所示，例如，通过CVD方法等在整个表面上沉积膜厚度为50～100nm的氧化硅，从而形成第二层间绝缘膜30。
随后进行如下处理：例如，以贯穿第二层间绝缘膜30和第一层间绝缘膜26的方式，形成到达源极/漏极区域13的难熔金属硅化物层14的开口及到达栅极电极34的难熔金属硅化物层35的开口。
在所获得的开口中，沉积Ti(30nm)/Tin(10nm)作为阻挡金属，并在上述开口中埋置由钨等制成的插塞31。另外，图形化地形成与插塞31相连的导电材料，从而形成上侧布线32。
如上所述，能够制造出结构与图13所示的半导体器件的结构相同的半导体器件。
除了上述工序以外的其他工序与第一实施例实质上相同。
根据本实施例的半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
第三实施例
半导体器件的剖面结构
图17A为本实施例的半导体器件的剖面图，并且图17B为图17A的一部分的放大图，该部分亦即在延伸区域、栅极电极以及SiGe层附近的部分。
例如，SiGe层埋置用凹部10b具有这样的区域：在该区域中，随着从半导体基板10表面算起的深度加深，该凹部的沿沟道方向的宽度变宽。因此，埋置在SiGe层埋置用凹部10b中的SiGe层15具有这样的区域：在该区域中，随着从半导体基板10表面算起的深度加深，该SiGe层的沿沟道方向的宽度变宽。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，形成了具有第二宽度的栅极电极，该第二宽度在从SiGe层形成区域伸出的区域处比SiGe层的第一宽度宽。将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
如上所述，本实施例的半导体器件在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及载流子速度的增大。结果，能够改善晶体管的驱动电流。
Si1-xGex(x＝0～1)中的空穴载流子迁移率较高的原因之一在于包含了具有高载流子迁移率的Ge。另外，还需提及的是：由于包含了离子半径大于Si的离子半径的Ge，因此，会向沟道区域中的Si1-xGex(x＝0～1)提供压缩应力。该效果有助于改善空穴载流子迁移率。因此，SiGe层的体积越大，压缩应力就越大。该Si1-xGex(x＝0～1)层的结构(其具有随着从半导体基板10表面算起的深度加深，沿沟道方向的宽度变宽的区域)能够增大上述压缩应力，这进一步会增大载流子迁移率。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，以相同的方式进行直至第一实施例的图9A的各工序，直到获得图18A所示的结构。
接着，如图18B所示，例如，通过将偏移间隔部27用作掩模，仅对延伸区域的杂质没有扩散至此的沟道区域中的Si进行蚀刻，从而形成SiGe层埋置用凹部10b。SiGe层埋置用凹部10b沿沟道方向具有第一宽度。
SiGe层埋置用凹部10b的深度为大约5nm～20nm。SiGe层埋置用凹部10b可形成得：至少，有载流子迁移的反转层区域要作为该SiGe层。
此处，为了形成具有沿沟道方向的宽度随着从半导体基板表面算起的深度加深而变宽的区域的形状，例如，在初始状态下采用各向异性蚀刻条件，并且随后使用各向同性蚀刻条件。
接着，例如，在通过氢氟酸进行预处理之后，进行外延生长，从而以埋置在SiGe层埋置用凹部10b中的方式形成SiGe层15。
在本实施例中，在形成SiGe层15的工序中，该SiGe层15被形成得包括这样的区域：该区域中，随着从半导体基板10表面算起的深度加深，SiGe层15的沿沟道方向的宽度变宽。
SiGe层15沿沟道方向具有第一宽度。按组分能够将SiGe层表示为Si1-xGex(x＝0～1)，其中能够自由改变Ge浓度。
由于在其上进行外延生长的区域的上表面较窄，因此，优选采用仅仅从下表面进行的各向异性外延生长条件，以便在被蚀刻的区域上充分进行外延生长。
除了上述工序以外的其他工序与第一实施例实质上相同。
根据本实施例的半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
第四实施例
半导体器件的剖面结构
图19A为本实施例的半导体器件的剖面图，并且图19B为图19A的一部分的放大图，该部分亦即在延伸区域、栅极电极以及SiGe层附近的部分。
例如，在SiGe层15中，Ge浓度从SiGe层15的位于源极/漏极区域13侧的端部朝SiGe层15的中央方向增大。例如，按照Ge浓度的高低，依次形成了低浓度SiGe层15a、中等浓度SiGe层15b以及高浓度SiGe层15c。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，形成了具有第二宽度的栅极电极，该第二宽度在从SiGe层形成区域伸出的区域处比SiGe层15的第一宽度宽。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
如上所述，以与第一实施例相同的方式，本实施例的半导体器件在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
特别是，在本实施例的晶体管中，Ge浓度朝着沟道中央增大。由于Ge浓度是逐渐增大的，因此，能够在不会导致在Si层与Si1-xGex(x＝0～1)层之间产生缺陷的情况下，增大了最大限度的Ge浓度。结果，就能够使能势更加急剧地变化，这进一步增大了载流子速度。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，以相同的方式进行各工序，直到获得第一实施例的图9B所示的结构。
接着，例如，在通过氢氟酸进行预处理之后，进行外延生长从而以埋置在SiGe层埋置用凹部10a中的方式形成SiGe层15。此处，依次形成低浓度SiGe层15a、中等浓度SiGe层15b以及高浓度SiGe层15c。作为该处理的结果，Ge浓度从SiGe层15的位于源极/漏极区域13侧的端部朝着SiGe层15的中央方向增大。
除了上述工序以外的其他工序与第一实施例实质相同。
根据本实施例的半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
第五实施例
半导体器件的剖面结构
图20A为本实施例的半导体器件的剖面图，并且图20B为图20A的一部分的放大图，该部分亦即在延伸区域、栅极电极及SiGe层附近的部分。
例如，在SiGe层15中包括有由SiGe层15的上表面从半导体基板10表面伸出而得到的凸部15p，并且，Ge浓度从SiGe层的埋置在半导体基板10中的部分朝凸部15p的方向增大。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，栅极电极被形成得具有在从SiGe层形成区域伸出的区域处比第一宽度宽的第二宽度。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
如上所述，以与第一实施例相同的方式，本实施例的半导体器件在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
特别是，在本实施例的晶体管中，凸部15p中的价带的能势变得更陡。结果，能够加速载流子速度并进而能够使其增大。
由于在这种情况下本结构具有凸部，因此，沟道长度会稍微加长。必须以不会抵消所增大的载流子速度的程度来确定凸部的高度。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，以相同的方式进行直至图9B的各工序，直到获得图21A所示的结构。
接着，如图21B所示，例如，在通过氢氟酸进行预处理之后，进行外延生长从而以埋置在SiGe层埋置用凹部10a中的方式形成SiGe层15。另外，连续地形成由SiGe制成的凸部15p。
此处，按组分能够将SiGe层表示为Si1-xGex(x＝0～1)，其中能够自由地改变Ge浓度。此时，在使Ge浓度朝着SiGe层的上表面和凸部15p增大的条件下进行外延生长。Ge浓度随着载流子从源极流向沟道中央而增大，这能改善载流子迁移率。
除了上述工序以外的其他工序与第一实施例实质相同。
根据本实施例的半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
第六实施例
半导体器件的剖面结构
图22为本实施例的半导体器件的剖面图。
例如，在源极/漏极区域13的表层部分处埋置有源极/漏极用SiGe层16。
在源极/漏极用SiGe层16的表层处形成有由NiSi等制成的难熔金属硅化物层14。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，形成了具有第二宽度的栅极电极，该第二宽度在从SiGe层形成区域伸出的区域处比SiGe层的第一宽度宽。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
如上所述，以与第一实施例相同的方式，本实施例的半导体器件在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
特别是，在本实施例的晶体管中，在源极/漏极区域中包括有源极/漏极用SiGe层16，从而增大了施加到SiGe层15上的压缩应力并改善了空穴载流子迁移率。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，以相同的方式进行直至图5B所示工序的各工序。
接着，如图23A所示，例如，通过将侧壁间隔部(24和25)作为掩模，从延伸区域12的表面对在要作为源极/漏极区域的各区域处的Si进行蚀刻，从而形成用于埋置源极/漏极用SiGe层的凹部10c。
接着，如图23B所示，例如，在通过氢氟酸进行预处理之后，进行外延生长从而以埋置在用于埋置源极/漏极用SiGe层的凹部10c中的方式形成源极/漏极用SiGe层16。另外，源极/漏极用SiGe层16能够自由改变Ge浓度。
接着，如图24A所示，例如，通过将侧壁间隔部(24和25)、偏移间隔部23以及硬掩模22(或伪栅极电极21)作为掩模，将杂质离子注入到活性区域中。作为该工序的结果，在半导体基板10中形成了与延伸区域12相连的源极/漏极区域13。
之后，为了激活杂质，进行尖峰RTA处理(1030～1070℃)的热处理。
接着，如图24B所示，例如，通过稀氢氟酸(DHF)的预处理，利用溅射法在整个表面上沉积具有2～8nm膜厚度的难熔金属(例如镍、钴或铂等)。接着，对难熔金属与源极/漏极区域表面上的硅相接触的区域进行硅化物化处理，从而形成难熔金属硅化物层14。之后，除去没有反应的难熔金属。
此处，在DHF处理中除去由氧化硅制成的侧壁间隔部25。
除了上述工序以外的其他工序与第一实施例实质上相同。
根据本实施例的半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及载流子速度的增大。
第七实施例
半导体器件的剖面结构
图25为本实施例的半导体器件的剖面图。
在SiGe层埋置用凹部10d中，在该SiGe层埋置用凹部的内表面上形成有具有规定厚度的Si层15d，并且，在Si层15d的上层形成沿沟道方向具有第一宽度的SiGe层15e。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，栅极电极被形成得具有在从SiGe层形成区域伸出的区域处比第一宽度宽的第二宽度。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
如上所述，以与第一实施例相同的方式，本实施例的半导体器件在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，以相同的方式进行直至第一实施例的图8B的各工序，直到获得图26A所示的结构。
接着，如图26B所示，例如，通过将侧壁间隔部24作为掩模，对沟道区域中的Si进行蚀刻，从而形成SiGe层埋置用凹部10d。本实施例与第一实施例的不同在于：在没有再次形成偏移间隔部的情况下，对Si进行蚀刻。
接着，如图26C所示，例如，在通过氢氟酸等进行预处理之后，进行外延生长。
在这种情况下，在SiGe层埋置用凹部10d的内壁上生长出具有规定厚度的Si层15之后，形成沿沟道方向具有第一厚度的SiGe层15e。
由于其中有杂质存在于延伸区域处的各区域必须由Si制成，因此，在外延生长的第一步中就生长Si。在随后的工序中，必须将Si层15d形成为达到通过热处理使延伸区域处的杂质扩散的程度，并且，Si层15d的厚度为约1～3nm。
按组分能够将SiGe层15e表示为Si1-xGex(x＝0～1)，其中可以自由地改变Ge浓度。
除了上述工序以外的其他工序与第一实施例实质上相同。
根据该半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及载流子速度的增大。
第八实施例
半导体器件的剖面结构
图27为本实施例的半导体器件的剖面图。
本实施例的半导体器件具有包括PMOS和NMOS的CMOS结构。
该PMOS具有与第一实施例相同的结构。
该NMOS例如具有以下结构。例如，在由n型硅(Si)制成的半导体基板10上形成有p阱17，所述半导体基板10具有被元件隔离绝缘膜11元件隔离出的沟道形成区域，并且，在该沟道形成区域处形成有SiGe层埋置用凹部10e。沿沟道方向埋置有具有第一宽度的n型SiGe层15f。
另外，在夹着要成为沟道形成区域的SiGe层15f这个区域的两侧区域处，在半导体基板10上形成有一对由氮化硅膜等制成的侧壁间隔部24。
例如，这对侧壁间隔部24之间的区域是栅极电极用凹槽。由介电常数比氧化硅高的诸如氧化铪或氧化铝等所谓高k膜或类似物制成的栅极绝缘膜28被形成得覆盖着该栅极电极用凹槽的包含其底部的内壁表面。
例如，由金属材料等制成的栅极电极36形成得被埋置在栅极绝缘膜28上层处的栅极电极用凹槽中。栅极电极36由选自下组中的金属制成：该组包括钨、铪、钽、钛、钼、钌、镍和铂，或者由包含这些金属的合金制成，或者由这些金属的化合物制成。
另外，例如，在n阱17上，在包括位于侧壁间隔部24下方的至少一部分且夹着要作为沟道形成区域的SiGe层15f的两侧区域处，形成有包括n型延伸区域12a的n型源极/漏极区域13a。
在源极/漏极区域13a的表层部分处形成有由NiSi等制成的难熔金属硅化物层14。
以上述方式，形成了NMOS。
以与PMOS相同的方式，利用由氧化硅制成的第一层间绝缘膜26和第二层间绝缘膜30来覆盖上述NMOS，且形成到达源极/漏极区域的开口，并且进一步形成插塞和上侧布线。
在本实施例中，形成NMOS的栅极电极36时和形成PMOS的栅极电极29时所用的导电材料是不同的。
例如，NMOS的栅极电极36由HfSi制成，而PMOS的栅极电极29由TiN制成。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，在PMOS中，栅极电极被形成得具有在从SiGe层形成区域伸出的区域处比第一宽度宽的第二宽度。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
以与第一实施例相同的方式，本实施例的半导体器件的PMOS在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，在NMOS形成区域ANMOS和PMOS形成区域APMOS中，以相同的方式进行直至第一实施例的图11A的各工序，直到获得图28A所示的结构。
但是，在NMOS形成区域ANMOS中形成有p阱17，并且使用n型杂质来进行离子注入以形成延伸区域12a和源极/漏极区域13a。
接着，如图28B所示，通过使用例如溅射法或CVD法，沉积HfSi以便填充NMOS形成区域ANMOS和PMOS形成区域APMOS中的栅极电极用凹槽。作为该处理的结果，形成了用于NMOS的栅极电极36。
接着，如图29A所示，形成用于保护NMOS形成区域ANMOS的抗蚀剂膜37，对该抗蚀剂膜进行蚀刻以便除去PMOS形成区域APMOS中的栅极电极36。
接着，如图29B所示，例如，通过使用例如溅射法或CVD法，沉积TiN以便填充PMOS形成区域APMOS中的栅极电极用凹槽。作为该处理的结果，形成了用于PMOS的栅极电极29。在NMOS形成区域ANMOS中，栅极电极29堆叠在栅极电极36上。
接着，如图30A所示，例如，通过例如CMP处理除去堆叠在各栅极电极用凹槽外部的栅极电极用导电材料，从而形成埋置在各栅极电极用凹槽中的栅极电极(29和36)。
接着，如图30B所示，通过例如CVD法，在整个表面上沉积膜厚度为50～100nm的氧化硅来形成第二层间绝缘膜30。
除了上述工序以外的其他工序与第一实施例实质上相同。
根据该半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在PMOS中抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
第九实施例
半导体器件的剖面结构
图31为本实施例的半导体器件的剖面图。
本实施例的半导体器件具有包括PMOS和NMOS的CMOS结构。
PMOS具有与第一实施例相同的结构。
NMOS例如具有以下结构。例如，在由n型硅(Si)制成的半导体基板10上形成有SiGe层18，所述半导体基板10具有被元件隔离绝缘膜11元件隔离出的沟道形成区域。在SiGe层18的沟道形成区域以外的其他区域中已将SiGe层18除去，并且，形成有Si层19。
在Si层19中形成有包括延伸区域12a的源极/漏极区域13a，并且，在源极/漏极区域13a的表层部分处形成有由NiSi等制成的难熔金属硅化物层14。
以上述方式，形成了NMOS。
以与PMOS相同的方式，利用由二氧化硅制成的第一层间绝缘膜26和第二层间绝缘膜30来覆盖上述NMOS，并形成达到源极/漏极区域的开口，并且进一步形成了插塞和上侧布线。
在本实施例中，形成NMOS的栅极电极36时和形成PMOS的栅极电极29时所用的导电材料是不同的。
例如，NMOS的栅极电极36由HfSi制成，而PMOS的栅极电极29由TiN制成。这两个电极也可以由同样的栅极电极29制成。
除了上述结构以外，本器件具有与第一实施例相同的结构。
在本实施例的晶体管中，在PMOS中，栅极电极被形成得具有在从SiGe层形成区域伸出的区域处比第一宽度宽的第二宽度。另外，将该晶体管形成为这样：从源极/漏极区域中所包括的延伸区域与半导体基板之间的接合面延伸的耗尽层不会到达SiGe层。
以与第一实施例相同的方式，本实施例的半导体器件的PMOS在抑制了MOS场效应晶体管中因窄带隙造成的接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。结果，能够改善晶体管的驱动电流。
半导体器件制造方法
下面，参照附图对本实施例的半导体器件制造方法进行说明。
首先，如图32A所示，在具有NMOS形成区域ANMOS和PMOS形成区域APMOS的由硅制成的半导体基板10上，图形化地形成用于保护PMOS形成区域APMOS的氮化硅膜38。
接着，如图32B所示，通过在NMOS形成区域ANMOS中蚀刻至规定深度而除去Si，由此形成NMOS用凹部10f。
接着，如图32C所示，进行外延生长从而在NMOS形成区域ANMOS中形成SiGe层18。
在上述生长之后，通过使用CMP方法等，使NMOS形成区域ANMOS中的SiGe层18的表面与PMOS形成区域APMOS中的由Si制成的半导体基板10的表面对齐。
接着，如图33A所示，图形化地形成具有约100～200nm厚度的元件隔离绝缘膜11，以便在NMOS形成区域ANMOS和PMOS形成区域APMOS中的由硅制成的半导体基板10上隔离出活性区域。
接着，如图33B所示，在NMOS形成区域ANMOS和PMOS形成区域APMOS中进行用于阱和沟道的离子注入，从而形成伪栅极绝缘膜20、伪栅极电极21和硬掩模22。
接着，如图34A所示，通过例如CVD法，在整个表面上沉积厚度为4～8nm的氮化硅、包含硼的氮化硅(SiBN)或者包含碳的氮化硅(SiCN)。接着，形成用于保护PMOS形成区域APMOS的抗蚀剂膜39，并在NMOS形成区域ANMOS中对该抗蚀剂膜39进行回蚀。
作为该处理的结果，在NMOS形成区域ANMOS中，在伪栅极电极21的两侧形成了偏移间隔部23。
使用氮化硅、包含硼的氮化硅或者包含碳的氮化硅的原因在于：在沉积该材料之后有外延生长工序，所以要确保选择性。
接着，如图34B所示，例如，在NMOS形成区域ANMOS中，利用抗蚀剂膜39、硬掩模22以及偏移间隔部23作为掩模，从SiGe层18的表面对在要作为源极/漏极区域的各区域处的SiGe层18进行蚀刻。作为该处理的结果，形成了用于源极/漏极用Si层的凹部18a。
随后，除去抗蚀剂膜39，并且如图35A所示，在通过例如氢氟酸等进行预处理之后，进行外延生长，以便在NMOS形成区域ANMOS中以填充在用于源极/漏极用Si层的凹部18a中的方式形成源极/漏极用Si层19。
接着，如图35B所示，形成用于保护NMOS形成区域ANMOS的抗蚀剂膜40，并在PMOS形成区域APMOS中对该抗蚀剂膜40进行回蚀。
作为该处理的结果，在PMOS形成区域APMOS中，在伪栅极电极21的两侧形成了偏移间隔部23。
在上述工序之后的各工序与第一实施例和第八实施例相同，并且，基本上以与第一实施例相同的方式进行除了上述工序以外的其他各工序，从而制造出图31所示的半导体器件。
根据该半导体器件制造方法，以与第一实施例相同的方式，能够形成这样的MOS场效应晶体管：它在PMOS中抑制了接合部泄漏的同时，能够实现载流子迁移率的提高以及沟道中载流子速度的增大。
本发明不限于以上各实施例。
例如，在第一实施例～第七实施例中，虽然在附图中仅仅显示了PMOS，但是，可采用还包括NMOS的CMOS半导体器件。
另外，在不脱离本发明主旨的范围内，可做出各种改进。

Claims (15)

1.一种半导体器件，其包括：
半导体基板，在该半导体基板中，在沟道形成区域中埋置有沿沟道方向具有第一宽度的SiGe层；
栅极绝缘膜，它形成在所述沟道形成区域上；
栅极电极，它形成在所述栅极绝缘膜上并具有从所述SiGe层的形成区域伸出的区域，所述栅极电极具有比所述第一宽度宽的第二宽度；以及
源极/漏极区域，它们具有形成在夹着所述沟道形成区域的所述半导体基板上的延伸区域；
由此形成了场效应晶体管，
其中，所述延伸区域与所述SiGe层是分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
2.根据权利要求1所述的半导体器件，其中，所述延伸区域具有进入到所述栅极电极下方的重叠区域。
3.根据权利要求1所述的半导体器件，其中，包括这样一个区域：在该区域中，随着从所述半导体基板表面算起的深度加深，所述SiGe层的沿沟道方向的宽度变宽。
4.根据权利要求1所述的半导体器件，其中，在所述SiGe层中，Ge浓度从所述SiGe层的位于所述源极/漏极区域侧的端部向所述SiGe层的中央方向增大。
5.根据权利要求1所述的半导体器件，其中，在所述SiGe层中，包括由所述SiGe层的上表面从所述半导体基板表面伸出而得到的凸部，并且Ge浓度从所述SiGe层的埋置在所述半导体基板中的部分朝所述凸部的方向增大。
6.根据权利要求1所述的半导体器件，其中，在所述源极/漏极区域的表层部分处埋置有源极/漏极用SiGe层。
7.一种半导体器件制造方法，其包括以下步骤：
在包括沟道形成区域的半导体基板上形成伪栅极绝缘膜和伪栅极电极；
在所述伪栅极电极的两侧形成偏移间隔部；
通过将所述偏移间隔部和所述伪栅极电极作为掩模，在所述半导体基板上形成延伸区域；
在所述偏移间隔部的两侧形成侧壁间隔部；
通过将所述侧壁间隔部、所述偏移间隔部以及所述伪栅极电极用作掩模，在所述半导体基板上形成源极/漏极区域；
形成覆盖所述伪栅极电极的绝缘膜；
移除所述绝缘膜，直至所述伪栅极电极从所述绝缘膜的上表面露出为止；
通过除去所述伪栅极电极和所述伪栅极绝缘膜，形成栅极电极用凹槽；
在所述半导体基板的位于所述栅极电极用凹槽的底部处的表面上形成SiGe层埋置用凹部；
在所述SiGe层埋置用凹部中形成沿沟道方向具有第一宽度的SiGe层；
除去所述偏移间隔部；
在除去了所述偏移间隔部的所述栅极电极用凹槽的底部处的所述SiGe层上形成栅极绝缘膜；以及
以填充所述栅极电极用凹槽的方式，在所述栅极绝缘膜上形成具有比所述第一宽度宽的第二宽度的栅极电极，
由这些步骤形成了场效应晶体管，
其中在形成所述SiGe层的步骤中，所述延伸区域与所述SiGe层被形成得是彼此分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
8.根据权利要求7所述的半导体器件制造方法，其中，在形成所述SiGe层埋置用凹部的步骤中，是利用所述偏移间隔部作为掩模在所述偏移间隔部之间的区域处形成所述SiGe层埋置用凹部的。
9.根据权利要求7所述的半导体器件制造方法，其中，
在形成所述SiGe层埋置用凹部的步骤之前，已除去了所述偏移间隔部；
在形成所述SiGe层埋置用凹部的步骤中，是利用所述侧壁间隔部作为掩模在所述侧壁间隔部之间的区域处形成所述SiGe层埋置用凹部的；并且
在形成所述SiGe层的步骤中，是在所述SiGe层埋置用凹部的内壁处生长了具有规定厚度的Si层之后，形成沿所述沟道方向具有所述第一宽度的所述SiGe层的。
10.根据权利要求7所述的半导体器件制造方法，其中，在形成所述延伸区域的步骤中，将所述延伸区域形成得包括进入到所述栅极电极下方的重叠区域。
11.根据权利要求7所述的半导体器件制造方法，其中，
在形成所述SiGe层埋置用凹部的步骤中，将该凹部形成得具有这样的区域：在该区域中，随着从所述半导体基板表面算起的深度加深，该凹部沿所述沟道方向的宽度变宽，并且，
在形成所述SiGe层的步骤中，将所述SiGe层形成得具有这样的区域：在该区域中，随着从所述半导体基板表面算起的深度加深，所述SiGe层的沿沟道方向的宽度变宽。
12.根据权利要求7所述的半导体器件制造方法，其中，在形成所述SiGe层的步骤中，将所述SiGe层形成得使Ge浓度从所述SiGe层的位于所述源极/漏极区域侧的端部向所述SiGe层的中央方向增大。
13.根据权利要求7所述的半导体器件制造方法，其中，在形成所述SiGe层的步骤中，形成了由所述SiGe层的上表面从所述半导体基板表面伸出而得到的凸部，并且将所述SiGe层形成得使Ge浓度从所述SiGe层的埋置在所述半导体基板中的部分朝所述凸部的方向增大。
14.根据权利要求7所述的半导体器件制造方法，其还包括以下步骤：
在所述源极/漏极区域的表层部分处，以埋置在该表层部分中的方式形成源极/漏极用SiGe层。
15.一种半导体器件制造方法，其包括以下步骤：
在夹着半导体基板的要成为沟道形成区域的区域的两个区域处，形成包括延伸区域的源极/漏极区域；
在所述半导体基板的要成为所述沟道形成区域的区域处，以埋置在该区域中的方式形成沿沟道方向具有第一宽度的SiGe层；
在所述沟道形成区域上形成栅极绝缘膜；以及
在所述栅极绝缘膜上形成具有比所述第一宽度宽的第二宽度的栅极电极，
由这些步骤形成了场效应晶体管，
其中在形成所述SiGe层的步骤中，所述延伸区域与所述SiGe层被形成得是彼此分离的，使得从所述延伸区域与所述半导体基板之间的接合面延伸的耗尽层不会到达所述SiGe层。
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