CN105405888B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体结构，包括：具有中心部分和边缘部分的衬底；位于衬底上方的隔离层；部分地设置在隔离层中且具有顶面和侧壁表面的半导体鳍；设置在衬底的边缘部分处的、覆盖半导体鳍的顶面的一部分和侧壁表面的一部分的第一栅极；以及设置在衬底的中心部分处的、覆盖半导体鳍的顶面的一部分和侧壁表面的一部分的第二栅极。第一栅极的接近隔离层的下部宽度小于第一栅极的接近半导体鳍的顶面的上部宽度。本发明还提供了一种在衬底上制造该半导体结构的方法以及一种FinFET器件。

Description

半导体结构及其制造方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及鳍式场效应晶体管(FinFET)。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度方面的持续改进，半导体工业经历了迅速的发展。集成度的这种改进主要源于不断减小最小特征尺寸，这允许更多部件集成在给定的区域中。然而，较小的特征尺寸可能导致更多泄漏电流。由于近期对更小的电子器件的需求的增长，需要减小半导体器件的泄漏电流。
在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区域包括漏极、源极、连接在漏极和源极之间的沟道区域、以及位于沟道的顶部上的用于控制沟道区域的导通和截止状态的栅极。当栅极电压大于阈值电压时，在漏极和源极之间建立起导电沟道。由此允许电子或空穴在漏极和源极之间运动。另一方面，当栅极电压小于阈值电压时，理想情况下沟道断开且没有电子或空穴在漏极和源极之间流动。然而，当半导体器件持续缩小时，由于短沟道漏电流效应，栅极无法完全控制沟道区域，尤其是沟道区域中远离栅极的部分。因此，在半导体器件缩小到深亚30纳米尺寸之后，传统的平面晶体管的相应的短栅极长度可能导致栅极不能基本上断开沟道区域。
随着半导体技术的发展，鳍式场效应晶体管(FinFET)已经作为有效的替代出现以进一步减小半导体器件的泄漏电流。在FinFET中，包括漏极、沟道区域和源极的有源区域从半导体衬底的表面向上突起，FinFET位于该有源区域上。FinFET的有源区域(类似于鳍)在截面图中的形状是矩形。此外，FinFET的栅极如同倒U形沿着三个面包围在有源区域周围。由此，栅极结构对沟道的控制变得更强。减小了传统平面晶体管的短沟道泄漏效应。因此，当FinFET截止时，栅极结构可以更好地控制沟道从而减小泄漏电流。
发明内容
根据本发明的一个方面，提供了一种半导体结构，包括：衬底，具有中心部分和边缘部分；隔离层，位于衬底上方；半导体鳍，具有顶面和侧壁表面的，半导体鳍部分地设置在隔离层中；第一栅极，覆盖半导体鳍的顶面的一部分和侧壁表面的一部分，并且设置在衬底的边缘部分处；以及第二栅极，覆盖半导体鳍的顶面的一部分和侧壁表面的一部分，并且设置在衬底的中心部分处，其中，第一栅极的接近隔离层的下部宽度小于第一栅极的接近半导体鳍的顶面的上部宽度。
优选地，衬底还包括：衬底的中心部分处和边缘部分处的密集栅极区域和分散栅极区域。
优选地，下部宽度和上部宽度之间的差低于15nm。
优选地，通过光谱临界尺寸方法测量的下部宽度和上部宽度之间的差值的3σ标准差值低于约2nm。
优选地，通过光谱临界尺寸方法测量的下部宽度和上部宽度之间的差值的范围低于约2.6nm。
优选地，分散栅极区域中的第二栅极的下部宽度和上部宽度之间的差减去分散栅极区域中的第一栅极的下部宽度和上部宽度的差小于约2.5nm。
优选地，密集栅极区域中的第二栅极的下部宽度和上部宽度之间的差与密集栅极区域中的第一栅极的下部宽度和上部宽度之间的差基本上相同。
根据本发明的另一方面，提供了一种FinFET结构，包括：半导体鳍，具有顶面和侧壁表面；金属栅极，位于半导体鳍的一部分上方，包围半导体鳍的顶面和侧壁表面；其中，金属栅极的底部处的第一金属栅极宽度小于半导体鳍的顶面处的第二金属栅极宽度。
优选地，第一金属栅极宽度和第二金属栅极宽度之间的差低于15nm。
优选地，第二金属栅极宽度介于约28nm至约32nm的范围内。
优选地，第二金属栅极宽度介于约235nm至约245nm的范围内。
优选地，第一金属栅极宽度和第二金属栅极宽度之间的差介于约1.5nm至约2.5nm的范围内。
优选地，衬底的边缘部分处的第一金属栅极宽度和第二金属栅极宽度之间的差与衬底的中心部分处的第一金属栅极宽度和第二金属栅极宽度之间的差的比率低于约2。
优选地，衬底的边缘部分处的第一金属栅极宽度和第二金属栅极宽度之间的差与衬底的中心部分处的第一金属栅极宽度和第二金属栅极宽度之间的差基本上相同。
根据本发明的又一方面，提供了一种在衬底上制造半导体结构的方法，包括：形成被隔离层部分包围的半导体鳍；在半导体鳍上方形成伪层；在伪层上方图案化具有预定宽度的掩模层；通过包括空间上蚀刻气体模式变化的蚀刻操作来形成伪栅极；以及以金属栅极替换伪栅极；其中，金属栅极的接近于隔离层的底部宽度小于金属栅极的接近于半导体鳍的上部宽度。
优选地，图案化具有预定宽度的掩模层包括图案化比密集栅极宽度大8倍的分散栅极宽度。
优选地，通过包括空间上蚀刻气体模式变化的蚀刻操作来形成伪栅极包括增大衬底的边缘部分处的蚀刻气体的流量。
优选地，衬底的边缘部分处的蚀刻气体的流量与衬底的中心部分处的蚀刻气体的流量的比率为约2:1。
优选地，增大衬底的边缘部分处的蚀刻气体的流量包括控制蚀刻室中的气体注入器。
优选地，该方法还包括：形成接近于金属栅极的上部宽度处的外延区域。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了具有边缘部分和中心部分的晶圆的顶视图；
图2示出了具有边缘部分和中心部分的衬底的顶视图；
图3A示出了具有密集地图案化的区域和分散地图案化的区域的管芯的顶视图；
图3B示出了具有密集地图案化的区域和分散地图案化的区域的管芯的顶视图；
图4示出了根据本发明的一些实施例的FinFET结构的立体图；
图5示出了根据本发明的一些实施例的FinFET结构的截面图；
图6示出了根据本发明的一些实施例的位于边缘部分和中心部分中的分散地图案化的FinFET结构的截面图；
图7示出了根据本发明的一些实施例的位于边缘部分和中心部分中的密集地图案化的FinFET结构的截面图；
图8示出了根据本发明的一些实施例的位于边缘部分中的密集地图案化的FinFET结构和位于中心部分中的分散地图案化的FinFET结构的截面图；
图9A示出了根据本发明的一些实施例的切口(notching)尺度的光谱临界尺寸映射(spectroscopic critical dimension mapping)；
图9B示出了根据传统技术的切口尺度的光谱临界尺寸映射；
图10至图16示出了根据本发明的一些实施例的用于制造衬底上的半导体结构的方法的片断截面图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现所提供主题的不同特征。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括额外的部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间相对术语，以容易地描述如图中所示的一个元件或部件与另一(或另一些)元件或部件的关系。除图中所示的方位之外，空间相对术语旨在包括使用或操作中的装置的各种不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在此使用的空间相对描述符可以作出相应的解释。
随着场效应晶体管(FET)中的特征尺寸的减小，对形貌和结构一致性的控制渐少。例如，FinFET结构中的底部栅极轮廓既可以是切口(notching)又可以是基脚状(footing)，这取决于图案化环境(例如，分散的图案或密集的图案)以及其在晶圆或衬底上的位置(例如，中心或边缘)。当FinFET的沟道长度减小到例如16nm或更小时，栅极的底部处的过大的基脚部件可能在最终的栅电极和邻近的导电区域(诸如，源极和/或漏极区域)之间造成电气短路桥接。
此外，栅极的底部处的基脚部件可能改变部分地位于栅电极之下的凸起的源极区域的距离和凸起的漏极区域的距离，从而导致制造晶圆或衬底内的各器件之间产生无法控制的距离波动。由于基脚轮廓(footing profile)的严重问题可能分布在晶圆或衬底内的所有器件之间，所以击穿电压Vbd在不同的器件之间变化。因此，可能出现Vbd拖尾(tailing)，这代表大量器件均具有低Vbd问题。因此，与基脚部件相反，切口部件适合位于栅极的底部以避免上述问题。
然而，这种切口部件的形成条件在衬底或晶圆上的所有半导体结构之中并不一致。例如，衬底的中心部分和边缘部分之间的蚀刻速率可能是不同的。分散区域和密集区域之间的负载效应或形貌影响可能是不同的。为了实现晶圆内部器件的一致性，在制备晶圆级的具有切口部件的半导体栅极结构时必须考虑位置和图案密度。
本发明提供了一种FinFET结构，该结构在邻近于支撑在其下方的分散层具有下部宽度，并且在邻近于半导体鳍的顶面处具有上部宽度。下部宽度在分散地图案化的区域和密集地图案化的区域中均小于上部宽度。分散地图案化的区域和密集地图案化的区域在相同的芯片中以相同条件进行制造。此外，本发明提供：无论在晶圆或衬底的中心部分还是边缘部分中均可以观察到下部宽度小于上部宽度。
本发明还提供了一种在衬底上制造半导体结构(例如，FinFET结构)的方法。该半导体结构具有本发明的所有实施例中所论述的各种切口部件。
参考图1，提供了具有多个半导体管芯的半导体晶圆。被四边形边界包围的每个区域均是半导体管芯。设置在晶圆的中心部分的半导体管芯111以及设置在晶圆的边缘部分的半导体管芯113仅作为参考。在一些实施例中，晶圆的“边缘部分”包括其中半导体管芯的至少一面与半导体晶圆的圆周相接触的区域。另一方面，晶圆的“中心部分”包括“边缘部分”以外的区域。在其他实施例中，“边缘部分”和“中心部分”可以是相对术语，其中，中心部分比边缘部分更接近于晶圆中心，而无视他们在半导体晶圆上的准确位置。类似地，如图2中所示，根据上述第一种定义，半导体衬底被示出具有中心部分(以阴影标记)和边缘部分(没有阴影)。此处所述的半导体衬底包括用于容纳半导体结构的各种类型的载体。可选地，将半导体管芯111和113的相对位置与衬底中心相比，根据以上提供的第二种定义，半导体管芯111位于中心部分中，而半导体管芯113位于边缘部分中。
在图3A和图3B中，在适当的管芯切锯操作之后，晶圆(见图1)或衬底(见图2)上的半导体管芯被分离出来且形成独立的半导体芯片。在图3A中，半导体芯片111从半导体晶圆或衬底的中心部分处分离，而在图3B中，半导体芯片113从半导体晶圆或衬底的边缘部分处分离。从顶向下看，大致可以观察到半导体芯片上的多个区域。例如，区域111A是I/O区域，区域111B是逻辑区域，区域111C是模拟区域，区域111D是存储器区域，以及区域111E是静态随机存取存储器(SRAM)区域。类似地，相同的区域分类适用于图3B中示出的半导体芯片113。在一些实施例中，在I/O区域(111A、113A)中可以观察到较大的线宽和各线之间的较大的间隔，而逻辑区域(111B、113B)中示出了较窄的线宽和各线之间的较窄的间隔。在本发明中，图3A和图3B中所示的I/O区域可以被称为分散地图案化的区域，或简化为“分散区域”，而图3A和图3B中所示的逻辑区域可以被称为密集地图案化的区域，或简化为“密集区域”。图3A和图3B中所示的相对尺寸并未按比例绘制，例如，分散区域不必比密集区域占据更大的管芯部分。在一些实施例中，分散区域(111A、113A)中的线宽L1是密集区域(111B、113B)中的线宽L2的约8至约10倍。
参考图4，提供了FinFET结构的立体图。在图4中，多个半导体鳍503部分地设置在隔离层502(诸如，浅沟槽隔离(STI))中。栅极501设置在鳍503上方，从而包围鳍503的顶面503A和两个侧壁表面。注意栅极501的底部设置在隔离层502的顶面502A上方。在图4中，标记出两个相互正交的平面A和平面B，从而示出在本发明的后续附图中所提供的两种类型的截面图。根据如图4所示的平面A来描绘本发明的图5至图9、图12、图14和图16。根据如图4中所示的平面B来描绘本发明的图10至图11、图13和图15。平面A示出了半导体鳍503的平行于其纵向方向的表面以及栅极宽度(接近沟槽长度)。平面B示出了半导体鳍503的垂直于其纵向方向的表面。
参考图5，提供了根据图4中的半导体结构的平面A的截面。半导体结构包括衬底500、位于衬底500上方的隔离层502、部分设置在隔离层502中的半导体鳍503、以及位于半导体鳍503上方且包围半导体鳍503的顶面503A和侧壁表面(图5中未示出)的栅极501。半导体鳍503的侧壁表面可以参考本发明的图10，其中可以从图4中的平面B中看出侧壁表面503B。注意图5中所示的虚线指的是以上论述的不同各层的物理边界不处于同一平面上。例如，半导体鳍503部分嵌入在隔离层502中，从而描绘出了半导体鳍503的位于隔离层502之上的部分，而半导体鳍503的被隔离层502所围绕的其他部分没有描绘出来。例如另一个实例，由于栅极501包围半导体鳍503的顶面503A和侧壁表面，半导体鳍503中示出的虚线表示栅极501的包围半导体鳍503的侧壁表面的部分。
在图5中，栅极501在半导体鳍503的顶面503A和隔离层502的顶面502A处落于半导体鳍503上。图5中所示的下部宽度D2是接近隔离层502的顶面502A测量的栅极宽度。上部宽度D1是接近半导体鳍503的顶面503A测量的栅极宽度。在一些实施例中，下部宽度D2小于上部宽度D1。当上部宽度D1宽于下部宽度D2时，栅极501被称为具有“切口”部件，与上部宽度D1小于下部宽度D2的“基脚”部件相反。本发明中提供：来自衬底的不同部分和/或不同图案化密度区域的栅极501都具有“切口”部件。
参考图6，为了简单比较的目的，平行地布置半导体衬底的两个不同管芯上的半导体结构。如之前在图3A和图3B中所论述的，半导体结构111A是来自衬底的中心部分的管芯的分散区域(下文中为“第二分散栅极111A”)，半导体结构113A是来自衬底的边缘部分的管芯的分散区域(下文中为“第一分散栅极113A”)。如图6中所示，第一栅极和第二栅极中的下部宽度D2分别小于第一分散栅极和第二分散栅极的上部宽度D1。在一些实施例中，下部宽度D2和上部宽度D1之间的差(“D1-D2”)低于15nm。然而，(D1-D2)在第一分散栅极和第二分散栅极中可以是不同的值。在一些实施例中，第二分散栅极的D1-D2减去第一分散栅极的(D1-D2)小于约2.5nm。
参考图7，为了简单比较的目的，平行地布置半导体衬底的两个不同管芯上的半导体结构。如之前在图3A和图3B中论述的，半导体结构111B是来自衬底的中心部分的管芯的密集区域(下文中为“第二密集栅极111B)，半导体结构113B是来自衬底的边缘部分的管芯的密集区域(下文中为“第一密集栅极113B”)。如图7中所示，第一密集栅极和第二密集栅极中的下部宽度D2分别小于第一密集栅极和第二密集栅极的上部宽度D1。在一些实施例中，下部宽度D2和上部宽度D1之间的差(“D1-D2”)低于15nm。然而，(D1-D2)在第一密集栅极和第二密集栅极中可以是不同的值。在一些实施例中，第二密集栅极的D1-D2和第一密集栅极的(D1-D2)基本上相同。
参考图8，为了简单比较的目的，平行地布置半导体衬底的两个不同管芯上的半导体结构。在图8中，栅极501是围绕半导体鳍503的顶面503A和侧壁表面(图8中未示出)的金属栅极。半导体鳍503的侧壁表面可以参考本发明的图10，其中可以从图4的平面B中看出该侧壁表面503B。如之前在图3A和图3B中所论述的，半导体结构111A是来自衬底的中心部分的管芯的分散区域(下文中为“第二分散栅极111A”)，半导体结构113B是来自衬底的边缘部分的管芯的密集区域(下文中为“第一密集栅极113B”)。如图8中可以看出的，针对第一密集栅极的D2和/或第二分散栅极的D2的第一金属栅极宽度小于针对第一密集栅极的D1和/或第二分散栅极的D1的第二金属栅极宽度。应注意到此处涉及的第一金属栅极宽度包括实施例中所示的所有D2，而第二金属栅极宽度包括实施例中所示的所有D1。
参考图8，在一些实施例中，第一金属栅极宽度D2和第二金属栅极宽度D1之间的差(“D1-D2”)低于15nm。与第二分散栅及111A相比，第一密集栅极113B处在密集区域中且由此具有从约28nm至约32nm的第二金属栅极宽度D1。在一些实施例中，第二分散栅极111A的第二金属栅极宽度D1为约235nm至约245nm。换言之，管芯的分散区域中的第二金属栅极宽度D1比管芯的密集区域中的第二金属栅极宽度D1宽约10倍。考虑到两个不同的管芯中的密集区域，一个管芯来自衬底的边缘部分而另一个管芯来自衬底的中心部分，第一金属栅极宽度D2和第二金属栅极宽度D1之间的差(D2-D1)在约1.5nm至约2.5nm的范围内。考虑到两个不同管芯中的密集区域，一个管芯来自衬底的边缘部分而另一个管芯来自衬底的中心部分，来自衬底的边缘部分的第一金属栅极宽度D2和第二金属栅极宽度D1之间的差(D2-D1)与来自衬底的中心部分的第一金属栅极宽度D2和第二金属栅极宽度D1之间的差(D2-D1)基本上是相同的。考虑到两个不同管芯中的分散区域，一个管芯来自衬底的边缘部分而另一个管芯来自衬底的中心部分，来自衬底的边缘部分的第一金属栅极宽度D2和第二金属栅极宽度D1之间的差(D2-D1)与来自衬底的中心部分的第一金属栅极宽度D2和第二金属栅极宽度D1之间的差(D2-D1)的比率低于约2。
参考图9A和图9B，图9A是本发明的一些实施例中的衬底或晶圆的光谱临界尺寸(SCD)映射，示出了以上所论述的(D2-D1)的差值。图9B是传统的半导体结构中的衬底或晶圆的SCD映射，示出了以上所论述的(D2-D1)的差值。在映射图下方示出的统计数据表明，根据本发明所公开的方法制备的半导体结构具有值为1.909nm的3σ标准差(3-sigma)，而传统制备的半导体结构具有值为2.578nm的3σ标准差。在一些实施例中，以光谱临界尺寸测量的下部宽度和上部宽度之间差值的3σ标准差低于约2nm。另外，根据本发明中所公开的方法制备的半导体结构中的(D2-D1)的范围为约2.513nm，而传统制备的半导体结构中的(D2-D1)的范围为约3.096nm。在一些实施例中，以光谱临界尺寸测量的下部宽度和上部宽度之间的差的范围低于约2.6nm。本发明中的较小的3σ标准差值和较窄的范围表明整个衬底或晶圆中的差(D2-D1)具有更好的一致性。
图10至图16示出了在衬底上制造半导体结构的方法的片断截面图。在图10中，与衬底500相连接的半导体鳍503部分地被隔离层502(例如，STI层)所包围。半导体鳍503的顶部从隔离层502突出，具有顶面503A和侧壁表面503B。应该注意到可以在半导体鳍503的突出部分和隔离层502的顶面502A上方形成高k介电层504。高k介电层504可以包括氧化硅、高-k介电材料或它们的组合。高k介电材料被限定为介电常数大于SiO2的介电常数的介电材料。高k介电层504包括金属氧化物。金属氧化物选自由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和它们的混合物所构成的组。高k介电层504可以通过热氧化操作、化学汽相沉积(CVD)操作、原子层沉积(ALD)操作来生长而且可以具有小于2nm的厚度。此外，可以在高k介电层504和半导体鳍503的突出的部分之间形成界面层(未示出)，从而使它们之间的应力最小化。该界面层可以由通过热氧化工艺生长的氧化硅或氮氧化硅形成。例如，可以通过快速热氧化(RTO)工艺或以包括氧气的传统的退火工艺来生长界面层。
如上所述，为了比较的目的，在图10至图16中平行地布置不同管芯上的两个半导体结构。左边的是第二分散栅极111A，设置在晶圆的中心管芯上；右边的是第一密集栅极113B，设置在晶圆的边缘管芯上。参考图11和图12，将伪层501’形成在半导体鳍503和隔离层502的顶面502A上方，随后使用适合的操作在伪层501’上方图案化具有预定宽度W1和W2的掩模层(507A、507B)。图11和图12是在单次操作中的半导体结构的截面图，根据图4中所论述的相互正交的立体图(平面A和平面B)示出。伪层501’可以是具有均匀或梯度掺杂的掺杂后的多晶硅。伪层501’可以具有在从约30nm至约60nm的范围内的厚度。伪层501’可以使用低压化学汽相沉积(LPCVD)工艺形成。如图12中所示，掩模层(507A、507B)被设计成产生比第一密集栅极113B的栅极宽度W2宽至少8倍的第二分散栅极111A的栅极宽度W1。
参考图13，通过蚀刻操作(例如，干蚀刻操作)由伪层501’获得伪栅极501”。本发明提供了干蚀刻方法，该方法包括在形成伪栅极501”的蚀刻操作时的空间上蚀刻气体模式变化。可以在中心模式或边缘模式下将蚀刻气体注入到腔室中。在中心模式中，如图13所示，气体主要由中心注入器600A，优选地朝向晶圆的中心注入到腔室中。因此靠近和/或面向中心的管芯将具有较高的蚀刻速率，而其他管芯将具有较低的蚀刻速率。在边缘模式中，从远离中心的更为分散的位置处(诸如，主要由边缘注入器600B)将蚀刻气体注入到反应室中。当从中心模式转换成边缘模式时，晶圆中心处的蚀刻速率降低，而晶圆边缘处的蚀刻速率提高。换言之，可以在预定时间点上将蚀刻操作从中心模式转换成边缘模式。
参考图13，边缘模式和中心模式在流量方面可能是不同的。例如，被注入到腔室中的总蚀刻气体是固定的，仅仅是从中心注入器600A和从边缘注入器600B放出的部分不同。在一些实施例中，当蚀刻操作转换到边缘模式时，蚀刻气体在边缘注入器600B处的流量是中心注入器600A处的流量的2倍。然而，本发明的流量比并不局限于此。根据晶圆上不同的图案可以使用其他比率。可以具体情况为基础预先确定在中心模式和边缘模式之间进行切换的时间点的选择。例如，在一些实施例中，在整个蚀刻操作的大约半程时进行切换操作。
在图14中，在根据此处所提供的蚀刻操作形成具有期望的切口部件(即，D1>D2)的伪栅极501”之后，邻近伪栅极501”的上部宽度D1处形成外延区域(诸如，源极和漏极)。执行外延生长操作以填充凹槽(未示出)，从而形成多个源极和漏极。注意在外延区域的凸起部分和嵌入部分中可以观察到不同的小平面。在一些实施例中，例如，使用选择性外延生长(SEG)，在凹槽320中外延生长硅锗(通常被称为SiGe应力源)。在一些示例性实施例中，使用等离子体增强化学汽相沉积(PECVD)形成SiGe应力源。前体包括含Si气体和含Ge气体，诸如，分别为SiH4和GeH4。在外延期间，调节含Si气体和含Ge气体的分压以改变锗与硅的原子比率。所得到的SiGe应力源可以具有在约10原子百分比和约50原子百分比之间的锗原子百分比。在一些实施例中，将p型杂质(诸如，硼和/或铟)原位掺杂到SiGe应力源中至高浓度，该浓度可以在约1019/cm3和约1021/cm3之间。在可选实施例中，在SiGe应力源的外延生长期间不掺杂p型掺杂物。SiGe应力源的顶面可以高于衬底的顶面300A。SiGe应力源可以包括具有不同锗百分比的顶部和底部。例如，SiGe应力源的顶部的锗百分比可以高于或低于SiGe应力源的下部的锗百分比。图14中可以注意到，第二分散栅极111A和第一密集栅极113B具有前面图5至图8中论述的切口部件。均匀分布的切口部件可以有效地控制外延区域距离的一致性。外延源极和漏极的良好的距离控制可以使得晶圆内器件性能更好。图14中的左侧部分中示出的“x”标记指的是衬底或晶圆的中心部分，从而使得第二分散栅极111A比第一密集栅极113B更接近中心部分。
图15和图16是单次操作中的半导体结构的截面图，根据图4中所论述的相互正交的立体图(平面A和平面B)示出。执行替换栅极操作以用金属栅极501代替伪栅极501”。在图14之后，形成层间介电层(ILD)505以包围伪栅极501”，并且使用湿蚀刻和/或干蚀刻操作去除伪栅极501”。在至少一个实施例中，湿蚀刻操作包括暴露于含氢氧化铵的氢氧化物溶液、稀释的HF、去离子水和/或其他适合的蚀刻剂溶液。在一些实施例中，可以使用Cl2、HBr和He作为蚀刻气体，在约650至800W的源功率，约100W至120W的偏压功率，以及约60毫托至200毫托的压力下执行干蚀刻操作。
参考图15和图16，在ILD 505中形成栅极沟槽(未示出)之后，高k覆盖层或阻挡层共形地形成在ILD和栅极沟槽上方。随后功函金属层填充第二分散栅极111A和第一密集栅极113B两者处的沟槽。在一些实施例中，已填充的沟槽可以具有多层结构，诸如，填充有单个金属层的功函金属层。不同的功函金属层形成在相应的NFET和PFET中，这些工艺要求图案化光刻胶层来保护一种类型器件的各区域以在其他类型的器件的区域中形成金属栅极，反之亦然。另外，由于减少一个图案化工艺，在金属栅极结构中产生多个功函层。已填充的沟槽在适合的平坦化操作之后变成金属栅电极。金属栅电极本来就固有伪栅极501”的几何结构，由此可以将伪栅极501”中出现的切口部件转移到金属栅极501中。
本发明的一些实施例提供了一种半导体结构，包括：具有中心部分和边缘部分的衬底；位于衬底上方的隔离层；部分设置在隔离层中且具有顶面和侧壁表面的半导体鳍；设置在衬底的边缘部分处、覆盖半导体鳍的顶面的部分和侧壁表面的部分的第一栅极；以及设置在衬底的中心部分处、覆盖半导体鳍的顶面的部分和侧壁表面的部分的第二栅极。第一栅极的接近隔离层的下部宽度小于第一栅极的接近半导体鳍的顶面的上部宽度。
在本发明的一些实施例中，衬底还包括位于衬底的中心部分和边缘部分处的密集栅极区域和分散栅极区域。
在本发明的一些实施例中，下部宽度和上部宽度之间的差低于15nm。
在本发明的一些实施例中，以光谱临界尺寸方法测量的下部宽度和上部宽度之间的差值的3σ标准差低于约2nm。
在本发明的一些实施例中，以光谱临界尺寸方法测量的下部宽度和上部宽度之间的差的范围低于约2.6nm。
在本发明的一些实施例中，分散栅极区域中的第二栅极的下部宽度和上部宽度之间的差减去分散栅极区域中的第一栅极的下部宽度和上部宽度之间的差小于2.5nm。
在本发明的一些实施例中，密集栅极区域中的第二栅极的下部宽度和上部宽度之间的差与密集栅极区域中的第一栅极的下部宽度和上部宽度之间的差基本上相同。
本发明的一些实施例提供了一种FinFET结构，包括具有顶面和侧壁表面的半导体鳍、位于半导体鳍的部分上方的金属栅极，该金属栅极包围半导体鳍的顶面和侧壁表面。金属栅极的底部处的第一金属栅极宽度小于半导体鳍的顶面处的第二金属栅极宽度。
在本发明的一些实施例中，第一金属栅极宽度和第二金属栅极宽度之间的差低于15nm。
在本发明的一些实施例中，第二金属栅极宽度在约28nm至约32nm的范围内。
在本发明的一些实施例中，第二金属栅极宽度在约235nm至约245nm的范围内。
在本发明的一些实施例中，第一金属栅极宽度和第二金属栅极宽度之间的差在约1.5nm至约2.5nm的范围内。
在本发明的一些实施例中，衬底的边缘部分处的第一金属栅极宽度和第二金属栅极宽度之间的差与衬底的中心部分处的第一金属栅极宽度和第二金属栅极宽度之间的差的比率低于约2。
在本发明的一些实施例中，密集栅极区域中的第二栅极的下部宽度和上部宽度之间的差与密集栅极区域中的第一栅极的下部宽度和上部宽度之间的差基本上相同。
本发明的一些实施例提供了一种在衬底上制造半导体结构的方法，包括(i)形成部分地被隔离层包围的半导体鳍，(ii)在半导体鳍上方形成伪层；在伪层上方图案化具有预定宽度的掩模层，(iii)通过包括空间上蚀刻气体模式变化的蚀刻操作形成伪栅极，以及(iv)以金属栅极替代伪栅极。金属栅极的接近隔离层的底部宽度小于金属栅极的接近半导体鳍的上部宽度。
在本发明的一些实施例中，图案化具有预定宽度的掩模层包括图案化比密集栅极宽度大8倍的分散栅极宽度。
在本发明的一些实施例中，通过蚀刻操作形成伪栅极包括空间上蚀刻气体模式变化，该空间上蚀刻气体模式变化包括增大衬底的边缘部分处的蚀刻气体的流量。
在本发明的一些实施例中，衬底的边缘部分处的蚀刻气体的流量与衬底的中心部分处的蚀刻气体的流量为约2:1。
在本发明的一些实施例中，增大衬底的边缘部分处的蚀刻气体的流量包括控制蚀刻室的气体注入器。
在本发明的一些实施例中，该方法还包括形成接近金属栅极的上部宽度处的外延区域。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
衬底，具有中心部分和边缘部分；
多个半导体管芯，位于所述衬底上方，所述边缘部分包括其中所述半导体管芯的至少一面与所述衬底的周界接触的区域；
隔离层，位于所述多个半导体管芯上方；
半导体鳍，具有顶面和侧壁表面，所述半导体鳍部分地设置在所述隔离层中；
第一栅极，覆盖所述半导体鳍的顶面的一部分和侧壁表面的一部分，并且设置在所述衬底的边缘部分处；以及
第二栅极，覆盖所述半导体鳍的顶面的一部分和侧壁表面的一部分，并且设置在所述衬底的中心部分处，
其中，所述第一栅极的接近所述隔离层的下部宽度小于所述第一栅极的接近所述半导体鳍的顶面的上部宽度。
2.根据权利要求1所述的半导体结构，其中，所述衬底还包括：所述衬底的所述中心部分处的密集栅极区域和分散栅极区域以及所述边缘部分处的密集栅极区域和分散栅极区域。
3.根据权利要求1所述的半导体结构，所述下部宽度和所述上部宽度之间的差低于15nm。
4.根据权利要求3所述的半导体结构，通过光谱临界尺寸方法测量的所述下部宽度和所述上部宽度之间的差值的3σ标准差值低于2nm。
5.根据权利要求3所述的半导体结构，通过光谱临界尺寸方法测量的所述下部宽度和所述上部宽度之间的差值低于2.6nm。
6.根据权利要求2所述的半导体结构，所述分散栅极区域中的第二栅极的下部宽度和上部宽度之间的差减去所述分散栅极区域中的第一栅极的下部宽度和上部宽度的差小于2.5nm。
7.根据权利要求2所述的半导体结构，所述密集栅极区域中的第二栅极的下部宽度和上部宽度之间的差与所述密集栅极区域中的第一栅极的下部宽度和上部宽度之间的差相同。
8.一种FinFET结构，包括：
第一半导体鳍，具有顶面和侧壁表面；
第一金属栅极，位于所述第一半导体鳍的一部分上方，包围所述第一半导体鳍的顶面和侧壁表面，所述第一金属栅极设置在位于衬底的边缘部分处的半导体管芯上，所述边缘部分包括其中所述半导体管芯的至少一面与所述衬底的周界接触的区域；
其中，所述第一金属栅极的底部处的第一金属栅极宽度小于所述第一半导体鳍的顶面处的第二金属栅极宽度。
9.根据权利要求8所述的FinFET结构，其中，所述第一金属栅极宽度和所述第二金属栅极宽度之间的差低于15nm。
10.根据权利要求9所述的FinFET结构，其中，所述第二金属栅极宽度介于28nm至32nm的范围内。
11.根据权利要求9所述的FinFET结构，其中，所述第二金属栅极宽度介于235nm至245nm的范围内。
12.根据权利要求10所述的FinFET结构，所述第一金属栅极宽度和所述第二金属栅极宽度之间的差介于1.5nm至2.5nm的范围内。
13.根据权利要求11所述的FinFET结构，还包括位于第二半导体鳍的一部分上方的第二金属栅极，包围所述第二半导体鳍的顶面和侧壁表面，所述第二金属栅极设置在所述衬底的中心部分处的半导体管芯上，其中，所述第二金属栅极的底部处的第三金属栅极宽度小于所述第二半导体鳍的顶面处的第四金属栅极宽度；以及
衬底的边缘部分处的所述第一金属栅极宽度和所述第二金属栅极宽度之间的差与所述衬底的中心部分处的所述第三金属栅极宽度和所述第四金属栅极宽度之间的差的比率低于2。
14.根据权利要求10所述的FinFET结构，还包括位于第二半导体鳍的一部分上方的第二金属栅极，包围所述第二半导体鳍的顶面和侧壁表面，所述第二金属栅极设置在所述衬底的中心部分处的半导体管芯上，其中，所述第二金属栅极的底部处的第三金属栅极宽度小于所述第二半导体鳍的顶面处的第四金属栅极宽度；以及
衬底的边缘部分处的所述第一金属栅极宽度和所述第二金属栅极宽度之间的差与所述衬底的中心部分处的所述第三金属栅极宽度和所述第四金属栅极宽度之间的差相同。
15.一种在衬底上制造半导体结构的方法，包括：
形成被隔离层部分包围的半导体鳍；
在所述半导体鳍上方形成伪层；
在所述伪层上方图案化具有预定宽度的掩模层；
通过包括空间上蚀刻气体模式变化的蚀刻操作来形成伪栅极；以及
以金属栅极替换所述伪栅极，其中，所述金属栅极设置在位于所述衬底的边缘部分处的半导体管芯上，所述边缘部分包括其中所述半导体管芯的至少一面与所述衬底的周界接触的区域；
其中，所述金属栅极的接近于所述隔离层的底部宽度小于所述金属栅极的接近于所述半导体鳍的顶面的上部宽度。
16.根据权利要求15所述的方法，其中，图案化具有所述预定宽度的所述掩模层包括图案化比密集栅极宽度大8倍的分散栅极宽度。
17.根据权利要求15所述的方法，其中，通过包括所述空间上蚀刻气体模式变化的所述蚀刻操作来形成所述伪栅极包括增大所述衬底的边缘部分处的所述蚀刻气体的流量。
18.根据权利要求17所述的方法，其中，所述衬底的边缘部分处的所述蚀刻气体的所述流量与所述衬底的中心部分处的所述蚀刻气体的流量的比率为2:1。
19.根据权利要求17所述的方法，其中，增大所述衬底的边缘部分处的所述蚀刻气体的所述流量包括控制蚀刻室中的气体注入器。
20.根据权利要求15所述的方法，还包括：形成接近于所述金属栅极的所述上部宽度处的外延区域。
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