KR20070020644A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 게이트 전도막 패터닝시 발생하는 미스얼라인 결함에 의한 각 셀 마다의 전기적 특성의 변화를 둔감하게 하는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 반도체 기판, 상기 반도체 기판 상에 일측 방향으로 확장되어 패턴된 핀 활성영역 및 상기 핀 활성영역과 교차되도록 타측 방향으로 확장되어 패턴되고, 상기 핀 활성영역의 측면과 오버랩 되는 채널 영역에서 하부 폭보다 상부 폭이 더 넓게 형성된 게이트 패턴을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 일측 방향으로 확장되는 핀 활성영역을 형성하는 단계,상기 핀 활성영역의 상부 표면이 노출되도록 상기 반도체 기판 상에 소자분리막을 형성하는 단계, 상기 소자분리막을 선택적 식각하여 상기 핀 활성영역과 교차되어 타측 방향으로 확장되는 리세스부를 형성하는 단계 및 상기 리세스부 매립 및 상기 핀 활성영역과 교차되고, 상기 핀 활성영역의 측면과 오버랩 되는 채널 영역에서 하부 폭보다 상부 폭이 더 넓은 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
핀 활성영역, 게이트 전도막, 채널 영역, 소자분리막, 게이트 절연막
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 사시도.
도 2는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 사시도.
도 3은 상기 도 2의 A-A'의 절단면을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 반도체 기판 202 : 핀 활성영역
203 : 소자분리막 204 : 게이트 패턴
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
반도체 소자의 생산에 있어서 비용 및 성능을 경쟁력 있도록 유지하기 위한 필요성으로 인해 집적 회로 내에서 소자 밀도가 증가하게 되었다. 따라서, 소자 밀도의 증가가 용이하도록, 이러한 반도체 소자들의 최소선폭(feature size)을 감소시키기 위한 새로운 기술이 항상 필요했다.
상기 소자 밀도의 증가를 돕기 위해 제안된 한 가지 타입의 펫이 핀펫(finFET)이다. 상기 핀펫에서 생선의 등지느러미와의 유사성으로 인해 일반적으로 'fin'으로 언급되고, 상기 핀의 형태를 갖는 수직 구조물로부터 트랜지스터의 본체가 형성된다. 상기 핀펫은 소자 크기를 증가 시키지 않고도 더 나은 전류 제어를 제공하는 것과 같은 여러 이점을 갖고, 수용 가능한 성능을 유지하면서도 씨모스의 크기 조절을 용이하게 한다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 사시도이다.
도 1을 참조하여, 핀 활성영역(102)이 형성된 반도체 기판(101)을 준비한다.
상기 핀 활성영역(102)은 상기 반도체 기판(101) 상에 패드 산화막과 패드 질화막이 순차적으로 적층된 구조의 패드층을 형성하고, 상기 패드층을 선택적 식각하여 예비 핀 활성영역을 오픈한다.
이어서, 상기 패드층을 식각 장벽으로 상기 반도체 기판(101)을 식각하여 상기 핀 활성영역(102)을 형성한다.
이어서, 상기 핀 활성영역(102)이 형성된 상기 반도체 기판(101)의 전체 구조 상에 버퍼 산화막, 라이너 질화막 및 절연용 산화막을 순차적으로 증착하여 상기 반도체 기판(101)의 상기 핀 활성영역(102)에 의해 형성된 트렌치를 매립힌다.
이때, 상기 버퍼 산화막, 라이너 질화막 및 절연용 산화막을 소자분리막 (103)이라 칭한다.
이어서, 예비 게이트 전극 형성영역에 형성된 상기 소자분리막(103)을 식각하여 리세스부를 형성한 후, 상기 소자분리막(103)의 제거 공정으로 인해 노출된 상기 핀 활성영역(102)의 양측벽에 게이트 절연막을 형성한다.
이어서, 상기 노출된 핀 활성영역(102) 및 상기 게이트 절연막을 감싸고, 상기 리세스부를 매립하는 게이트 전도막을 증착한 후, 상기 게이트 전도막을 선택적 식각하여 게이트 패턴(104)을 형성한다.
이때, 상기 게이트 패턴(104)을 형성하기 위한 식각 공정 중 미스얼라인 결함이 발생하게 되면 상기 리세스부에 매립된 상기 게이트 전도막까지 식각되어 상기 핀 활성영역(102)이 노출되는 문제점이 발생된다.
그리고, 상기 핀 활성영역(102)이 노출됨으로 인해 채널 형성을 위한 면적이 감소하게 되고, 웨이퍼의 위치마다 다른 미스얼라인 결함이 발생하게 되므로 각 셀(Cell) 마다 전류의 양이 달라지는 문제점이 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 전도막 패터닝시 발생하는 미스얼라인 결함에 의한 각 셀 마다의 전기적 특성의 변화를 둔감하게 하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판, 상기 반도체 기판 상에 일측 방향으로 확장되어 패턴된 핀 활성영역 및 상기 핀 활성영역과 교차되도록 타측 방향으로 확장되어 패턴되고, 상기 핀 활성영역의 측면과 오버랩 되는 채널 영역에서 하부 폭보다 상부 폭이 더 넓게 형성된 게이트 패턴을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 일측 방향으로 확장되는 핀 활성영역을 형성하는 단계,상기 핀 활성영역의 상부 표면이 노출되도록 상기 반도체 기판 상에 소자분리막을 형성하는 단계, 상기 소자분리막을 선택적 식각하여 상기 핀 활성영역과 교차되어 타측 방향으로 확장되는 리세스부를 형성하는 단계 및 상기 리세스부 매립 및 상기 핀 활성영역과 교차되고, 상기 핀 활성영역의 측면과 오버랩 되는 채널 영역에서 하부 폭보다 상부 폭이 더 넓은 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 사시도이다.
도 2를 참조하여, 핀 활성영역(202)이 형성된 반도체 기판(201)을 준비한다.
상기 핀 활성영역(202)은 상기 반도체 기판(201) 상에 패드 산화막과 패드 질화막이 순차적으로 적층된 구조의 패드층을 형성하고, 상기 패드층을 선택적 식 각하여 예비 핀 활성영역을 오픈한다.
이어서, 상기 패드층을 식각 장벽으로 상기 반도체 기판(201)을 식각하여 상기 핀 활성영역(202)을 형성한다.
이어서, 상기 핀 활성영역(202)이 형성된 상기 반도체 기판(201)의 전체 구조 상에 버퍼 산화막, 라이너 질화막 및 절연용 산화막을 순차적으로 증착하여 상기 반도체 기판(201)의 상기 핀 활성영역(202)에 의해 형성된 트렌치를 매립힌다.
이때, 상기 버퍼 산화막은 열산화막 또는 CVD(Chemical Vapor Deposition)방식으로 형성된 산화막으로 형성할 수 있는데, CVD방식으로 형성된 산화막으로 형성할 경우 증착초기는 열산화분위기에서 증착함으로써 기판의 격자결함을 치유한다.
이때, 상기 버퍼 산화막, 라이너 질화막 및 절연용 산화막을 소자분리막(203)이라 칭한다.
이어서, 상기 핀 활성영역(102)의 상부면이 노출된 기판에 수 회의 이온주입공정을 적용하여 웰, 채널 및 격리 확산층 등을 형성할 수 있다.
이어서, 예비 게이트 전극 형성영역에 형성된 상기 소자분리막(203)을 식각하여 리세스부를 형성한 후, 상기 소자분리막(203)의 제거 공정으로 인해 노출된 상기 핀 활성영역(202)의 양측벽에 게이트 절연막을 형성한다.
이때, 상기 리세스부는 하부보다 상부의 폭이 넓게 형성되는 것이 바람직하다.
이어서, 상기 노출된 핀 활성영역(202) 및 상기 게이트 절연막을 감싸고, 상기 리세스부를 매립하는 게이트 전도막을 증착한 후, 상기 게이트 전도막을 선택적 식각하여 게이트 패턴(204)을 형성한다.
이때, 상기 리세스부가 하부보다 상부의 폭이 넓게 형성되기 때문에 상기 게이트 패턴(204)도 하부보다 상부의 폭이 넓게 형성된다.
도 3은 상기 도 2의 A-A'의 절단면을 나타낸 단면도이다.
도 3을 참조하면, 반도체 기판(201) 상에 소자분리막(203)을 형성하고, 상기 소자분리막(203)을 선택적 식각하여 리세스부를 형성하고, 상기 리세스부에 게이트 전도막을 매립한다.
이때, 상기 리세스부는 하부폭 보다 상부폭이 더 넓은 것이 특징으로, 상기 리세스부에 매립된 상기 게이트 전도막 또한 상부폭이 하부폭보다 넓게 형성한다.
이어서, 상기 게이트 전도막을 선택적 식각하여 게이트 패턴(204)을 형성하게 되는데, 이 과정에서 미스얼라인 결함이 발생하게 되면 핀 활성영역(202)이 일부 노출되게 된다.
이것은 상기 게이트 패턴(204)과 상기 핀 활성영역(상기 도 2의 (202))이 오버랩되는 영역인 채널 영역이 상기 미스얼라인 결함에 의해 노출된 상기 핀 활성영역(202) 만큼 손실됨을 나타낸다.
그런데, 본 발명에서 상기 게이트 전극이 매립되는 리세스부가 하부폭이 상부폭보다 좁은 사다리꼴 형태를 갖고 있기 때문에 미스얼라인 결함이 발생하더라도 모서리 부분의 상기 채널 영역((202)와 동일)만이 손실되기 때문에 종래 기술과 같이 많은 부분의 채널 영역 손실 결함을 해결할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 게이트 전도막 형성시 상부폭을 하부폭 보다 작게 하여 상기 게이트 전도막의 패터닝시 미스얼라인 결함이 발생하여도 채널 영역의 손실을 최소화하는 것을 특징으로 한다.
따라서, 웨이퍼의 위치마다 다른 미스얼라인 결함이 발생하게 되어도 전기적 특성 변화를 둔감하게 하여 유니포밀티(Uniformity)를 증가시킨다.
Claims (3)
- 반도체 기판;상기 반도체 기판 상에 일측 방향으로 확장되어 패턴된 핀 활성영역; 및상기 핀 활성영역과 교차되도록 타측 방향으로 확장되어 패턴되고, 상기 핀 활성영역의 측면과 오버랩 되는 채널 영역에서 하부 폭보다 상부 폭이 더 넓게 형성된 게이트 패턴을 구비하는 반도체 소자.
- 제1항에 있어서,상기 게이트 패턴의 양측벽에 소자분리막을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 일측 방향으로 확장되는 핀 활성영역을 형성하는 단계;상기 핀 활성영역의 상부 표면이 노출되도록 상기 반도체 기판 상에 소자분리막을 형성하는 단계;상기 소자분리막을 선택적 식각하여 상기 핀 활성영역과 교차되어 타측 방향으로 확장되는 리세스부를 형성하는 단계;상기 리세스부 매립 및 상기 핀 활성영역과 교차되고, 상기 핀 활성영역의 측면과 오버랩 되는 채널 영역에서 하부 폭보다 상부 폭이 더 넓은 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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| KR20160030867A (ko) * | 2014-09-11 | 2016-03-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 및 그 제조 방법 |
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| KR20160030867A (ko) * | 2014-09-11 | 2016-03-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 및 그 제조 방법 |
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