CN105336739B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构，包括：具有顶面的衬底；位于衬底上方的栅极，栅极包括邻近顶面的基脚区，基脚区包括在顶面之上的低于10nm的高度处横向测量的基脚长度；以及围绕栅极的侧壁的间隔件，间隔件包括在顶面之上的从约10nm至约200nm的高度处横向测量的间隔件宽度。基脚长度为沿着顶面，从基脚区的最宽部分的末端至从栅极主体和间隔件之间的界面延伸的垂直线测量所得，并且间隔件宽度基本上等于或大于基脚长度。本发明还涉及半导体结构的制造方法。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)工业已经历了快速发展。在IC演变过程中，功能密度(即，单位芯片面积的互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以产生的最小的组件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本来提供益处。这种按比例缩小工艺也增加了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造中的类似发展。随着晶体管尺寸的降低，必须降低栅极氧化物的厚度以在栅极长度降低的情况下维持性能。然而，为了降低栅极泄漏，使用高介电常数(高-k)栅极绝缘层，其允许更大的物理厚度，同时保持有效电容，该有效电容与在较大的技术节点中使用的典型的栅极氧化物将提供的有效电容相同。
此外，随着技术节点的缩小，在一些IC设计中，期望用金属栅(MG)电极来替代典型的多晶硅栅电极以在器件尺寸降低的情况下改进器件性能。一种形成MG电极的工艺称为“后栅极”工艺，其与称为“前栅极”的另一MG电极形成工艺相反。“后栅极”工艺允许减小必须在形成栅极之后实施的后续工艺(包括高温处理)的数量。
除MG电极之外，通常期望将应变的外延材料设置在晶体管的源极/漏极区。“应变”可以影响诸如硅、碳掺杂的硅、锗和硅锗合金的半导体材料的电性能。拉伸应变有助于提高电子迁移率，这是nMOS器件特别期望的，而压缩应变有助于提高空穴迁移率，这是pMOS器件特别期望的。晶圆内的p-或n-MOS器件中的性能均匀性是由多种因素决定的。因此，调整以获取具有应变的外延区和金属栅电极的p-或n-MOS器件的更大的性能均匀性的结构和/或方法是所期望的。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：衬底，具有顶面；栅极，位于所述衬底上方，所述栅极包括邻近所述顶面的基脚区，所述基脚区包括在所述顶面之上的低于10nm的高度处横向测量的基脚长度；以及间隔件，围绕栅极主体的侧壁，包括在所述顶面之上的从约10nm至约200nm的高度处横向测量的间隔件宽度，其中，所述基脚长度为沿着所述顶面，从所述基脚区的最宽部分的末端至从所述栅极主体和所述间隔件之间的界面延伸的垂直线测量所得，并且其中，所述间隔件宽度基本上等于或大于所述基脚长度。
在上述半导体结构中，所述栅极包括位于所述顶面上方的高K介电层。
在上述半导体结构中，所述栅极包括位于所述栅极的侧壁处的高K介电层。
在上述半导体结构中，所述间隔件宽度介于约2nm至约20nm的范围内。
在上述半导体结构中，所述栅极进一步包括N-功函层和P-功函层中的至少一个。
在上述半导体结构中，所述半导体结构进一步包括部分地位于所述衬底中、与所述栅极下方的沟道区相邻的第一外延区，所述第一外延区的第一接近度等于或小于所述间隔件宽度。
在上述半导体结构中，所述半导体结构进一步包括部分地位于所述衬底中、与所述栅极下方的沟道区相邻的第二外延区，所述第二外延区的第二接近度与所述第一接近度基本上相等。
根据本发明的另一方面，还提供了一种半导体结构，包括：衬底，具有顶面；金属栅极，位于所述顶面上方；间隔件，围绕所述金属栅极的侧壁；以及介电层，围绕所述间隔件和所述金属栅极；其中，所述金属栅极包括邻近所述衬底的顶面的基脚区，并且其中，所述基脚区、所述间隔件和所述介电层形成三重点。
在上述半导体结构中，所述金属栅极包括位于所述顶面上方的高K介电层。
在上述半导体结构中，所述金属栅极包括位于所述金属栅极的侧壁处的高K介电层。
在上述半导体结构中，所述基脚区包括沿着所述顶面，从所述基脚区的最宽部分的末端至从所述金属栅极和所述间隔件之间的界面延伸的垂直线测量的基脚长度，并且其中，所述间隔件包括在所述顶面之上的从约10nm至约200nm的高度处横向测量的间隔件宽度，所述间隔件宽度大于或基本上等于所述基脚长度。
在上述半导体结构中，部分地位于所述衬底中、与所述金属栅极下方的沟道区相邻的外延区的接近度基本上等于或小于所述间隔件宽度。
在上述半导体结构中，所述半导体结构进一步包括部分位于所述衬底中、与所述金属栅极下方的沟道区相邻的外延区，所述外延区连接至所述三重点。
根据本发明的又一方面，还提供了一种用于制造半导体结构的方法，所述方法包括：在半导体衬底上方形成伪栅极，所述伪栅极包括位于所述半导体衬底的表面处的基脚区；共形地形成围绕所述伪栅极的间隔件层；在所述间隔件层上方实施氧化操作；以及去除所述间隔件层在所述半导体衬底的表面上方的部分和所述伪栅极的顶部，从而使得在所述半导体衬底的表面之上的从约10nm至约200nm的高度处横向测量的间隔件宽度基本上等于或大于所述伪栅极的基脚区的基脚长度，其中，在所述半导体衬底的表面之上的低于10nm的高度处横向测量所述基脚长度。
在上述方法中，去除所述间隔件层的所述部分包括实施去除邻近所述基角区的所述间隔件层的过蚀刻。
在上述方法中，去除所述间隔件层的所述部分进一步包括实施利用CFx的主蚀刻，其中，x≥2。
在上述方法中，所述过蚀刻包括CH3F、卤化氢或它们的组合。
在上述方法中，进一步包括：在所述半导体衬底上方形成所述伪栅极之前，形成高K介电层。
在上述方法中，进一步包括：去除所述伪栅极以形成栅极沟槽；以及在所述栅极沟槽的底部和侧壁上形成高K介电层。
在上述方法中，进一步包括：在所述衬底中形成邻近所述伪栅极下方的沟道区的凹槽；以及在所述凹槽中形成外延区，其中，所述外延区的接近度基本上等于或小于所述间隔件宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的具有偏移侧壁轮廓的半导体结构的截面图。
图2是根据一些实施例的具有偏移侧壁轮廓的半导体结构的截面图。
图3是根据一些实施例的具有偏移侧壁轮廓的半导体结构的截面图。
图4是根据一些实施例的具有偏移侧壁轮廓和金属栅极的半导体结构的截面图。
图5是根据一些实施例的具有偏移侧壁轮廓和金属栅极的半导体结构的截面图。
图6是根据一些实施例的具有偏移侧壁轮廓和外延区的半导体结构的截面图。
图7是根据一些实施例的具有偏移侧壁轮廓和外延区的半导体结构的截面图。
图8是根据一些实施例的具有偏移侧壁轮廓和外延区的半导体结构的截面图。
图9至图15是根据一些实施例的用于制造具有偏移侧壁轮廓、外延区和金属栅极的半导体结构的部分操作的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，本文可以使用诸如“在…下方”、“下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。
随着器件规模的降低，CMOS晶体管中的栅极结构出现了位于栅极主体和其支撑衬底之间的界面处的基脚。本文中所提到的基脚是指栅极结构的底部的侧边缘和栅极主体的侧边缘之间的偏移。在本发明的图1中提供了基脚的更详细和量化的描述。基脚的原因可能是非最佳的蚀刻操作或连续蚀刻操作之间的不完全清洗。当形成围绕栅极主体的侧壁和基脚区的侧壁间隔件时，可以增大基脚部件。例如，当在包括栅极主体和基脚区的栅极结构上方毯式沉积间隔件材料层之后，实施各向同性蚀刻操作以从栅极结构的顶部和从支撑栅极结构的衬底表面的顶部去除间隔件材料。由于间隔件材料层的一致性，接近原始栅极结构的基脚的间隔件层的部分仍然覆盖并且扩展原始栅极结构的基脚轮廓。
在原始栅极结构处的基脚被用作硬掩模，从而阻止轻掺杂的漏极(LDD)掺杂剂进入由基脚覆盖的衬底。此外，通过间隔件材料层延续(inherited)的基脚部件也可以阻止重掺杂的源极或漏极(S/D)掺杂剂进入预设区。将本文中描述的LDD和S/D区共同地称为“源极区”或“漏极区”。因此，可以扩展源极区和漏极区之间的距离(因此称为“沟道长度”)而无需精确控制。当相同类型的晶体管的沟道长度在整个晶圆上表现出较宽分布时，器件性能可能恶化。基脚部件可以使器件速度和晶圆内电均匀性恶化。
此外，对于具有金属栅极和外延区的CMOS晶体管而言，基脚部件(包括出现在原始栅极结构中的基脚和从原始基脚延续的侧壁间隔件的基脚)可以影响在S/D区重新生长的外延区的接近度(proximity)。沿着衬底的表面在横向方向上从栅极主体和其侧壁间隔件之间的界面到外延区与衬底表面的截取点测量本文中所讨论的接近度。换句话说，假设栅极主体的宽度已知，则外延区的接近度是沟道长度的指示器。如果外延区的接近度在较宽的范围内变化，则晶圆内的整个晶体管的沟道长度表现出较宽的分布。类似地，位于具有金属栅极和外延区的CMOS晶体管中的基脚部件可以使器件速度和晶圆内电均匀性恶化。
本发明提供了半导体结构及其制造方法。通过本文中论述的以下操作，可以降低和控制基脚的尺寸，从而具有更好的器件性能和晶圆内器件均匀性。参考图1，图1是根据本发明的一些实施例的具有偏移侧壁轮廓的半导体结构10的截面图。半导体结构10包括衬底100，位于衬底100上方的栅极110，围绕栅极主体101的侧壁101A的间隔件105以及位于栅极110和衬底100的顶面100A之间的界面处的基脚区110A。在一些实施例中，基脚区110A可由界面层、高k介电材料、多晶硅、TiN、TaN或它们的组合制成。在图1中，基脚区110A由高k介电材料103制成。值得注意的是，在图1中，基脚区110A的高度和栅极110的高度没有按比例绘制。在一些实施例中，基脚区110A的高度低于10nm，而栅极110的高度超过200nm。在图1中还需注意的是，高k介电材料103的厚度不需要占据基脚区110A的整个厚度。在一些实施例中，高k介电材料103仅占据基脚区110A厚度的一半或一部分(未显示)。
仍参考图1，可以在顶面100A之上的低于10nm的高度范围t1处横向测量基脚区110A的基脚长度F。换句话说，从基脚区110A的最宽部分W的末端至从栅极主体101和间隔件105之间的界面101A延伸的垂直线101B测量基脚长度F。还换句话说，基脚长度F是基脚区110A的边缘和栅极主体101的边缘之间的偏移的尺寸。因此，根据基脚区110A的最宽部分W的高度，可以在顶面100A之上2nm、4nm、6nm、8nm等处测量基脚长度F。如图1所示，在顶面100A之上的从约10nm至约200nm的高度范围t2处横向测量间隔件宽度S。在高度范围t2内，可以测量均匀的厚度。在一些实施例中，间隔件宽度S基本上等于或大于基脚长度F。如图1所示，间隔件宽度S和基脚长度F基本上相等。然而，只要S大于F，S和F可以是不同的值。在一些实施例中，间隔件宽度在从约2nm至约20nm的范围内。
参考图2，图2是根据一些实施例的具有偏移侧壁轮廓的半导体结构20的截面图。具有与图1中的数字标记相同的符号的图2中的数字标记代表其相同或其等效的结构，并且为了简化在此不描述。图2示出了间隔件宽度S大于基脚长度F的实施例。在这个实施例中，侧壁间隔件105的底部与顶面100A接触。注意，在图2中，高k介电层103不仅设置在顶面100A上方，而且还设置在栅极主体101的内侧壁101A处。参考图1和图2，栅极主体可以是金属栅极或多晶硅栅极。在一些实施例中，通过“先高k”操作制造图1的半导体结构10，在“先高k”操作中，在形成替代栅极(未在最终产品中示出)之前沉积高k介电材料103。在其他实施例中，通过“后高k”操作制造图2的半导体结构20，在“后高k”操作中，在去除替代栅极(未在最终产品中示出)之后沉积高k介电材料103，并且因此在去除所述替代栅极而产生的沟槽的侧壁和底部处共形地沉积高k介电材料103。如前面所讨论的，图2中所示的高k介电材料103的厚度不需要占据基脚区110A的整个厚度。在一些实施例中，高k介电材料103仅占据基脚区110A厚度的一半或一部分(未显示)，或拥有与沉积在栅极主体101的侧壁处的高k介电材料103相当的厚度。
参考图3，图3是根据一些实施例的具有偏移侧壁轮廓的半导体结构30的截面图。具有与图1和图2中的数字标记相同的符号的图3中的数字标记代表其相同或等效的结构，并且为了简化在此不描述。在图3中，由于可选的过蚀刻条件，因此间隔件105的底部不接触顶面100A。然而，在这个实施例中，间隔件宽度S仍然大于基脚长度F。
参考图4，图4是根据一些实施例的具有偏移侧壁轮廓的半导体结构40的截面图。具有与前图中的数字标记相同的符号的图4中的数字标记代表其相同或等效的结构，并且为了简化在此不描述。在图4中，介电层107围绕栅极110(包括栅极主体101和间隔件105)，并且栅极主体101是由若干层组成的N-型金属栅极。例如，在基脚区110A和栅极主体101的侧壁101A处沉积高k介电层103。高k介电层盖1031(例如，TiN或TaN层)设置在高k介电层103上方。可选的蚀刻停止层1032可以设置在盖1031上方。诸如TiN层的P-功函层1033、诸如含铝三层(TaN/TiAl/TiN)、TaAl层或它们的组合的N-功函层1034和钨填充层1035可以布置为如图4所示。类似地，在不存在N-功函层1034的情况下，可以以类似的方式形成P-型金属栅极(未在图4中示出)。在一些实施例中，对于NFET而言，具有基本上等于或小于约4.2eV的功函的金属层被称为N-功函层。对于NFET而言，具有基本上等于或大于约5.2eV的功函的金属层被称为P-功函层。如前面所讨论的，通过“后高k”操作来形成图4中的半导体结构40。
参考图5，图5是根据本发明的一些实施例的具有偏移侧壁轮廓和金属栅极的半导体结构50的截面图。具有与前图中的数字标记相同的符号的图5中的数字标记代表其相同或等效的结构，并且为了简化在此不描述。比较图4和图5，图5中的间隔件105拥有与在基脚区110A处测量的基脚长度F基本上相同的间隔件宽度S。因此，围绕间隔件105的介电层107、间隔件105和基脚区的最宽点W(参见图1至图4中的标记)形成三重点T。换句话说，如图4中所示的半导体结构，如果间隔件宽度S基本上大于基脚长度F，则介电层107、间隔件105和基脚区103的最宽点不形成如图5中所示的三重点T。此外，由于图5中的高k介电层103仅设置在至少基脚区110A的底部而不设置在栅极主体101的侧壁101A处，因此半导体结构50是通过“先高k”操作来形成的。
参考图6，半导体结构60进一步包括部分地设置在衬底100中的第一外延区111。第一外延区111可由具有与衬底的晶格常数不同的晶格常数的材料制成，并且第一外延区111的上部突出在顶面100A之上。注意在横向方向上，靠近沟道的第一外延区111的部分被基脚区110A和间隔件105覆盖。接近度(proximity)是外延区的特征，并且沿着顶面100A在横向方向上，从栅极主体101和其侧壁间隔件105之间的界面至外延区111与顶面100A的截取点测量接近度。如图6所示，第一外延区111处测量的第一接近度P1小于间隔件宽度S。类似地，在第二外延区112处测量的第二接近度P2也小于间隔件宽度S，其中，第二外延区112设置在栅极主体101下方的沟道的相对侧。在一些实施例中，第一接近度P1和第二接近度P2基本上相同。也就是，当基脚部件变得可控时，可以有效地控制本文中所讨论的半导体结构中的外延区的几何尺寸。换句话说，与基脚部件是突出的和不可控的情况相比，本发明的半导体结构的沟道长度113不仅更短，而且在整个晶圆的器件中还拥有均匀的长度。
比较图6和图7，在半导体结构60中示出的第一接近度P1和第二接近度P2小于间隔件宽度S。然而，在半导体结构70中示出的第一接近度P1和第二接近度P2基本上等于间隔件宽度S。另一方面，在半导体结构70中示出的第一接近度P1和第二接近度P2基本上等于间隔件基脚长度F。注意，在图6和图7中示出的三重点T与第一外延区111或第二外延区112接触。换句话说，间隔件105、基脚区110A、介电层107和外延区(111或112)集合在一起并且形成四重点。在一些实施例中，半导体结构70可以是FinFET器件，其中，第一外延区111和第二外延区112部分掩埋在半导体鳍100中。此外，在图6和图7中的栅极110尺寸相同的条件下，具有较小接近度的半导体结构60(其可以通过特定的蚀刻操作形成)表现出比具有较大接近度的半导体结构70更短的沟道长度113。
参考图8，图8是根据一些实施例的具有偏移侧壁轮廓和外延区的半导体结构80的截面图。图8示出了由隔离结构107’电隔离的两个相邻的晶体管。左晶体管具有第一外延区111和第二外延区112，而右晶体管具有第三外延区113和第四外延区114。在一些实施例中，第三外延区113的第三接近度P3与第四外延区114的第四接近度P4是基本上相同的。在其他实施例中，四个接近度P1、P2、P3和P4是基本上相同的。也可以将图8称为位于晶圆的不同位置上的两个不相邻的晶体管，并且这些不相邻的晶体管的四个接近度P1、P2、P3和P4是基本上相同的。
图9至图15是根据一些实施例的用于制造具有偏移侧壁轮廓、外延区和金属栅极的半导体结构的部分操作的截面图。图9示出了在衬底100上方形成并图案化高k介电层103和伪栅极101’。本文中所提到的伪栅极101’可以包括多晶硅栅极主体和位于其上方的硬掩模(未示出)。在一些实施例中，该硬掩模包括TEOS。由于在形成伪栅极101’之前的操作中形成高k介电层103，因此图9示出了“先高k”操作的结构。当然，可以通过在去除伪栅极101’之后的伪栅极沟槽(未示出)中沉积高k介电材料来实施“后高k”操作，这可参见图15。本领域普通技术人员应当理解，“先高k”和“后高k”操作都在本发明的考虑范围内，并且可以得到如本文中所论述的偏移侧壁轮廓。在一些实施例中，高k介电层103和伪栅极101’的图案化包括利用含氯等离子体的干蚀刻操作。在本发明的进一步实施例中，干蚀刻操作利用包括Cl2和BCl3的蚀刻前体。在一些实施例中，干蚀刻操作包括在约0.2毫托和约30毫托之间的范围内的气体压力，以及在约10摄氏度和约70摄氏度之间的范围内的蚀刻温度。调整干蚀刻操作的蚀刻持续时间用以实现合适的蚀刻效果和基脚控制。在本实例中，蚀刻持续时间是在约1秒和约200秒之间的范围内。根据一些实施例，在干蚀刻操作之后，基脚长度F在从约0.5nm和约5nm之间的范围内。如前面所讨论的，基脚区110A可以由包括界面层和/或高k介电层的多个层形成。
在一些实施例中，在伪栅极101’蚀刻操作(通常是多晶硅蚀刻操作)之后，在包括衬底100的顶面100A和图案化的伪栅极101’的侧壁的各个表面上形成聚合物残基。在一些实施例中，多晶硅蚀刻产生包括含氯(Cl)聚合物、含碳(C)聚合物、含氟(F)聚合物，含HBr聚合物和/或含硅聚合物的各种聚合物残基。聚合物副产物作为蚀刻掩模来防止进一步蚀刻至栅极介电材料。通过对半导体结构应用可选的清洗操作，去除了不期望的副产物的硬掩模。清洗操作可以使用诸如氢氟酸(HF)、盐酸-过氧化氢-水混合物(HPM)、氨-过氧化氢-水混合物(APM)或它们的组合的任何合适的清洗溶液。
如图10所示，在清洗操作之后，在高k介电层103和伪栅极101’上方共形地沉积间隔件层105’。在一些实施例中，间隔件层105’可以是诸如氧化硅、氮化硅、氮氧化硅或它们的组合的一种或多种介电材料。在一个实施例中，间隔件层105’包括分别通过沉积和蚀刻形成的设置在伪栅极101’的侧壁上的密封间隔件和设置在密封间隔件上的主间隔件。在图11中，可以实施等离子体氧化处理(POT)以在间隔件层105’上方形成保护层109。在一些实施例中，POT操作包括处于从约3毫托至约50毫托的工艺室压力下的Ar、HBr、N2、He、O2和它们的组合的化学气体。等离子体功率可以在从约50W至约1000W的范围内，并且工艺室温度维持在约20摄氏度至约80摄氏度之间。在一些实施例中，保护层109是下面的间隔件层105’的材料的氧化物层。
参考图12和图13，实施两步蚀刻以获取图13中所示的偏移侧壁轮廓。先前在图1中讨论了图13中所示的间隔件宽度S和基脚长度F的细节并且可以参考图1。此处描述的半导体结构具有小于或等于间隔件宽度S的基脚长度F。两步蚀刻中的第一蚀刻可以是使用含CFx的蚀刻气体的主蚀刻，其中，X等于或大于4。例如，用于主蚀刻的蚀刻气体包括处于从约3毫托至约50毫托的压力下的CF4、He、CH3F、CH2F2、HBr、He、Cl2和O2。在一些实施例中，CF4是主要的蚀刻气体，而He是主要的载气。等离子体功率可以在从约50W至约1000W的范围内，并且工艺室温度保持在约20摄氏度至约70摄氏度之间。如图12中所示，在主蚀刻之后，衬底100的顶面100A和伪栅极101’的顶面暴露出。在一些实施例中，使用端点模式实施主蚀刻，其中，蚀刻操作停止于端点的暴露处，例如，衬底100的顶面100A。沉积在伪栅极101’的侧壁上方的保护层109减轻横向蚀刻，并且因此具有位于基脚区110A上方的尾部的间隔件层105’仍位于伪栅极101’的侧壁处。
在图13中，两步蚀刻中的第二蚀刻可以是过蚀刻以去除邻近基脚区110A的间隔件层105’，并且形成偏移侧壁间隔件105。在一些实施例中，过蚀刻包括含有CF3、卤化氢或它们的组合的蚀刻气体。在一些实施例中，过蚀刻是聚合物材料沉积工艺，其中，相比于覆盖基脚区110A的间隔件层105’，以基本上较低的速率蚀刻侧壁处的间隔件层105’。例如，用于过蚀刻的蚀刻气体包括处于从约3毫托尔至约50毫托尔的压力下的CH3F、HBr、CH2F2、Ar、N2、He和O2。在一些实施例中，CH3F和HBr是主要的蚀刻气体。等离子体功率可以在从约50W至约1000W的范围内，并且工艺室温度保持在约20摄氏度至约70摄氏度之间。在一些实施例中，使用时间模式实施过蚀刻，其中，在预定的时间量后停止蚀刻操作，例如，在主蚀刻中采用的时间模式持续时间的10％至15％。
参考图14和图15，通过蚀刻操作在衬底100中的沟道两端形成第一凹槽111’和第二凹槽112’。类似地，在如图14中所示的相邻的晶体管中或晶圆中的任一晶体管中通过蚀刻操作形成第三凹槽113’和第四凹槽114’。在图15中，在每个凹槽111’、112’、113’、114’中形成外延生长材料以用于合适的应变效应，从而导致沟道中改进的载流子迁移率。在一些实施例中，在pFET的源极和漏极区中外延生长硅锗。在另一实施例中，在nFET的源极和漏极区中外延生长碳化硅。在图15中形成的外延区111、112、113、114示出了各个接近度P1、P2、P3和P4。先前在图6和图7中论述了接近度的定义并且可以参考图6和图7。在一些实施例中，P1和P2基本上相同。在其他实施例中，P1、P2、P3和P4基本上相同。在形成外延区111、112、113、114之后，可以通过诸如湿蚀刻的合适的蚀刻操作去除伪栅极101’。在去除伪栅极之后形成栅极沟槽并且由一种或多种金属材料替代栅极沟槽以形成金属栅极。相应的替代操作称为后栅极操作。
如图15所示，用一种或多种金属材料填充栅极沟槽，从而形成由金属叠层制成的栅极主体101。在一些实施例中，在栅极沟槽中通过PVD操作沉积具有合适的功函的第一金属层，然后通过诸如PVD或喷镀的合适的技术沉积包括铝、钨或其他合适的金属的第二金属层。在另一实施例中，应用CMP操作以去除过量的金属，诸如设置在介电层107上方的金属。在图15中，在去除伪栅极101’之后沉积高k介电层103并且沉积于栅极沟槽的底部和侧壁处。注意图15示出了“后高k”操作的结构，其中，在去除伪栅极101’之前，在栅极沟槽中没有形成高k介电层。
接下来，可以实施其他操作以形成功能电路。例如，在衬底上形成互连结构并且将互连结构设计为连接各个晶体管和其他的器件以形成功能电路。互连结构包括诸如用于水平互连的金属线和用于垂直互连的接触件/通孔的各种导电部件。各个互连部件可以使用包括铜、钨和硅化物的各种导电材料。在一个实例中，使用镶嵌工艺以形成基于铜的多层互连结构。在另一实施例中，使用钨以在接触孔中形成钨插塞。
本发明的一些实施例提供了一种半导体结构，包括：具有顶面的衬底；位于衬底上方的栅极，栅极包括邻近顶面的基脚区，基脚区包括在顶面之上的低于10nm的高度处横向测量的基脚长度；以及围绕栅极的侧壁的间隔件，间隔件包括在顶面之上的从约10nm至约200nm的高度处横向测量的间隔件宽度。基脚长度为沿着顶面，从基脚区的最宽部分的末端至从栅极主体和间隔件之间的界面延伸的垂直线测量，并且间隔件宽度基本上等于或大于基脚长度。
在本发明的一些实施例中，栅极包括位于顶面上方的高K介电层。
在本发明的一些实施例中，栅极包括位于栅极的侧壁处的高K介电层
在本发明的一些实施例中，间隔件宽度介于约2nm至约20nm的范围内。
在本发明的一些实施例中，栅极进一步包括N-功函层和P-功函层中的至少一个。
在本发明的一些实施例中，半导体结构进一步包括部分地位于衬底中、与栅极下方的沟道区相邻的第一外延区，第一外延区的第一接近度等于或小于间隔件宽度。
在本发明的一些实施例中，半导体结构进一步包括部分地位于衬底中、与栅极下方的沟道区相邻的第二外延区，第二外延区的第二接近度与第一接近度基本上相等。
本发明的一些实施例提供了一种半导体结构，包括：具有顶面的衬底；位于顶面上方的金属栅极；围绕金属栅极的侧壁的间隔件；以及围绕间隔件和金属栅极的介电层。金属栅极包括邻近衬底的顶面的基脚区，并且基脚区、间隔件和介电层形成三重点。
在本发明的一些实施例中，金属栅极包括位于顶面上方的高K介电层。
在本发明的一些实施例中，金属栅极包括位于金属栅极的侧壁处的高K介电层。
在本发明的一些实施例中，基脚区包括沿着顶面，从基脚区的最宽部分的末端至从金属栅极和间隔件之间的界面延伸的垂直线测量的基脚长度，并且间隔件包括在顶面之上的从约10nm至约200nm的高度处横向测量的间隔件宽度，间隔件宽度大于或基本上等于基脚长度。
在本发明的一些实施例中，部分地位于衬底中、与金属栅极下方的沟道区相邻的外延区的接近度基本上等于或小于间隔件宽度。
在本发明的一些实施例中，半导体结构进一步包括部分位于衬底中、与金属栅极下方的沟道区相邻的外延区，外延区连接至三重点。
本发明的一些实施例提供了一种用于制造半导体结构的方法，方法包括：在半导体衬底上方形成伪栅极，伪栅极包括位于半导体衬底的表面处的基脚区；共形地形成围绕伪栅极的间隔件层；在间隔件层上方实施氧化操作；以及去除间隔件层在半导体衬底的表面上方的部分和伪栅极的顶部，从而使得在半导体衬底的表面之上的从约10nm至约200nm的高度处横向测量的间隔件宽度基本上等于或大于伪栅极的基脚区的基脚长度。在半导体衬底的表面之上的低于10nm的高度处横向测量基脚长度。
在本发明的一些实施例中，去除间隔件层的部分包括实施去除邻近基脚区的间隔件层的过蚀刻。
在本发明的一些实施例中，去除间隔件层的部分进一步包括实施利用CFx的主蚀刻，其中，x≥2。
在本发明的一些实施例中，过蚀刻包括CH3F、卤化氢或它们的组合。
在本发明的一些实施例中，进一步包括：在半导体衬底上方形成伪栅极之前形成高K介电层。
在本发明的一些实施例中，该方法进一步包括：去除伪栅极以形成栅极沟槽；以及在栅极沟槽的底部和侧壁上形成高K介电层。
在本发明的一些实施例中，该方法进一步包括：在衬底中形成邻近伪栅极下方的沟道区的凹槽；以及在凹槽中形成外延区。外延区的接近度基本上等于或小于间隔件宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对本发明进行多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
衬底，具有顶面；
栅极，位于所述衬底上方，所述栅极包括邻近所述顶面的基脚区，所述基脚区包括在所述顶面之上的低于10nm的高度处横向测量的基脚长度；以及
间隔件，围绕栅极主体的侧壁，包括在所述顶面之上的从10nm至200nm的高度处横向测量的间隔件宽度，
其中，所述基脚长度为沿着所述顶面，从所述基脚区的最宽部分的末端至从所述栅极主体和所述间隔件之间的界面延伸的垂直线测量所得，并且
其中，所述间隔件宽度等于或大于所述基脚长度，在所述间隔件宽度大于所述基脚长度时，所述间隔件的底面没有接触所述基脚区。
2.根据权利要求1所述的半导体结构，其中，所述栅极包括位于所述顶面上方的高K介电层。
3.根据权利要求2所述的半导体结构，其中，所述栅极包括位于所述栅极的侧壁处的高K介电层。
4.根据权利要求1所述的半导体结构，其中，所述间隔件宽度介于2nm至20nm的范围内。
5.根据权利要求2所述的半导体结构，其中，所述栅极进一步包括N-功函层和P-功函层中的至少一个。
6.根据权利要求1所述的半导体结构，其中，所述半导体结构进一步包括部分地位于所述衬底中、与所述栅极下方的沟道区相邻的第一外延区，所述第一外延区的第一接近度等于或小于所述间隔件宽度。
7.根据权利要求6所述的半导体结构，其中，所述半导体结构进一步包括部分地位于所述衬底中、与所述栅极下方的沟道区相邻的第二外延区，所述第二外延区的第二接近度与所述第一接近度相等。
8.一种半导体结构，包括：
衬底，具有顶面；
金属栅极，位于所述顶面上方；
间隔件，围绕所述金属栅极的侧壁；以及
介电层，围绕所述间隔件和所述金属栅极；
其中，所述金属栅极包括栅极主体和邻近所述衬底的顶面的基脚区，所述基脚区位于所述栅极主体的下方，并且
其中，所述基脚区、所述间隔件和所述介电层形成三重点，所述间隔件宽度等于所述基脚长度。
9.根据权利要求8所述的半导体结构，其中，所述金属栅极包括位于所述衬底的顶面上方的高K介电层。
10.根据权利要求9所述的半导体结构，其中，所述金属栅极包括位于所述金属栅极的侧壁处的高K介电层。
11.根据权利要求8所述的半导体结构，其中，所述基脚区包括沿着所述顶面，从所述基脚区的最宽部分的末端至从所述金属栅极和所述间隔件之间的界面延伸的垂直线测量的基脚长度，并且
其中，所述间隔件包括在所述顶面之上的从10nm至200nm的高度处横向测量的间隔件宽度，所述间隔件宽度大于或等于所述基脚长度。
12.根据权利要求11所述的半导体结构，部分地位于所述衬底中、与所述金属栅极下方的沟道区相邻的外延区的接近度等于或小于所述间隔件宽度。
13.根据权利要求8所述的半导体结构，其中，所述半导体结构进一步包括部分位于所述衬底中、与所述金属栅极下方的沟道区相邻的外延区，所述外延区连接至所述三重点。
14.一种用于制造半导体结构的方法，所述方法包括：
在半导体衬底上方形成伪栅极，所述伪栅极包括位于所述半导体衬底的表面处的基脚区；
共形地形成围绕所述伪栅极的间隔件层；
在所述间隔件层上方实施氧化操作；以及
去除所述间隔件层在所述半导体衬底的表面上方的部分和所述伪栅极的顶部，从而使得在所述半导体衬底的表面之上的从10nm至200nm的高度处横向测量的间隔件宽度等于或大于所述伪栅极的基脚区的基脚长度，并且在所述间隔件宽度大于所述基脚长度时，所述间隔件的底面没有接触所述基脚区 ，
其中，在所述半导体衬底的表面之上的低于10nm的高度处横向测量所述基脚长度。
15.根据权利要求14所述的方法，其中，去除所述间隔件层的所述部分包括实施去除邻近所述基脚区的所述间隔件层的过蚀刻。
16.根据权利要求15所述的方法，其中，去除所述间隔件层的所述部分进一步包括实施利用CFx的主蚀刻，其中，x≥2。
17.根据权利要求15所述的方法，其中，所述过蚀刻包括CH3F、卤化氢或它们的组合。
18.根据权利要求14所述的方法，进一步包括：在所述半导体衬底上方形成所述伪栅极之前，形成高K介电层。
19.根据权利要求14所述的方法，进一步包括：
去除所述伪栅极以形成栅极沟槽；以及
在所述栅极沟槽的底部和侧壁上形成高K介电层。
20.根据权利要求14所述的方法，进一步包括：
在所述衬底中形成邻近所述伪栅极下方的沟道区的凹槽；以及
在所述凹槽中形成外延区，
其中，所述外延区的接近度等于或小于所述间隔件宽度。
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