CN110323180B - 半导体装置及其形成方法 - Google Patents

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Abstract

于一例示性面向中，一种半导体装置的形成方法，包括：提供半导体结构，此半导体结构具有基底、于基底上方的一或多个第一介电层、于一或多个第一介电层中的第一金属插塞，以及于一或多个第一介电层与第一金属插塞上方的一或多个第二介电层。此方法还包括：蚀刻导通孔(via hole)至一或多个第二介电层中以暴露第一金属插塞，蚀刻第一金属插塞的表面以于其上形成凹槽，以及施加包含金属腐蚀抑制剂的金属腐蚀保护剂至第一金属插塞的顶表面。

Description

半导体装置及其形成方法
技术领域
本公开涉及一种半导体技术，特别涉及一种半导体装置及其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)产业已经历急速的成长。集成电路材料与设计上的技术演进已开创集成电路的不同世代，其中每一世代相较于前一世代，具有更小且更复杂的电路。在集成电路的演变过程中，通常功能密度(即，每芯片面积所具有的内连元件数)已随着几何尺寸(即，使用工艺所能制作的最小元件尺寸)的缩减而增加。此微缩化工艺普遍提供增加产品效率及降低相关成本的好处。但这些工艺演进亦增加了工艺及制造集成电路的复杂度。举例来说，导孔插塞(via plugs)作为金属内连线用于横跨多介电层。随着微缩化的持续，导孔插塞变得越来越小。随着上下导孔插塞间的界面区域减小，接触电阻增加，有时使得装置无法使用。需要此领域的改进。
发明内容
本公开实施例提供一种半导体装置的形成方法。此方法包括提供半导体结构，此半导体结构具有基底、于基底上方的一或多个第一介电层、于一或多个第一介电层中的第一金属插塞，以及于一或多个第一介电层与第一金属插塞上方的一或多个第二介电层。此方法还包括蚀刻导通孔至一或多个第二介电层中以暴露第一金属插塞、蚀刻第一金属插塞的顶表面以于其上形成凹槽，以及施加包含金属腐蚀抑制剂的金属腐蚀保护剂至第一金属插塞的顶表面。
本公开实施例更提供一种半导体装置的形成方法。此方法包括提供半导体装置，此半导体装置具有基底、于基底上方的主动区、设置于主动区上方的下插塞，以及至少一层间介电质层位于下插塞的上方。此方法还包括蚀刻导通孔至此至少一层间介电质层中以至少部分地暴露下插塞的顶表面，以及进行湿式清洁工艺，通过形成凹槽于下插塞上以加深导通孔。凹槽的尺寸可通过控制湿式清洁工艺的工艺条件调节。
本公开实施例又提供一种半导体装置。此半导体装置包括一或多个第一介电层，设置于基底上方、第一导孔，设置于一或多个第一介电层中、一或多个第二介电层，设置于第一导孔上方、以及第二导孔，设置于一或多个第二介电层中、第一导孔上且与第一导孔电性连接。第一导孔及第二导孔之间的界面包括碗形区。
附图说明
根据以下详细描述并结合附图阅读时，可最佳地理解本公开的各面向。于此强调的是，依照产业的标准做法，各种部件(feature)并非依比例绘制且仅用于示出的目的。事实上，为使论述明确，各种部件的尺寸可能任意增加或减少。
图1为示意图，示出依据本公开的各种实施例建构的半导体结构的剖面图。
图2为依据本公开的各种实施例，示出形成如图1所示的半导体结构的方法的流程图。
图3、图4、图5图示出于本公开的各种实施例的各种制造阶段期间半导体结构的剖面图。
其中，附图标记说明如下：
100～半导体装置；
102～基底；
104～主动区；
106～隔离结构；
108a、108b～源极/汲漏极部件；
110、120、130～介电层；
112、114～闸栅极间隔物；
116a、116b、116c～栅极堆叠；
122～导孔阻障层；
124a、124b、124c～下插塞；
125a、125b、125c、125d～凹槽；
126～导电部件；
127a、127b、127c、127d～导通孔；
128～金属接触蚀刻停止层；
138a、138b、138c、138d～上插塞；
200～方法；
202、204、206、208、210、212、214～步骤；
W1～底部开口宽度；
W2～顶部开口宽度。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的标的的不同部件。组件和配置的具体范例描述如下，以简化本公开。当然，这些说明仅为范例而非用以限定本公开。举例来说，叙述中若提及第一部件形成于第二部件上方或之上，可能包含所形成第一部件与第二部件是直接接触的实施例，亦可能包含额外的部件形成于第一部件与第二部件之间，而使第一部件与第二部件不直接接触的实施例。另外，本公开可能在各种范例中使用重复的参考数字及/或字母，此重复是为了简化和明确的目的，并未指示不同的实施例及/或所论述的组态之间的关系。此外，为了简化和明确的目的，可以不同比例任意绘制各种部件。
此外，为易于描述，本文中可使用诸如“在...下方”、“在...之下”、“下部”、“在...上方”、“上部”及其类似的空间相对用语，以描述如图所示的一个(些)元件或部件相对于另一个(些)元件或部件的关系。除附图中所描绘的方向以外，空间相对用语亦意欲涵盖装置在使用或操作中的不同方向。举例来说，如果翻转图中的设备，则被描述为在其他元件或部件“之下”或“下方”的元件将被转向为在其他元件或部件“上方”。因此，示例性术语“在...之下”可包括上方和之下的方位。设备亦可转向至其他方位(旋转90度或在其他方向)，且本文中所使用的空间相对描述可同样相应地解读。
本公开整体上关于半导体装置及制造方法，以及更具体地关于用于集成电路(IC)的不同膜层间的内连线导电部件的金属插塞。为了最小化横越多个膜层的金属导孔间的接触电阻，于下导孔上形成金属凹槽的步骤提供了通过增加接触面积来减少接触电阻的途径。但是，一旦在导孔后湿式清洁(post-viawet clean)工艺期间形成金属凹槽，就难以防止不期望的金属腐蚀，其可能对金属的完整性有负面影响且不可控制地改变凹槽的轮廓。于此公开的湿式清洁工艺实现原位(in-situ)金属凹蚀及腐蚀抑制，从而在没有进一步地金属腐蚀的情况下，创造出决定的金属凹槽。金属凹槽可因此具有可调节且均匀的轮廓，其可帮助改善装置性能。
图1为示意图，示出依据本公开的实施例建构的半导体装置(或半导体结构)100的剖面图。装置100包含基底102、设置在基底102上的主动区104、以及将主动区104与未示出于图1中的其他主动区隔离的隔离结构106。各种主动及被动装置可建置于包含主动区104的主动区之中或之上，如p型场效晶体管(p-type field effect transistors，PFETs)、n型场效晶体管(n-type field effect transistors，NFETs)、如鳍式场效晶体管(FinFETs)的多栅极场效晶体管、金属氧化物半导体场效晶体管(metal-oxide semiconductor fieldeffect transistors，MOSFETs)、互补式金属氧化物半导体(complementary metal-oxidesemiconductors，CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、静态随机存取存储器(static random access memory，SRAM)单元、其他存储器单元、电阻器、电容器以及电感器。
装置100还包含S/D部件108a与108b的晶体管源极/漏极(source/drain，S/D)部件；包含栅极堆叠116a、116b及116c的晶体管栅极堆叠(或栅极结构或栅极部件)；包含栅极间隔物112及114的栅极间隔物；包含介电层110、120及130的介电层；包含下插塞124a、124b及124c的下插塞；包含上插塞138a、138b、138c及138d的上插塞；导孔阻障层122；金属接触蚀刻停止层(metal contact etch stop layer，MCESL)128以及导电部件126。装置100可包含未示出于图1的各种其他部件。装置100的部件进一步描述如下。
于本实施例中，基底102为半导体基底(例如，硅晶圆)。或者，基底102可包括另一元素半导体，如锗；包含碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟及锑化铟的化合物半导体；包含硅锗、磷化镓砷、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及磷砷化镓铟的合金半导体；或前述的组合。基底102可包含铟锡氧化物(ITO)玻璃、包含绝缘层上覆硅(silicon on insulator，SOI)基底、被施加应变及/或应力以增进性能、包含外延区、掺杂区，及/或其他合适的部件及膜层。
主动区104可包含一或多层的半导体材料，如硅或硅锗，且可掺杂适当掺质以形成主动或被动装置。于一实施例中，主动区104包含半导体材料的多个交替层(例如，具有硅的多层与硅锗的多层的交替堆叠)。主动区104可为平面结构，举例来说，用于形成平面晶体管。主动区104可替代地或额外地包含如鳍片的三维(three-dimensional，3D)结构，例如，用于形成如鳍式场效晶体管的多栅极或三维晶体管。
可通过任何合适方法图案化主动区104。举例来说，可使用光刻(photolithography)技术图案化主动区104，包含双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。双重图案化或多重图案化工艺组合光刻及自对准(self-aligned)工艺，允许形成的图案具有例如小于使用单一、直接光刻工艺所获得的节距(pitch)。于图案化主动区104的实施例中，首先在基底102上形成牺牲层并使用光刻工艺图案化此牺牲层。使用自对准工艺沿图案化的牺牲层的侧边形成间隔物。接着移除牺牲层，且保留的间隔物或心轴可接着作为使用于图案化主动区104的遮罩元件。举例来说，遮罩元件可使用于在基底102上方或之中的半导体层中蚀刻凹陷(depression)，留下于基底102上的主动区104。使用遮罩元件的凹陷蚀刻可使用干式蚀刻、湿式蚀刻、反应离子蚀刻(reactiveetching，RIE)及或其他合适工艺。
隔离结构106可包含氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、掺杂氟的硅玻璃(fluoride-doped silicate glass，FSG)、低介电常数介电材料及/或其他合适绝缘材料。于一实施例中，通过于基底102之中或上方蚀刻沟槽(例如，作为形成主动区104的工艺的部分)、以绝缘材料填充沟槽，并对绝缘材料进行化学机械平坦化(chemical mechanicalplanarization，CMP)工艺及/或回蚀刻工艺，从而留下作为隔离结构106的剩余的绝缘材料。其他类型的隔离结构亦可能为合适的，如场氧化物(field oxide)及硅的局部氧化物(LOCal Oxidation of Silicon，LOCOS)。隔离结构106可包含多膜层结构，举例来说，具有一或多个衬层(于基底102及主动区104的表面上)以及于一或多个衬层上方的主隔离层。
源极/漏极部件108a与108b可包含用于n型场效晶体管的n型掺杂硅、用于p型场效晶体管的p型掺杂硅锗，或其他合适材料。源极/漏极部件108a与108b可通过在邻近栅极间隔物112及114的主动区104中蚀刻凹陷，并接着于凹陷中外延成长半导体材料而形成。可使用适当掺质原位或异位(ex-situ)掺杂外延成长半导体材料。源极/漏极部件108a与108b可具有任何合适形状，且可全部或部分嵌入(embedded)主动区104之中。
栅极间隔物112可包含介电材料，如氧化硅或氮氧化硅。栅极间隔物114可包含介电材料，如氧化硅、氮化硅、氮氧化硅、碳化硅、其他介电材料或前述的组合。栅极间隔物112与114可通过沉积(例如，化学气相沉积(chemical vapor deposition，CVD)或物理气相沉积(physical vapor deposition，PVD))及蚀刻工艺形成。
每个栅极堆叠(例如，116a、116b或116c)可包含栅极介电层及栅极电极层，且还可包含位于栅极介电层下方的界面层(interfacial layer)。界面层可包含如氧化硅或氮氧化硅的介电材料，且可通过化学氧化、热氧化、原子层沉积(atomic layer deposition，ALD)、化学气相沉积(CVD)、及/或其他合适方法形成。栅极介电层可包含氧化硅(SiO2)或高介电常数介电材料如硅氧化铪(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或前述的组合。栅极介电层可使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适方法沉积。
栅极堆叠116a、116b或116c的栅极电极层可包含多晶硅及/或一或多个金属层。举例来说，栅极电极层可包含一或多个功函数金属层、一或多个导电阻障层、及一或多个金属填充层。功函数金属层依据装置类型可为p型或n型功函数层。p型功函数层可包括氮化铝钛(TiAlN)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)、另一合适金属或前述的组合。n型功函数层可包括钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、氮化钛铝(TiAlN)、氮化硅钛(TiSiN)、另一合适金属或前述的组合。金属填充层可包含铝(Al)、钨(W)、钴(Co)及/或其他合适材料。可使用如化学气相沉积(CVD)、物理气相沉积(PVD)、电镀及/或其他合适工艺的方法来沉积栅极电极层。
可通过任何合适工艺形成栅极堆叠116a-116c，如栅极先制工艺(gate-firstprocesses)及栅极后制工艺(gate-last processes)。于范例栅极先制工艺中，于形成源极/漏极部件108a及108b前，沉积且图案化各种材料层，以成为栅极堆叠116a-116c。于范例栅极后制工艺(亦被称为栅极取代工艺)中，先形成暂时栅极结构。接着，于形成晶体管源极/漏极部件108后，移除暂时栅极结构并以栅极堆叠116a-116c取代。于图1示出的实施例中，栅极堆叠116b设置于晶体管的通道区上方且作为栅极端(gate terminal)。虽然未示出于此剖面图中，但金属插塞可设置于栅极堆叠116b上方(例如，对栅极堆叠116b施加可调整的电压以控制源极/漏极部件108a与108b之间的通道区)。
介电层110、120及130亦被称为层间介电(interlayer dielectric，ILD)层。每个层间介电层110、120及130可包括四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅玻璃或已掺杂的氧化硅如硼磷硅玻璃(borophosphosilicate glass，BPSG)、熔融硅玻璃(fused silica glass，FSG)、磷硅玻璃(phosphosilicate glass，PSG)、硼硅玻璃(boron doped silicon glass，BSG)，及/或其他合适介电材料。可通过等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)、流动式化学气相沉积(flowable CVD，FCVD)或其他合适方法来形成每个层间介电质层。层间介电质层110、120及130可具有相同或不同的材料。
如图1所示，阻障层122包含设置于下插塞124a-124c的侧壁上的阻障部件。于一些实施例中，阻障部件包含双重阻障－于下插塞124a-124c的侧壁上的第一阻障以及于第一阻障的侧壁上方的第二阻障(例如，介于第一阻障与层间介电层120之间)。于一实施例中，第一阻障包含氮化钛或氮化钽，以及第二阻障包含氮化硅(Si3N4)。可通过化学气相沉积(CVD)、原子层沉积(ALD)或其他合适方法形成阻障层122。
下插塞124a及124b分别设置于源极/漏极部件108a与108b上方，且分别与其电性接触。于图1所示的实施例中，范例的插塞124a在没有中介硅化物部件的情况下直接连接至源极/漏极部件108。于一替代的实施例中，插塞124a通过硅化物部件耦接至源极/漏极部件108。可通过包含沉积金属层、退火金属层，使金属层与源极/漏极部件108a中的半导体材料反应以形成硅化物、以及接着移除未反应的金属层的工艺来形成硅化物部件。硅化物部件可包含硅化镍、硅化钛、硅化钴或其他合适硅化物或硅锗化物。下插塞124c设置于栅极堆叠116c上方且与其电性接触(直接或间接)。下插塞124a-124c可通过化学气相沉积、物理气相沉积、电镀或其他合适方法形成。下插塞124a-124c可包含钨(W)、钴(Co)、铜(Cu)及/或其他合适材料。应注意于此公开的金属插塞(如下插塞124a-124c与上插塞138a-138d)亦可包含一或多个非金属材料。金属插塞有时亦被称为导孔、导孔插塞、金属接触或接触插塞。
金属接触蚀刻停止层128可包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅，及/或其他材料；且可通过化学气相沉积、物理气相沉积、原子层沉积或其他合适方法形成。金属接触蚀刻停止层128可包含多膜层(例如，于不同时间沉积的多个介电层)。
导电部件126可包含任何合适导电材料。于一实施例中，导电部件126提供相对高的电性阻抗(例如，作为电阻器的一部分)。进一步此实施例，导电部件126可包含氮化钛或其他一或多种合适材料。如图1所示，金属接触蚀刻停止层128具有多膜层，且可通过包含于金属蚀刻停止层128的第一膜层上方沉积导电层(例如，氮化钛)、于导电层上方形成介电硬式掩模层、图案化介电硬式掩模层与导电层，以及沉积金属接触蚀刻停止层128的第二膜层的程序来形成导电部件126，从而将导电部件126嵌入金属接触蚀刻停止层128之中。
上插塞138a-138d设置于下插塞124a-124c上方且与其电性接触，如图1所示。应注意上插塞138a-138d的底部延伸进入下插塞124a-124c的经凹蚀顶部中。位于上下插塞之间的这种弯曲界面最小化接触电阻。此界面的形成进一步描述如下。
图2为依据一些实施例，示出形成半导体装置100的方法200的流程图。方法200仅为范例，且并非意图将本公开限制于权利要求中明确记载的内容。可于方法200之前、期间以及之后执行额外的步骤，以及用于方法200的额外实施例可以取代、消除或任意变动在此描述的一些步骤。于下文中结合第3-5图描述方法200，第3-5图示出于各种制造阶段期间的半导体装置100的剖面图。
于步骤202，方法200提供或提供有起始装置结构(工件)100，如图3所示。装置结构100包含基底102、主动区104、隔离结构106、源极/漏极部件108a与108b、栅极堆叠116a-116c、栅极间隔物112与114、层间介电质层110、120及130、下插塞124a-124c、阻障层122、导电部件126、以及金属接触蚀刻停止层128。前文已参考图1讨论了这些各种部件。
参考图4，于步骤204，方法200蚀刻层间介电质层130及金属接触蚀刻停止层128，以形成包含127a、127b、127c及127d的导通孔。于其相应的下插塞124a-124c的上方蚀刻导通孔127a-127d。具体地，作为范例，在下插塞124a的上方蚀刻两个导通孔127a与128b，相较于其余的下插塞124b及124c，下插塞124a较宽。在下插塞124b上方蚀刻导通孔127c，并在下插塞124c上方蚀刻导通孔127d。因此，下插塞可具有蚀刻于其上的一或多个导通孔。于一些实施例中，某些下插塞可不具有任何蚀刻于其上的导通孔。如图4所示，导通孔127a-127d至少部分地暴露下插塞124a-124c的相对应顶表面。
于一实施例中，步骤204包含光刻工艺与一或多道蚀刻工艺。举例来说，步骤204可通过光刻胶涂布、曝光、曝光后烘烤与显影，于装置100上方形成图案化的光刻胶。接着，步骤204使用图案化的光刻胶或衍生物作为蚀刻掩模来蚀刻膜层128与130，以形成导通孔127。蚀刻工艺可包含湿式蚀刻、干式蚀刻、反应离子蚀刻或其他合适蚀刻方法。举例来说，干式蚀刻工艺可施行含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBr3)、含碘气体、或其他合适气体及/或等离子体，或前述的组合。举例来说，湿式蚀刻工艺可包括于稀释氢氟酸(diluted hydrofluoric acid，DHF)、氢氧化钾(KOH)溶液、氨、酸性溶液(例如，含有氢氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH))、或其他合适湿式蚀刻剂、或前述的组合中蚀刻。于蚀刻工艺之后，图案化的光刻胶被移除，举例来说，通过光刻胶剥除(resist stripping)。
在步骤204之后，方法200进入到湿式清洁工艺(有时被称为导孔后湿式清洁(post-via wet clean))。于此公开的湿式清洁工艺包含多个步骤且用于多个目的(例如，湿式清洁工艺于下插塞124a-124c的顶表面上形成具有可调节轮廓及平滑表面的凹槽)。于图2所示的实施例中，湿式清洁工艺包含将于下文讨论的步骤206、208及210。
于步骤206，方法200蚀刻下插塞124a-124c的顶部，以加深导通孔138a-138d。参考图5，于下插塞124a-124c的顶表面上形成包含凹槽125a、125b、125c及125d的凹槽。步骤206可被视为于步骤204中进行的蚀刻工艺的延伸，但可使用与步骤204不同的工艺及材料。举例来说，于一些实施例中，步骤206不使用干式蚀刻工艺，而是使用目标为下插塞124a-124c的湿式蚀刻工艺。作为湿式清洁工艺的一部分，步骤206亦移除于步骤204中形成在下插塞124a-124c的顶表面上的任何残留物。步骤206可将装置100(如图4所示)浸泡于含有稀释的氢氧化铵(NH4OH)、混合二氧化碳(CO2)的去离子(deionized，DI)水、混合臭氧(O3)的去离子(DI)水、混合过氧化氢(H2O2)的去离子(DI)水、或其他合适化学品，或前述的组合的湿式蚀刻剂中。化学品可具有任何合适的浓度。于一实施例中，步骤206使用混合过氧化氢的去离子水，其H2O2：H2O的体积比在1：5至1：30的范围。
于一实施例中，步骤206使用等向性蚀刻，以形成具有平滑表面轮廓的凹槽125a-125d。当使用等向性蚀刻时，凹槽125a-125d的深度与开口顶部面积相关，其导致碗型剖面轮廓。经由调整各种工艺条件如蚀刻时间及温度，凹槽125a-125d的尺寸可以是可调节的或可定量控制的。举例来说，延长于湿式蚀刻剂中的浸泡时间、或更高的温度、或两者的组合导致更宽且更深的凹槽125a-125d。不同的蚀刻溶液及下插塞124a-124c的材料可使用不同的持续时间及温度。于一些实施例中，步骤206中的蚀刻工艺持续20秒至100秒(例如，约30秒或约50秒)且于室温至约摄氏67度的温度下进行。
具有平滑表面的凹槽125a-125d的可调节轮廓有助于控制下插塞124a-124c与上插塞138a-138d(将于步骤212中形成)之间的接触电阻。更宽且更深的凹槽导致下插塞与上插塞之间更大的界面面积，从而导致更小的接触电阻，但过宽及过深的凹槽可能具有缺点，如损伤相对较窄的下插塞(例如，图5所示的下插塞124c)的侧壁并导致金属接触漏电(leak)。由于下插塞可具有一或多个蚀刻于其上的导通孔，每个下插塞上的凹槽轮廓可为相同或不同的。于一实施例中，凹槽125a-125d的尺寸大致上为相同或均匀的。
在步骤206之后，使用于形成凹槽125a-125d的湿式蚀刻剂应被移除，例如，使用干式工艺。一个困扰湿式清洁工艺的问题是，即使在初始时形成了理想的凹槽，于干式工艺期间，湿式蚀刻剂仍将继续自下插塞124a-124c的顶表面移除材料，从而导致不平均且无法控制的凹槽轮廓。这样不佳的凹槽轮廓减少下插塞之间的均匀性(例如，于不同下插塞上的不同接触电阻值)，其减少产品良率。为了解决此问题，于步骤208中，方法200对凹槽125a-125d施加金属腐蚀保护剂(有时被称为金属相容化学品)，以减少或甚至预防不期望的下插塞124a-124c的腐蚀。金属腐蚀保护剂可为或包含减低下插塞124a-124c材料的腐蚀率的金属腐蚀抑制剂。不同的金属与不同的腐蚀抑制剂作用。因此，依据下插塞124a-124c的材料组成可使用合适的腐蚀抑制剂，其包含已商品化的抑制剂。
以合适的方式施加金属腐蚀保护剂。举例来说，可于凹槽125a-125d具有预定的目标轮廓之后直接施加(例如，于1、2、5或10秒之内)金属腐蚀保护剂，以防止进一步的腐蚀。预定的轮廓可为具有预定尺寸与大致上平滑表面(例如，表面粗糙度低于某阈值(threshold)，如10纳米)的碗型凹槽。时间点是重要的，因为过早施加金属腐蚀保护剂会妨碍目标凹槽轮廓的形成(例如，如于开始时施加腐蚀抑制剂，则可能根本不会有凹槽形成)，以及过晚施加金属腐蚀保护剂可能意味着腐蚀已经发生。于一些实施例中，步骤208将如图5所示的装置100浸泡或浸入含有金属腐蚀抑制剂的新的化学品中。于其他实施例中，步骤208将金属腐蚀抑制剂加到于步骤206中使用的湿式蚀刻剂中。可使用各种机制以帮助金属腐蚀抑制剂到达下插塞124a-124c的顶表面，于下插塞124a-124c的顶表面的金属腐蚀抑制剂保护其下方的金属不被使用于步骤206中的湿式蚀刻剂继续蚀刻或腐蚀。步骤208可持续任意合适的时间长度且可于任意合适的温度下进行。于一些实施例中，步骤208持续30秒至90秒(例如，约30秒、约60秒或约90秒)。
于步骤210，方法200移除来自步骤206与208的化学品，例如，通过使用清洗及干燥工艺。由于金属腐蚀保护剂的存在，于清洗及干燥工艺期间，下插塞124a-124c的腐蚀被有效的减少或防止。因此，凹槽125a-125d的轮廓被保持。于一些实施例中，清洗工艺使用异丙醇(isopropyl alcohol，IPA)、丙酮、甲醇、其他合适的清洗溶液或前述的组合。于一些实施例中，干燥工艺包含于晶圆座(wafer chuck)上旋转装置100以排走任何残余的化学品。干燥可于室温下进行，但升高的温度可减少干燥时间。
由于在一个步骤中使用的化学品与工艺条件(例如，时间及温度)影响接下来的步骤，可协调步骤206、208及210的控制以最佳化凹槽轮廓。于一些实施例中，于30秒至300秒的合计持续时间以及在室温至约摄氏67度的温度下进行步骤206及208。升高的温度可帮助减少工艺时间但可能影响其他面向，如湿式蚀刻剂及/或金属腐蚀抑制剂的功能性。下插塞124a-124c的材料组成影响湿式蚀刻剂与金属腐蚀抑制剂的选择。因此，可调整或微调化学品和工艺条件，以最佳化可调节的凹槽轮廓的形成与维持。
除了形成可调节的凹槽轮廓外，于此公开的湿式清洁工艺亦增加导通孔127a-127d的侧壁轮廓(且最后为上插塞138a-138d的侧壁轮廓)的设计灵活度。举例来说，于一些实施例中，控制步骤204中的蚀刻工艺以生产导通孔127a-127d的梯形侧壁轮廓。也就是说，如图4所示的范例，各别导通孔具有底部开口宽度(W1，假设凹槽不存在时测量金属接触蚀刻停止层128的底层)，其小于相应导通孔的顶部开口宽度(W2)。一方面而言，如导通孔127a-127d过于倾斜(例如，W1小于W2的50％)，上插塞与下插塞之间的接触面积可能会太小，其导致不期望的高电阻。另一方面，如果导通孔127a-127d过于直立(例如，W1大于W2的90％)，导通孔127a-127d的下角落可能无法被适当地填充，而于其中留下孔洞。存在于导通孔127a-127d的底部的可调节凹槽允许W1与W2的比值可更有弹性。一方面来说，即使W1小于W2的50％，由于增加的界面面积的存在，上插塞与下插塞仍可具有相对低的接触电阻。另一方面，即使W1大于W2的90％，于导通孔127a-127d的底部的碗型凹槽有助于适当地填充其下角落。于一实施例中，W1为W2的45％至95％(例如，45％至50％、50％至90％或90％至95％)。
于步骤212，方法200形成上插塞138a-138d，从而导致如图1所示的装置100。上插塞138a及138b于相对应的下插塞124a-124c上方成长，且完全填充相对应的导通孔127a-127d。由于凹槽125a-125d，上插塞138a-138d的底部延伸至下插塞124a-124c的经凹蚀顶部中。这样的上下插塞间的曲线界面减少了接触电阻。上插塞138a-138d可包含铝(Al)、钴(Co)及/或其他合适材料。于一些实施例中，上插塞与下插塞使用不同金属材料。步骤212可包含沉积工艺及化学机械平坦化(chemical mechanical planarization，CMP)工艺。上插塞138a-138d的材料首先沉积于导通孔127a-127d之中及层间介电质层130上方，且接着经由化学机械平坦化(CMP)自层间介电质层130的顶表面移除多余的材料。
于步骤214，方法200对装置100进行进一步工艺。举例来说，步骤214可于层间介电质层130上方沉积另一蚀刻停止层(etch stop layer，ESL)及另一层间介电质层、蚀刻新沉积的蚀刻停止层及层间介电质层，以形成沟槽、以及于沟槽中沉积金属(例如，铜)以形成金属导线。金属导线被配置于内连接包含上插塞138a-138d的上插塞及其他电路部件。步骤224可重复这样的工艺以形成任何数量的金属导线的膜层。
尽管并非意图限制，本公开的一或多个实施例提供半导体装置及其形成许多好处。举例来说，于此公开的湿式清洁工艺实现原位金属凹蚀及腐蚀抑制，从而在没有额外的金属腐蚀的情况下创造出决定的金属凹槽。这样的金属凹槽减少上插塞与下插塞间的接触电阻并增加他们的设计弹性，其可符合装置持续微缩化的需求。本公开方法的实施例可轻易与现有的制造工艺与技术整合，如中段工艺(middle end of line，MEoL)及后段工艺(back end of line，BEoL)。
于一例示性面向，本公开提供一种半导体装置的形成方法包括提供半导体结构，此半导体结构具有基底、于基底上方的一或多个第一介电层、于一或多个第一介电层中的第一金属插塞，以及于一或多个第一介电层与第一金属插塞上方的一或多个第二介电层。此方法还包括蚀刻导通孔至一或多个第二介电层中以暴露第一金属插塞、蚀刻第一金属插塞的顶表面以于其上形成凹槽，以及施加包含金属腐蚀抑制剂的金属腐蚀保护剂至第一金属插塞的顶表面。于一实施例中，通过调整用于蚀刻第一金属插塞的顶表面的工艺条件来控制凹槽的尺寸，此工艺条件包含时间和温度。于一实施例中，在凹槽达到预定的目标轮廓之后，将金属腐蚀保护剂施加到第一金属插塞的顶表面上。于一实施例中，预定的目标轮廓为具有大致上平滑表面的碗形。于一实施例中，此方法还包括移除金属腐蚀保护剂以及使用于蚀刻第一金属插塞的顶表面的湿式蚀刻剂，以及填充第二金属插塞至包含凹槽的导通孔中。于一实施例中，蚀刻第一金属插塞的顶表面的步骤使用等向性蚀刻工艺。于一实施例中，湿式蚀刻剂包括混合二氧化碳(CO2)的去离子(DI)水、混合臭氧(O3)的去离子水和混合过氧化氢(H2O2)的去离子水中的一种。移除金属腐蚀保护剂与湿式蚀刻剂的步骤包括进行使用异丙醇(IPA)、丙酮、甲醇或前述的组合的清洗工艺。于一实施例中，导通孔为第一导通孔。此方法还包括在蚀刻第一导通孔的同时，蚀刻第二导通孔至一或多个第二介电层中以暴露第一金属插塞。于一实施例中，导通孔具有底部开口宽度以及顶部开口宽度，且底部开口宽度为顶部开口宽度的90％至95％。于一实施例中，第一金属插塞设置于晶体管源极/漏极部件或晶体管栅极部件的上方且与其电性连接。
于另一例示性面向，本公开提供一种半导体装置的形成方法包括提供半导体装置，此半导体装置具有基底、于基底上方的主动区、设置于主动区上方的下插塞，以及至少一层间介电质层位于下插塞的上方。此方法还包括蚀刻导通孔至此至少一层间介电质层中以至少部分地暴露下插塞的顶表面，以及进行湿式清洁工艺，通过形成凹槽于下插塞上以加深导通孔。凹槽的尺寸可通过控制湿式清洁工艺的工艺条件调节。于一实施例中，此方法还包括填充上插塞至导通孔中，其中下插塞以及上插塞包括不同材料。于一实施例中，湿式清洁工艺包括施加湿式蚀刻剂于下插塞的顶表面以于其上形成凹槽、施加金属腐蚀抑制剂至下插塞的顶表面，以及使用清洗与干燥工艺移除金属腐蚀抑制剂以及湿式蚀刻剂。于一实施例中，湿式蚀刻剂包括混合二氧化碳(CO2)的去离子(DI)水、混合臭氧(O3)的去离子水和混合过氧化氢(H2O2)的去离子水中的一种。于一实施例中，金属腐蚀抑制剂仅于凹槽的尺寸已到达预定的数值后才施加至下插塞的顶表面。于一实施例中，下插塞为第一下插塞、导通孔为第一导通孔，以及凹槽为第一凹槽。此方法还包括蚀刻第二导通孔至此至少一层间介电质层中以至少部分地暴露第二下插塞的顶表面。湿式清洁工艺形成第二凹槽于第二下插塞上，以及其中第二凹槽的尺寸大致上相同于第一下插塞相对应的尺寸。
于另一例示性面向，本公开提供一种半导体装置包括一或多个第一介电层，设置于基底上方；第一导孔，设置于一或多个第一介电层中；一或多个第二介电层，设置于第一导孔上方；以及第二导孔，设置于一或多个第二介电层中、第一导孔上且与第一导孔电性连接。第一导孔及第二导孔之间的界面包括碗形区。于一实施例中，此半导体装置还包括第三导孔，设置于一或多个第二介电层中、第一导孔上方且电性连接至第一导孔。第二导孔及第三导孔具有大约相同的深度。于一实施例中，此半导体装置还包括第四导孔，设置于一或多个第一介电层中；以及第五导孔，设置于一或多个第二介电层中、第四导孔上且与第四导孔电性连接。第二导孔、第三导孔以及第五导孔具有大约相同的深度。于一实施例中，第一导孔及第二导孔包括不同金属。
前文概述了数个实施例的部件以便本技术领域中技术人员可更加理解本公开的各面向。本技术领域中技术人员应理解，可轻易以本公开为基础，来设计或变化其他工艺与结构以完成与上述实施例相同的目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本公开的构思与范围，并可在未脱离本公开的构思与范围的前提下进行各种改变、替换、或变动。

Claims (17)

1.一种半导体装置的形成方法，包括：
提供一半导体结构，该半导体结构具有一基底、于该基底上方的一第一晶体管源极/漏极部件以及一第一晶体管栅极部件和一第二晶体管源极/漏极部件还有一第二晶体管栅极部件、于该基底上方的一或多个第一介电层、于该一或多个第一介电层中的一第一金属插塞和一第四金属插塞，以及于该一或多个第一介电层与该第一金属插塞和该第四金属插塞上方的一或多个第二介电层，其中该第一金属插塞设置于该第一晶体管源极/漏极部件以及该第一晶体管栅极部件的上方，并且与该第一晶体管源极/漏极部件以及该第一晶体管栅极部件两者电性连接，而该第四金属插塞设置于该第二晶体管源极/漏极部件的上方，并与该第二晶体管源极/漏极部件电性连接，且该第二晶体管栅极部件设置于该第一金属插塞与该第四金属插塞之间；
执行一第一蚀刻工艺，以蚀刻一第一导通孔以及一第二导通孔至该一或多个第二介电层中以暴露该第一金属插塞，并蚀刻一第三导通孔至该一或多个第二介电层中以暴露该第四金属插塞；
在执行该第一蚀刻工艺后，执行不同于该第一蚀刻工艺的一第二蚀刻工艺，以经由该第一导通孔以及该第二导通孔蚀刻暴露出来的该第一金属插塞的一顶表面，以分别于其上形成一第一凹槽以及一第二凹槽，并且经由该第三导通孔蚀刻暴露出来的该第四金属插塞的一顶表面，以于其上形成一第三凹槽；以及
施加一包含金属腐蚀抑制剂的金属腐蚀保护剂至该第一金属插塞与该第四金属插塞的该顶表面。
2.如权利要求1所述的半导体装置的形成方法，其中，通过调整该第二蚀刻工艺的工艺条件来控制该第一凹槽、该第二凹槽以及该第三凹槽的尺寸，该工艺条件包含时间和温度。
3.如权利要求1所述的半导体装置的形成方法，其中，在该第一凹槽、该第二凹槽达到一预定的目标轮廓之后，将该金属腐蚀保护剂施加到该第一金属插塞的该顶表面上以及该第四金属插塞的该顶表面上。
4.如权利要求3所述的半导体装置的形成方法，其中，该预定的目标轮廓为具有大致上平滑表面的碗形。
5.如权利要求1所述的半导体装置的形成方法，还包括：
移除该金属腐蚀保护剂以及使用于该第二蚀刻工艺的一湿式蚀刻剂；
填充一第二金属插塞至包含该第一凹槽的该第一导通孔中；
填充一第三金属插塞至包含该第二凹槽的该第二导通孔中；以及
填充一第五金属插塞至包含该第三凹槽的该第三导通孔中。
6.如权利要求5所述的半导体装置的形成方法，其中，该第二蚀刻工艺使用等向性蚀刻工艺。
7.如权利要求5所述的半导体装置的形成方法，其中，该湿式蚀刻剂包括混合二氧化碳的去离子水、混合臭氧的去离子水和混合过氧化氢的去离子水中的一种，以及其中，移除该金属腐蚀保护剂与该湿式蚀刻剂的步骤包括进行使用异丙醇、丙酮、甲醇或前述的组合的清洗工艺。
8.如权利要求1所述的半导体装置的形成方法，其中，该第一导通孔具有一底部开口宽度以及一顶部开口宽度，且其中该底部开口宽度为该顶部开口宽度的90％至95％。
9.一种半导体装置的形成方法，包括：
提供一半导体装置，该半导体装置具有一基底、于该基底上方的一第一晶体管源极/漏极部件以及一第一晶体管栅极部件和一第二晶体管源极/漏极部件还有一第二晶体管栅极部件、设置于该第一晶体管源极/漏极部件以及该第一晶体管栅极部件的上方，并且与该第一晶体管源极/漏极部件以及该第一晶体管栅极部件两者电性连接的一第一下插塞、设置于该第二晶体管源极/漏极部件上方并与该第二晶体管源极/漏极部件电性连接的一第二下插塞，以及至少一层间介电质层位于该第一下插塞与该第二下插塞的上方，其中该第二晶体管栅极部件设置于该第一下插塞与该第二下插塞之间；
蚀刻一第一导通孔以及一第二导通孔至该至少一层间介电质层中以至少部分地暴露该第一下插塞的一顶表面，并且蚀刻一第三导通孔至该至少一层间介电质层中以至少部分地暴露该第二下插塞的一顶表面；以及
经由该第一导通孔、一第二导通孔以及该第三导通孔进行一湿式清洁工艺，通过形成一第一凹槽以及一第二凹槽于该第一下插塞上以分别加深该第一导通孔以及该第二导通孔，并且通过形成一第三凹槽于该第二下插塞上以加深该第三导通孔，其中，该第一凹槽、该第二凹槽以及该第三凹槽的尺寸可通过控制该湿式清洁工艺的工艺条件调节；
其中该湿式清洁工艺包括施加一湿式蚀刻剂于该第一下插塞的该顶表面以及该第二下插塞的该顶表面，以于其上形成该第一凹槽、该第二凹槽以及该第三凹槽，以及施加一金属腐蚀抑制剂至该第一下插塞的该顶表面以及该第二下插塞的该顶表面。
10.如权利要求9所述的半导体装置的形成方法，还包括填充一第一上插塞至该第一导通孔中、填充一第二上插塞至该第二导通孔中以及填充一第三上插塞至该第三导通孔中，其中该第一下插塞以及该第一上插塞包括不同材料。
11.如权利要求9所述的半导体装置的形成方法，其中该湿式清洁工艺包括：
使用清洗与干燥工艺移除该金属腐蚀抑制剂以及该湿式蚀刻剂。
12.如权利要求11所述的半导体装置的形成方法，其中，该湿式蚀刻剂包括混合二氧化碳的去离子水、混合臭氧的去离子水和混合过氧化氢的去离子水中的一种。
13.如权利要求11所述的半导体装置的形成方法，其中，该金属腐蚀抑制剂仅于该第一凹槽、该第二凹槽以及该第三凹槽的尺寸已到达预定的数值后才施加至该第一下插塞的该顶表面以及该第二下插塞的该顶表面。
14.如权利要求9所述的半导体装置的形成方法，其中该第三凹槽的尺寸大致上相同于该第一下插塞相对应的尺寸。
15.一种半导体装置，包括：
一或多个第一介电层，设置于一基底上方；
一第一晶体管源极/漏极部件、一第一晶体管栅极部件、一第二晶体管源极/漏极部件以及一第二晶体管栅极部件，设置于该基底上方；
一第一导孔，设置于该一或多个第一介电层中以及该第一晶体管源极/漏极部件与该第一晶体管栅极部件的上方，并且与该第一晶体管源极/漏极部件以及该第一晶体管栅极部件两者电性连接；
一或多个第二介电层，设置于该第一导孔上方；
一第二导孔，设置于该一或多个第二介电层中、该第一导孔上且与该第一导孔电性连接，其中，该第一导孔及该第二导孔之间的一界面包括一第一碗形区；
一第三导孔，设置于该一或多个第二介电层中、该第一导孔上方且电性连接至该第一导孔，其中该第二导孔及该第三导孔具有大约相同的深度；
一第四导孔，设置于该一或多个第一介电层中以及该第二晶体管源极/漏极部件的上方，并且与该第二晶体管源极/漏极部件电性连接，其中该第二晶体管栅极部件设置于该第一导孔与该第四导孔之间；以及
一第五导孔，设置于该一或多个第二介电层中、该第四导孔上且与该第四导孔电性连接，其中，该第四导孔及该第五导孔之间的一界面包括一第二碗形区。
16.如权利要求15所述的半导体装置，
其中，该第二导孔、该第三导孔以及该第五导孔具有大约相同的深度。
17.如权利要求15所述的半导体装置，其中，该第一导孔及该第二导孔包括不同金属。
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