TWI731282B - 半導體裝置及其形成方法 - Google Patents

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毛賢為
葉明熙
黃國彬
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台灣積體電路製造股份有限公司
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Abstract

於一例示性面向中，一種半導體裝置的形成方法，包括：提供半導體結構，此半導體結構具有基底、於基底上方的一或多個第一介電層、於一或多個第一介電層中的第一金屬插塞，以及於一或多個第一介電層與第一金屬插塞上方的一或多個第二介電層。此方法更包括：蝕刻導通孔(via hole)至一或多個第二介電層中以暴露第一金屬插塞，蝕刻第一金屬插塞的表面以於其上形成凹槽，以及施加包含金屬腐蝕抑制劑的金屬腐蝕保護劑至第一金屬插塞的頂表面

Description

半導體裝置及其形成方法
本揭露係有關於一種半導體技術，特別係有關於一種半導體裝置及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷急速的成長。積體電路材料與設計上的技術演進已開創積體電路之不同世代，其中每一世代相較於前一世代，具有更小且更複雜之電路。在積體電路之演變過程中，通常功能密度(即，每晶片面積所具有之內連元件數)已隨著幾何尺寸(即，使用製程所能製作之最小元件尺寸)之縮減而增加。此微縮化製程普遍提供增加產品效率及降低相關成本的好處。但這些製程演進亦增加了製程及製造積體電路的複雜度。舉例來說，導孔插塞(via plugs)作為金屬內連線用於橫跨多介電層。隨著微縮化的持續，導孔插塞變得越來越小。隨著上下導孔插塞間的界面區域減小，接觸電阻增加，有時使得裝置無法使用。需要此領域的改進。
本揭露實施例提供一種半導體裝置的形成方法。此方法包括提供半導體結構，此半導體結構具有基底、於基底上方的一或多個第一介電層、於一或多個第一介電層中的第一 金屬插塞，以及於一或多個第一介電層與第一金屬插塞上方的一或多個第二介電層。此方法更包括蝕刻導通孔至一或多個第二介電層中以暴露第一金屬插塞、蝕刻第一金屬插塞的頂表面以於其上形成凹槽，以及施加包含金屬腐蝕抑制劑的金屬腐蝕保護劑至第一金屬插塞的頂表面。
本揭露實施例更提供一種半導體裝置的形成方法。此方法包括提供半導體裝置，此半導體裝置具有基底、於基底上方的主動區、設置於主動區上方的下插塞，以及至少一層間介電質層位於下插塞的上方。此方法更包括蝕刻導通孔至此至少一層間介電質層中以至少部分地暴露下插塞的頂表面，以及進行濕式清潔製程，藉由形成凹槽於下插塞上以加深導通孔。凹槽的尺寸可藉由控制濕式清潔製程的製程條件調節。
本揭露實施例又提供一種半導體裝置。此半導體裝置包括一或多個第一介電層，設置於基底上方、第一導孔，設置於一或多個第一介電層中、一或多個第二介電層，設置於第一導孔上方、以及第二導孔，設置於一或多個第二介電層中、第一導孔上且與第一導孔電性連接。第一導孔及第二導孔之間的界面包括碗形區。
100‧‧‧半導體裝置
102‧‧‧基底
104‧‧‧主動區
106‧‧‧隔離結構
108a、108b‧‧‧源極/汲極部件
110、120、130‧‧‧介電層
112、114‧‧‧閘極間隔物
116a、116b、116c‧‧‧閘極堆疊
122‧‧‧導孔阻障層
124a、124b、124c‧‧‧下插塞
125a、125b、125c、125d‧‧‧凹槽
126‧‧‧導電部件
127a、127b、127c、127d‧‧‧導通孔
128‧‧‧金屬接觸蝕刻停止層
138a、138b、138c、138d‧‧‧上插塞
200‧‧‧方法
202、204、206、208、210、212、214‧‧‧步驟
W1‧‧‧底部開口寬度
W2‧‧‧頂部開口寬度
根據以下詳細描述並結合附圖閱讀時，可最佳地理解本揭露之各面向。於此強調的是，依照產業的標準做法，各種部件(feature)並非依比例繪製且僅用於繪示之目的。事實上，為使論述明確，各種部件之尺寸可能任意增加或減少。
第1圖為示意圖，繪示依據本揭露之各種實施例建構之半導體結構的剖面圖。
第2圖為依據本揭露之各種實施例，繪示形成如第1圖所示之半導體結構的方法之流程圖。
第3、4、5圖繪示於本揭露之各種實施例的各種製造階段期間半導體結構的剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供之標的之不同部件。組件和配置的具體範例描述如下，以簡化本揭露。當然，這些說明僅為範例而非用以限定本揭露。舉例來說，敘述中若提及第一部件形成於第二部件上方或之上，可能包含所形成第一部件與第二部件是直接接觸的實施例，亦可能包含額外的部件形成於第一部件與第二部件之間，而使第一部件與第二部件不直接接觸的實施例。另外，本揭露可能在各種範例中使用重複的參考數字及/或字母，此重複是為了簡化和明確之目的，並未指示不同的實施例及/或所論述的組態之間的關係。此外，為了簡化和明確之目的，可以不同比例任意繪製各種部件。
此外，為易於描述，本文中可使用諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」及其類似之空間相對用語，以描述如圖所示之一個(些)元件或部件相對於另一個(些)元件或部件的關係。除圖式中所描繪之方向以外，空間相對用語亦意欲涵蓋裝置在使用或操作中之不同方向。舉例來說，如果翻轉圖中的設備，則被描述為在其他元 件或部件「之下」或「下方」的元件將被轉向為在其他元件或部件「上方」。因此，示例性術語「在...之下」可包括上方和之下的方位。設備亦可轉向至其他方位(旋轉90度或在其他方向)，且本文中所使用之空間相對描述可同樣相應地解讀。
本揭露整體上關於半導體裝置及製造方法，以及更具體地關於用於積體電路(IC)之不同膜層間的內連線導電部件的金屬插塞。為了最小化橫越多個膜層之金屬導孔間的接觸電阻，於下導孔上形成金屬凹槽的步驟提供了藉由增加接觸面積來減少接觸電阻的途徑。但是，一旦在導孔後濕式清潔(post-via wet clean)製程期間形成金屬凹槽，就難以防止不期望的金屬腐蝕，其可能對金屬的完整性有負面影響且不可控制地改變凹槽的輪廓。於此揭露之濕式清潔製程實現原位(in-situ)金屬凹蝕及腐蝕抑制，從而在沒有進一步地金屬腐蝕的情況下，創造出決定的金屬凹槽。金屬凹槽可因此具有可調節且均勻的輪廓，其可幫助改善裝置性能。
第1圖為示意圖，繪示依據本揭露之實施例建構之半導體裝置(或半導體結構)100的剖面圖。裝置100包含基底102、設置在基底102上的主動區104、以及將主動區104與未繪示於第1圖中的其他主動區隔離之隔離結構106。各種主動及被動裝置可建置於包含主動區104的主動區之中或之上，如p型場效電晶體(p-type field effect transistors，PFETs)、n型場效電晶體(n-type field effect transistors，NFETs)、如鰭式場效電晶體(FinFETs)的多閘極場效電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors， MOSFETs)、互補式金屬氧化物半導體(complementary metal-oxide semiconductors，CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、靜態隨機存取記憶體(static random access memory，SRAM)單元、其他記憶體單元、電阻器、電容器以及電感器。
裝置100更包含S/D部件108a與108b的電晶體源極/汲極(source/drain，S/D)部件；包含閘極堆疊116a、116b及116c的電晶體閘極堆疊(或閘極結構或閘極部件)；包含閘極間隔物112及114的閘極間隔物；包含介電層110、120及130的介電層；包含下插塞124a、124b及124c的下插塞；包含上插塞138a、138b、138c及138d的上插塞；導孔阻障層122；金屬接觸蝕刻停止層(metal contact etch stop layer，MCESL)128以及導電部件126。裝置100可包含未繪示於第1圖的各種其他部件。裝置100的部件進一步描述如下。
於本實施例中，基底102為半導體基底(例如，矽晶圓)。或者，基底102可包括另一元素半導體，如鍺；包含碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦的化合物半導體；包含矽鍺、磷化鎵砷、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及磷砷化鎵銦的合金半導體；或前述之組合。基底102可包含銦錫氧化物(ITO)玻璃、包含絕緣層上覆矽(silicon on insulator，SOI)基底、被施加應變及/或應力以增進性能、包含磊晶區、摻雜區，及/或其他合適的部件及膜層。
主動區104可包含一或多層的半導體材料，如矽或矽鍺，且可摻雜適當摻質以形成主動或被動裝置。於一實施例 中，主動區104包含半導體材料的多個交替層(例如，具有矽的多層與矽鍺的多層之交替堆疊)。主動區104可為平面結構，舉例來說，用於形成平面電晶體。主動區104可替代地或額外地包含如鰭片的三維(three-dimensional，3D)結構，例如，用於形成如鰭式場效電晶體的多閘極或三維電晶體。
可藉由任何合適方法圖案化主動區104。舉例來說，可使用光微影(photolithography)技術圖案化主動區104，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。雙重圖案化或多重圖案化製程組合光微影及自對準(self-aligned)製程，允許形成的圖案具有例如小於使用單一、直接光微影製程所獲得之節距(pitch)。於圖案化主動區104的實施例中，首先在基底102上形成犧牲層並使用光微影製程圖案化此犧牲層。使用自對準製程沿圖案化的犧牲層之側邊形成間隔物。接著移除犧牲層，且保留的間隔物或心軸可接著作為使用於圖案化主動區104的遮罩元件。舉例來說，遮罩元件可使用於在基底102上方或之中的半導體層中蝕刻凹陷(depression)，留下於基底102上的主動區104。使用遮罩元件之凹陷蝕刻可使用乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive etching，RIE)及或其他合適製程。
隔離結構106可包含氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、摻雜氟的矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料及/或其他合適絕緣材料。於一實施例中，藉由於基底102之中或上方蝕刻溝槽(例如，作為形成主動區104的製程之部分)、以絕緣材料填充溝 槽，並對絕緣材料進行化學機械平坦化(chemical mechanical planarization，CMP)製程及/或回蝕刻製程，從而留下作為隔離結構106之剩餘的絕緣材料。其他類型的隔離結構亦可能為合適的，如場氧化物(field oxide)及矽的局部氧化物(LOCal Oxidation of Silicon，LOCOS)。隔離結構106可包含多膜層結構，舉例來說，具有一或多個襯層(於基底102及主動區104的表面上)以及於一或多個襯層上方的主隔離層。
源極/汲極部件108a與108b可包含用於n型場效電晶體的n型摻雜矽、用於p型場效電晶體的p型摻雜矽鍺，或其他合適材料。源極/汲極部件108a與108b可藉由在鄰近閘極間隔物112及114的主動區104中蝕刻凹陷，並接著於凹陷中磊晶成長半導體材料而形成。可使用適當摻質原位或異位(ex-situ)摻雜磊晶成長半導體材料。源極/汲極部件108a與108b可具有任何合適形狀，且可全部或部分嵌入(embedded)主動區104之中。
閘極間隔物112可包含介電材料，如氧化矽或氮氧化矽。閘極間隔物114可包含介電材料，如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或前述之組合。閘極間隔物112與114可藉由沉積(例如，化學氣相沉積(chemical vapor deposition，CVD)或物理氣相沉積(physical vapor deposition，PVD))及蝕刻製程形成。
每個閘極堆疊(例如，116a、116b或116c)可包含閘極介電層及閘極電極層，且更可包含位於閘極介電層下方的界面層(interfacial layer)。界面層可包含如氧化矽或氮氧化矽的 介電材料，且可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(CVD)、及/或其他合適方法形成。閘極介電層可包含氧化矽(SiO2)或高介電常數介電材料如矽氧化鉿(HfSiO)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)或前述之組合。閘極介電層可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或其他合適方法沉積。
閘極堆疊116a、116b或116c的閘極電極層可包含多晶矽及/或一或多個金屬層。舉例來說，閘極電極層可包含一或多個功函數金屬層、一或多個導電阻障層、及一或多個金屬填充層。功函數金屬層依據裝置類型可為p型或n型功函數層。p型功函數層可包括氮化鋁鈦(TiAlN)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)、另一合適金屬或前述之組合。n型功函數層可包括鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、氮化鈦鋁(TiAlN)、氮化矽鈦(TiSiN)、另一合適金屬或前述之組合。金屬填充層可包含鋁(Al)、鎢(W)、鈷(Co)及/或其他合適材料。可使用如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍及/或其他合適製程的方法來沉積閘極電極層。
可藉由任何合適製程形成閘極堆疊116a-116c，如閘極先製製程(gate-first processes)及閘極後製製程(gate-last processes)。於範例閘極先製製程中，於形成源極/汲極部件108a及108b前，沉積且圖案化各種材料層，以成為閘極堆疊 116a-116c。於範例閘極後製製程(亦被稱為閘極取代製程)中，先形成暫時閘極結構。接著，於形成電晶體源極/汲極部件108後，移除暫時閘極結構並以閘極堆疊116a-116c取代。於第1圖繪示之實施例中，閘極堆疊116b設置於電晶體的通道區上方且作為閘極端(gate terminal)。雖然未繪示於此剖面圖中，但金屬插塞可設置於閘極堆疊116b上方(例如，對閘極堆疊116b施加可調整的電壓以控制源極/汲極部件108a與108b之間的通道區)。
介電層110、120及130亦被稱為層間介電(interlayer dielectric，ILD)層。每個層間介電層110、120及130可包括四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽玻璃或已摻雜的氧化矽如硼磷矽玻璃(borophosphosilicate glass，BPSG)、熔融矽玻璃(fused silica glass，FSG)、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(boron doped silicon glass，BSG)，及/或其他合適介電材料。可藉由電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、流動式化學氣相沉積(flowable CVD，FCVD)或其他合適方法來形成每個層間介電質層。層間介電質層110、120及130可具有相同或不同的材料。
如第1圖所示，阻障層122包含設置於下插塞124a-124c之側壁上的阻障部件。於一些實施例中，阻障部件包含雙重阻障-於下插塞124a-124c之側壁上的第一阻障以及於第一阻障之側壁上方的第二阻障(例如，介於第一阻障與層間介電層120之間)。於一實施例中，第一阻障包含氮化鈦或氮 化鉭，以及第二阻障包含氮化矽(Si3N4)。可藉由化學氣相沉積(CVD)、原子層沉積(ALD)或其他合適方法形成阻障層122。
下插塞124a及124b分別設置於源極/汲極部件108a與108b上方，且分別與其電性接觸。於第1圖所示的實施例中，範例之插塞124a在沒有中介矽化物部件的情況下直接連接至源極/汲極部件108。於一替代的實施例中，插塞124a藉由矽化物部件耦接至源極/汲極部件108。可藉由包含沉積金屬層、退火金屬層，使金屬層與源極/汲極部件108a中的半導體材料反應以形成矽化物、以及接著移除未反應的金屬層之製程來形成矽化物部件。矽化物部件可包含矽化鎳、矽化鈦、矽化鈷或其他合適矽化物或矽鍺化物。下插塞124c設置於閘極堆疊116c上方且與其電性接觸(直接或間接)。下插塞124a-124c可藉由化學氣相沉積、物理氣相沉積、電鍍或其他合適方法形成。下插塞124a-124c可包含鎢(W)、鈷(Co)、銅(Cu)及/或其他合適材料。應注意於此揭露的金屬插塞(如下插塞124a-124c與上插塞138a-138d)亦可包含一或多個非金屬材料。金屬插塞有時亦被稱為導孔、導孔插塞、金屬接觸或接觸插塞。
金屬接觸蝕刻停止層128可包括氮化矽、氮氧化矽、具有氧(O)或碳(C)元素的氮化矽，及/或其他材料；且可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他合適方法形成。金屬接觸蝕刻停止層128可包含多膜層(例如，於不同時間沉積之多個介電層)。
導電部件126可包含任何合適導電材料。於一實施例中，導電部件126提供相對高的電性阻抗(例如，作為電阻器 的一部份)。進一步此實施例，導電部件126可包含氮化鈦或其他一或多種合適材料。如第1圖所示，金屬接觸蝕刻停止層128具有多膜層，且可藉由包含於金屬蝕刻停止層128的第一膜層上方沉積導電層(例如，氮化鈦)、於導電層上方形成介電硬式罩幕層、圖案化介電硬式罩幕層與導電層，以及沉積金屬接觸蝕刻停止層128之第二膜層的程序來形成導電部件126，從而將導電部件126嵌入金屬接觸蝕刻停止層128之中。
上插塞138a-138d設置於下插塞124a-124c上方且與其電性接觸，如第1圖所示。應注意上插塞138a-138d的底部延伸進入下插塞124a-124c的經凹蝕頂部中。位於上下插塞之間的這種彎曲界面最小化接觸電阻。此界面的形成進一步描述如下。
第2圖為依據一些實施例，繪示形成半導體裝置100的方法200之流程圖。方法200僅為範例，且並非意圖將本揭露限制於申請專利範圍中明確記載之內容。可於方法200之前、期間以及之後執行額外的步驟，以及用於方法200的額外實施例可以取代、消除或任意更動在此描述的一些步驟。於下文中結合第3-5圖描述方法200，第3-5圖繪示於各種製造階段期間之半導體裝置100的剖面圖。
於步驟202，方法200提供或提供有起始裝置結構(工件)100，如第3圖所示。裝置結構100包含基底102、主動區104、隔離結構106、源極/汲極部件108a與108b、閘極堆疊116a-116c、閘極間隔物112與114、層間介電質層110、120及130、下插塞124a-124c、阻障層122、導電部件126、以及金屬 接觸蝕刻停止層128。前文已參考第1圖討論了這些各種部件。
參考第4圖，於步驟204，方法200蝕刻層間介電質層130及金屬接觸蝕刻停止層128，以形成包含127a、127b、127c及127d的導通孔。於其相應之下插塞124a-124c的上方蝕刻導通孔127a-127d。具體地，作為範例，在下插塞124a的上方蝕刻兩個導通孔127a與128b，相較於其餘的下插塞124b及124c，下插塞124a較寬。在下插塞124b上方蝕刻導通孔127c，並在下插塞124c上方蝕刻導通孔127d。因此，下插塞可具有蝕刻於其上的一或多個導通孔。於一些實施例中，某些下插塞可不具有任何蝕刻於其上的導通孔。如第4圖所示，導通孔127a-127d至少部分地暴露下插塞124a-124c的相對應頂表面。
於一實施例中，步驟204包含光微影製程與一或多道蝕刻製程。舉例來說，步驟204可藉由光阻塗佈、曝光、曝光後烘烤與顯影，於裝置100上方形成圖案化的光阻。接著，步驟204使用圖案化的光阻或衍生物作為蝕刻罩幕來蝕刻膜層128與130，以形成導通孔127。蝕刻製程可包含濕式蝕刻、乾式蝕刻、反應離子蝕刻或其他合適蝕刻方法。舉例來說，乾式蝕刻製程可施行含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含碘氣體、或其他合適氣體及/或電漿，或前述之組合。舉例來說，濕式蝕刻製程可包括於稀釋氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(KOH)溶液、氨、酸性溶液(例如，含有氫氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH))、或其他合適濕式蝕刻劑、或前述之組 合中蝕刻。於蝕刻製程之後，圖案化的光阻被移除，舉例來說，藉由光阻剝除(resist stripping)。
在步驟204之後，方法200進入到濕式清潔製程(有時被稱為導孔後濕式清潔(post-via wet clean))。於此揭露之濕式清潔製程包含多個步驟且用於多個目的(例如，濕式清潔製程於下插塞124a-124c的頂表面上形成具有可調節輪廓及平滑表面的凹槽)。於第2圖所示的實施例中，濕式清潔製程包含將於下文討論的步驟206、208及210。
於步驟206，方法200蝕刻下插塞124a-124c的頂部，以加深導通孔138a-138d。參考第5圖，於下插塞124a-124c的頂表面上形成包含凹槽125a、125b、125c及125d的凹槽。步驟206可被視為於步驟204中進行的蝕刻製程的延伸，但可使用與步驟204不同的製程及材料。舉例來說，於一些實施例中，步驟206不使用乾式蝕刻製程，而是使用目標為下插塞124a-124c的濕式蝕刻製程。作為濕式清潔製程的一部份，步驟206亦移除於步驟204中形成在下插塞124a-124c之頂表面上的任何殘留物。步驟206可將裝置100(如第4圖所示)浸泡於含有稀釋的氫氧化銨(NH4OH)、混和二氧化碳(CO2)的去離子(deionized，DI)水、混和臭氧(O3)的去離子(DI)水、混和過氧化氫(H2O2)的去離子(DI)水、或其他合適化學品，或前述之組合的濕式蝕刻劑中。化學品可具有任何合適的濃度。於一實施例中，步驟206使用混和過氧化氫的去離子水，其H2O2：H2O的體積比在1：5至1：30之範圍。
於一實施例中，步驟206使用等向性蝕刻，以形成 具有平滑表面輪廓的凹槽125a-125d。當使用等向性蝕刻時，凹槽125a-125d的深度與開口頂部面積相關，其導致碗型剖面輪廓。經由調整各種製程條件如蝕刻時間及溫度，凹槽125a-125d的尺寸可以是可調節的或可定量控制的。舉例來說，延長於濕式蝕刻劑中的浸泡時間、或更高的溫度、或兩者的組合導致更寬且更深的凹槽125a-125d。不同的蝕刻溶液及下插塞124a-124c之材料可使用不同的持續時間及溫度。於一些實施例中，步驟206中的蝕刻製程持續20秒至100秒(例如，約30秒或約50秒)且於室溫至約攝氏67度的溫度下進行。
具有平滑表面之凹槽125a-125d的可調節輪廓有助於控制下插塞124a-124c與上插塞138a-138d(將於步驟212中形成)之間的接觸電阻。更寬且更深的凹槽導致下插塞與上插塞之間更大的界面面積，從而導致更小的接觸電阻，但過寬及過深的凹槽可能具有缺點，如損傷相對較窄的下插塞(例如，第5圖所示之下插塞124c)的側壁並導致金屬接觸漏電(leak)。由於下插塞可具有一或多個蝕刻於其上的導通孔，每個下插塞上的凹槽輪廓可為相同或不同的。於一實施例中，凹槽125a-125d的尺寸大致上為相同或均勻的。
在步驟206之後，使用於形成凹槽125a-125d的濕式蝕刻劑應被移除，例如，使用乾式製程。一個困擾濕式清潔製程的問題是，即使在初始時形成了理想的凹槽，於乾式製程期間，濕式蝕刻劑仍將繼續自下插塞124a-124c的頂表面移除材料，從而導致不平均且無法控制的凹槽輪廓。這樣不佳的凹槽輪廓減少下插塞之間的均勻性(例如，於不同下插塞上的不同 接觸電阻值)，其減少產品良率。為了解決此問題，於步驟208中，方法200對凹槽125a-125d施加金屬腐蝕保護劑(有時被稱為金屬相容化學品)，以減少或甚至預防不期望的下插塞124a-124c的腐蝕。金屬腐蝕保護劑可為或包含減低下插塞124a-124c材料之腐蝕率的金屬腐蝕抑制劑。不同的金屬與不同的腐蝕抑制劑作用。因此，依據下插塞124a-124c的材料組成可使用合適的腐蝕抑制劑，其包含已商品化的抑制劑。
以合適的方式施加金屬腐蝕保護劑。舉例來說，可於凹槽125a-125d具有預定的目標輪廓之後直接施加(例如，於1、2、5或10秒之內)金屬腐蝕保護劑，以防止進一步的腐蝕。預定的輪廓可為具有預定尺寸與大致上平滑表面(例如，表面粗糙度低於某閥值(threshold)，如10奈米)的碗型凹槽。時間點是重要的，因為過早施加金屬腐蝕保護劑會妨礙目標凹槽輪廓的形成(例如，如於開始時施加腐蝕抑制劑，則可能根本不會有凹槽形成)，以及過晚施加金屬腐蝕保護劑可能意味著腐蝕已經發生。於一些實施例中，步驟208將如第5圖所示之裝置100浸泡或浸入含有金屬腐蝕抑制劑的新的化學品中。於其他實施例中，步驟208將金屬腐蝕抑制劑加到於步驟206中使用的濕式蝕刻劑中。可使用各種機制以幫助金屬腐蝕抑制劑到達下插塞124a-124c的頂表面，於下插塞124a-124c的頂表面的金屬腐蝕抑制劑保護其下方的金屬不被使用於步驟206中的濕式蝕刻劑繼續蝕刻或腐蝕。步驟208可持續任意合適的時間長度且可於任意合適的溫度下進行。於一些實施例中，步驟208持續30秒至90秒(例如，約30秒、約60秒或約90秒)。
於步驟210，方法200移除來自步驟206與208的化學品，例如，藉由使用清洗及乾燥製程。由於金屬腐蝕保護劑的存在，於清洗及乾燥製程期間，下插塞124a-124c的腐蝕被有效的減少或防止。因此，凹槽125a-125d的輪廓被保持。於一些實施例中，清洗製程使用異丙醇(isopropyl alcohol，IPA)、丙酮、甲醇、其他合適的清洗溶液或前述之組合。於一些實施例中，乾燥製程包含於晶圓座(wafer chuck)上旋轉裝置100以排走任何殘餘的化學品。乾燥可於室溫下進行，但升高的溫度可減少乾燥時間。
由於在一個步驟中使用的化學品與製程條件(例如，時間及溫度)影響接下來的步驟，可協調步驟206、208及210的控制以最佳化凹槽輪廓。於一些實施例中，於30秒至300秒的合計持續時間以及在室溫至約攝氏67度的溫度下進行步驟206及208。升高的溫度可幫助減少製程時間但可能影響其他面向，如濕式蝕刻劑及/或金屬腐蝕抑制劑的功能性。下插塞124a-124c的材料組成影響濕式蝕刻劑與金屬腐蝕抑制劑的選擇。因此，可調整或微調化學品和製程條件，以最佳化可調節的凹槽輪廓的形成與維持。
除了形成可調節的凹槽輪廓外，於此揭露之濕式清潔製程亦增加導通孔127a-127d的側壁輪廓(且最後為上插塞138a-138d的側壁輪廓)的設計靈活度。舉例來說，於一些實施例中，控制步驟204中的蝕刻製程以生產導通孔127a-127d的梯形側壁輪廓。也就是說，如第4圖所示之範例，各別導通孔具有底部開口寬度(W1，假設凹槽不存在時量測金屬接觸蝕刻停 止層128的底層)，其小於相應導通孔之頂部開口寬度(W2)。一方面而言，如導通孔127a-127d過於傾斜(例如，W1小於W2的50%)，上插塞與下插塞之間的接觸面積可能會太小，其導致不期望的高電阻。另一方面，如果導通孔127a-127d過於直立(例如，W1大於W2的90%)，導通孔127a-127d的下角落可能無法被適當地填充，而於其中留下孔洞。存在於導通孔127a-127d之底部的可調節凹槽允許W1與W2的比值可更有彈性。一方面來說，即使W1小於W2的50%，由於增加的界面面積的存在，上插塞與下插塞仍可具有相對低的接觸電阻。另一方面，即使W1大於W2的90%，於導通孔127a-127d之底部的碗型凹槽有助於適當地填充其下角落。於一實施例中，W1為W2的45%至95%(例如，45%至50%、50%至90%或90%至95%)。
於步驟212，方法200形成上插塞138a-138d，從而導致如第1圖所示之裝置100。上插塞138a及138b於相對應的下插塞124a-124c上方成長，且完全填充相對應的導通孔127a-127d。由於凹槽125a-125d，上插塞138a-138d的底部延伸至下插塞124a-124c的經凹蝕頂部中。這樣的上下插塞間的曲線界面減少了接觸電阻。上插塞138a-138d可包含鋁(Al)、鈷(Co)及/或其他合適材料。於一些實施例中，上插塞與下插塞使用不同金屬材料。步驟212可包含沉積製程及化學機械平坦化(chemical mechanical planarization，CMP)製程。上插塞138a-138d的材料首先沉積於導通孔127a-127d之中及層間介電質層130上方，且接著經由化學機械平坦化(CMP)自層間介電質層130的頂表面移除多餘的材料。
於步驟214，方法200對裝置100進行進一步製程。舉例來說，步驟214可於層間介電質層130上方沉積另一蝕刻停止層(etch stop layer，ESL)及另一層間介電質層、蝕刻新沉積的蝕刻停止層及層間介電質層，以形成溝槽、以及於溝槽中沉積金屬(例如，銅)以形成金屬導線。金屬導線被配置於內連接包含上插塞138a-138d的上插塞及其他電路部件。步驟224可重複這樣的製程以形成任何數量的金屬導線的膜層。
儘管並非意圖限制，本揭露的一或多個實施例提供半導體裝置及其形成許多好處。舉例來說，於此揭露的濕式清潔製程實現原位金屬凹蝕及腐蝕抑制，從而在沒有額外的金屬腐蝕的情況下創造出決定的金屬凹槽。這樣的金屬凹槽減少上插塞與下插塞間的接觸電阻並增加他們的設計彈性，其可符合裝置持續微縮化的需求。本揭露方法的實施例可輕易與現有的製造製程與技術整合，如中段製程(middle end of line，MEoL)及後段製程(back end of line，BEoL)。
於一例示性面向，本揭露提供一種半導體裝置的形成方法包括提供半導體結構，此半導體結構具有基底、於基底上方的一或多個第一介電層、於一或多個第一介電層中的第一金屬插塞，以及於一或多個第一介電層與第一金屬插塞上方的一或多個第二介電層。此方法更包括蝕刻導通孔至一或多個第二介電層中以暴露第一金屬插塞、蝕刻第一金屬插塞的頂表面以於其上形成凹槽，以及施加包含金屬腐蝕抑制劑的金屬腐蝕保護劑至第一金屬插塞的頂表面。於一實施例中，藉由調整用於蝕刻第一金屬插塞的頂表面之製程條件來控制凹槽的尺 寸，此製程條件包含時間和溫度。於一實施例中，在凹槽達到預定的目標輪廓之後，將金屬腐蝕保護劑施加到第一金屬插塞的頂表面上。於一實施例中，預定的目標輪廓為具有大致上平滑表面的碗形。於一實施例中，此方法更包括移除金屬腐蝕保護劑以及使用於蝕刻第一金屬插塞的頂表面的濕式蝕刻劑，以及填充第二金屬插塞至包含凹槽的導通孔中。於一實施例中，蝕刻第一金屬插塞的頂表面的步驟使用等向性蝕刻製程。於一實施例中，濕式蝕刻劑包括混合二氧化碳(CO2)的去離子(DI)水、混和臭氧(O3)的去離子水和混和過氧化氫(H2O2)的去離子水中的一種。移除金屬腐蝕保護劑與濕式蝕刻劑的步驟包括進行使用異丙醇(IPA)、丙酮、甲醇或前述之組合的清洗製程。於一實施例中，導通孔為第一導通孔。此方法更包括在蝕刻第一導通孔的同時，蝕刻第二導通孔至一或多個第二介電層中以暴露第一金屬插塞。於一實施例中，導通孔具有底部開口寬度以及頂部開口寬度，且底部開口寬度為頂部開口寬度的90%至95%。於一實施例中，第一金屬插塞設置於電晶體源極/汲極部件或電晶體閘極部件的上方且與其電性連接。
於另一例示性面向，本揭露提供一種半導體裝置的形成方法包括提供半導體裝置，此半導體裝置具有基底、於基底上方的主動區、設置於主動區上方的下插塞，以及至少一層間介電質層位於下插塞的上方。此方法更包括蝕刻導通孔至此至少一層間介電質層中以至少部分地暴露下插塞的頂表面，以及進行濕式清潔製程，藉由形成凹槽於下插塞上以加深導通孔。凹槽的尺寸可藉由控制濕式清潔製程的製程條件調 節。於一實施例中，此方法更包括填充上插塞至導通孔中，其中下插塞以及上插塞包括不同材料。於一實施例中，濕式清潔製程包括施加濕式蝕刻劑於下插塞的頂表面以於其上形成凹槽、施加金屬腐蝕抑制劑至下插塞的頂表面，以及使用清洗與乾燥製程移除金屬腐蝕抑制劑以及濕式蝕刻劑。於一實施例中，濕式蝕刻劑包括混合二氧化碳(CO2)的去離子(DI)水、混和臭氧(O3)的去離子水和混和過氧化氫(H2O2)的去離子水中的一種。於一實施例中，金屬腐蝕抑制劑僅於凹槽的尺寸已到達預定的數值後才施加至下插塞的頂表面。於一實施例中，下插塞為第一下插塞、導通孔為第一導通孔，以及凹槽為第一凹槽。此方法更包括蝕刻第二導通孔至此至少一層間介電質層中以至少部分地暴露第二下插塞的頂表面。濕式清潔製程形成第二凹槽於第二下插塞上，以及其中第二凹槽的尺寸大致上相同於第一下插塞相對應的尺寸。
於另一例示性面向，本揭露提供一種半導體裝置包括一或多個第一介電層，設置於基底上方；第一導孔，設置於一或多個第一介電層中；一或多個第二介電層，設置於第一導孔上方；以及第二導孔，設置於一或多個第二介電層中、第一導孔上且與第一導孔電性連接。第一導孔及第二導孔之間的界面包括碗形區。於一實施例中，此半導體裝置更包括第三導孔，設置於一或多個第二介電層中、第一導孔上方且電性連接至第一導孔。第二導孔及第三導孔具有大約相同的深度。於一實施例中，此半導體裝置更包括第四導孔，設置於一或多個第一介電層中；以及第五導孔，設置於一或多個第二介電層中、 第四導孔上且與第四導孔電性連接。第二導孔、第三導孔以及第五導孔具有大約相同的深度。於一實施例中，第一導孔及第二導孔包括不同金屬。
前文概述了數個實施例的部件以便本技術領域中具有通常知識者可更加理解本揭露之各面向。本技術領域中具有通常知識者應理解，可輕易以本揭露為基礎，來設計或變化其他製程與結構以完成與上述實施例相同之目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露之精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行各種改變、替換、或更動。
100‧‧‧半導體裝置
102‧‧‧基底
104‧‧‧主動區
106‧‧‧隔離結構
108a、108b‧‧‧源極/汲極部件
110、120、130‧‧‧介電層
112、114‧‧‧閘極間隔物
116a、116b、116c‧‧‧閘極堆疊
122‧‧‧導孔阻障層
124a、124b、124c‧‧‧下插塞
126‧‧‧導電部件
128‧‧‧金屬接觸蝕刻停止層
138a、138b、138c、138d‧‧‧上插塞

Claims (9)

  1. 一種半導體裝置的形成方法，包括：提供一半導體結構，該半導體結構具有一基底、於該基底上方的一或多個第一介電層、於該一或多個第一介電層中的一第一金屬插塞，以及於該一或多個第一介電層與該第一金屬插塞上方的一或多個第二介電層；執行一第一蝕刻製程，以蝕刻一導通孔(via hole)至該一或多個第二介電層中以暴露該第一金屬插塞；在執行該第一蝕刻製程後，執行不同於該第一蝕刻製程的一第二蝕刻製程，以經由該導通孔蝕刻暴露出來的該第一金屬插塞的一頂表面以於其上形成一凹槽，其中藉由調整該第二蝕刻製程的製程條件來控制該凹槽的尺寸，且該製程條件包含時間和溫度；以及施加一包含金屬腐蝕抑制劑的金屬腐蝕保護劑至該第一金屬插塞的該頂表面。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中在該凹槽達到一預定的目標輪廓之後，將該金屬腐蝕保護劑施加到該第一金屬插塞的該頂表面上，且該預定的目標輪廓為具有大致上(substantially)平滑表面的碗形。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括：移除該金屬腐蝕保護劑以及使用於該第二蝕刻製程的一濕式蝕刻劑；以及填充一第二金屬插塞至包含該凹槽的該導通孔中； 其中該第二蝕刻製程的該濕式蝕刻劑使用等向性蝕刻製程、該濕式蝕刻劑包括混合二氧化碳(CO2)的去離子(DI)水、混和臭氧(O3)的去離子水和混和過氧化氫(H2O2)的去離子水中的一種、以及其中移除該金屬腐蝕保護劑與該濕式蝕刻劑的步驟包括進行使用異丙醇(IPA)、丙酮、甲醇或前述之組合的清洗製程。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該導通孔為一第一導通孔，該方法更包括在執行該第一蝕刻製程的同時，蝕刻一第二導通孔至該一或多個第二介電層中以暴露該第一金屬插塞。
  5. 一種半導體裝置的形成方法，包括：提供一半導體裝置，該半導體裝置具有一基底、於該基底上方的一主動區、設置於該主動區上方的一下插塞，以及至少一層間介電質(interlayer dielectric，ILD)層位於該下插塞的上方；蝕刻一導通孔至該至少一層間介電質(ILD)層中以至少部分地暴露該下插塞的一頂表面；以及經由該導通孔進行一濕式清潔製程，該濕式清潔製程包括施加一濕式蝕刻劑於該下插塞的該頂表面以於其上形成一凹槽，藉由形成該凹槽於該下插塞上以加深該導通孔，其中該凹槽的尺寸可藉由控制該濕式清潔製程的製程條件調節。
  6. 如申請專利範圍第5項所述之半導體裝置的形成方法，更包括填充一上插塞至該導通孔中，其中該下插塞以及該上插 塞包括不同材料。
  7. 如申請專利範圍第5項所述之半導體裝置的形成方法，其中該濕式清潔製程更包括：施加一金屬腐蝕抑制劑至該下插塞的該頂表面；以及使用清洗與乾燥製程移除該金屬腐蝕抑制劑以及該濕式蝕刻劑；其中該金屬腐蝕抑制劑僅於該凹槽的尺寸已到達預定的數值後才施加至該下插塞的該頂表面。
  8. 一種半導體裝置，包括：一或多個第一介電層，設置於一基底上方；一第一導孔，設置於該一或多個第一介電層中；一或多個第二介電層，設置於該第一導孔上方；以及一第二導孔，設置於該一或多個第二介電層中、該第一導孔上且與該第一導孔電性連接；其中該第一導孔及該第二導孔之間的一彎曲界面包括一碗形區，該碗形區的尺寸係藉由調整用於蝕刻該第一導孔之頂部表面的一蝕刻條件來控制，且該蝕刻條件包含時間和溫度。
  9. 如申請專利範圍第8項所述之半導體裝置，更包括一第三導孔，設置於該一或多個第二介電層中、該第一導孔上方且電性連接至該第一導孔，其中該第二導孔及該第三導孔具有大約相同的深度。
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