TW201939666A - 半導體結構及半導體製程方法 - Google Patents

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汪于仕
賴加瀚
傅美惠
鄭雅憶
陳怡利
林威戎
張志維
蔡明興
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

本發明實施例提供有關於導電部件的示範實施例，例如金屬接觸件、導孔、導線等，以及這些導電部件的形成方法。在一些實施例中，半導體結構包含在基底之上的第一介電層、穿過第一介電層且包括第一金屬的第一導電部件、位於第一介電層之上的第二介電層、以及穿過第二介電層且具有凸形下表面的第二導電部件，凸形下表面延伸至第一導電部件中，其中凸形下表面具有尖端，此尖端側向延伸於第二介電層的底部邊界下方。

Description

半導體結構及半導體製程方法
本發明實施例是關於半導體結構及其形成方法，特別是有關於導電部件及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經經歷了指數型成長。積體電路(IC)之材料和設計上的技術進展已經產生了數個世代的積體電路(IC)，每一世代的積體電路(IC)皆比前一世代具有更小且更複雜的電路。在積體電路(IC)演進的歷程中，功能密度(亦即單位晶片面積的互連裝置數量)普遍地增加，同時縮小幾何尺寸(亦即使用生產製程可產生的最小組件(或線))。此尺寸縮減的製程通常藉由提高生產效率和降低相關的成本而提供了一些益處。
伴隨著裝置的微縮，製造商開始使用新且不同的材料及/或材料結合，以促使裝置的微縮。單獨進行微縮化、以及結合新且不同的材料進行微縮化也導致了前幾代在較大尺寸下未曾出現的挑戰。
本發明的一些實施例提供半導體結構，半導體結構包含位於基底之上的第一介電層、穿過第一介電層的第一導電部件，第一導電部件包括第一金屬、位於第一介電層之上的第二介電層、以及穿過第二介電層的第二導電部件。第二導電部件具有凸形下表面延伸至第一導電部件中，其中第二導電部件的凸形下表面具有尖端，此尖端側向延伸於第二介電層的底部邊界下方。
本發明的一些實施例提供半導體製程方法。此方法包含在第一介電層中形成第一導電部件、在第一導電部件上形成凹形表面、以及在第二介電層中形成第二導電部件。第二介電層位於第一介電層之上。第二導電部件具有與第一導電部件的凹形表面相配合的凸形表面。第二導電部件的凸形表面具有尖端，此尖端側向延伸於第二介電層的底面下方。
本發明的一些實施例提供。半導體製程方法。此方法在第一介電層中的第一導電部件上形成凹形表面，形成凹形表面是透過通過第二介電層執行等向性(isotropic)蝕刻製程，第二介電層位於第一介電層之上，以及使用一由下而上(bottom-up)沉積製程在第二介電層中形成第二導電部件。第二導電部件具有與第一導電部件上的凹形表面相配合的凸形表面。第二導電部件的凸形表面具有尖端，此尖端側向延伸於第二介電層的底面下方。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。為了簡潔和明確起見，各種不同的部件可以不同尺寸任意繪示。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
總體上，本發明實施例提供有關於導電部件的示範實施例，例如金屬接觸件(contacts)、導孔(vias)、導線等，並且提供這些導電部件的形成方法。在上方介電層中形成上方導電部件，且形成上方導電部件具有凸形(convex)結構，以與來自下方導電部件的凹形(concave)結構相配合(mate)。除了其他優點外，來自上方導電部件的凸形結構更具有尖端，其有助於黏附在下方導電部件上，其中下方導電部件形成於下方介電結構中。因此，可較佳地控制黏附和界面管理。也增加第二導電部件的整體接觸表面的面積，因而有效地增加電性能和降低接觸電阻。
本文所述的示範實施例是在後段(Back End Of the Line，BEOL)及/或中段(Middle End Of the Line，MEOL)製程中形成用於鰭式場效電晶體(Fin Field Effect Transistor，FinFET)的導電部件的背景下討論。其他實施例可實施於其他背景，例如具有不同裝置，例如平面式場效電晶體(plannar FET)、垂直式閘極全環繞(Verticle Gate All Around，VGAA)場效電晶體、水平式閘極全環繞(Horizontal Gate All Around，VGAA)場效電晶體、雙極性電晶體(bipolar junction transistor，BJT)、二極體、電容、電感、電阻等。在一些情況下，導電部件可以是裝置的一部分，例如電容的電極板或電感的導線。再者，一些實施例可實施於前段(Front End Of the Line，FEOL)製程、且/或實施於形成任何導電部件。本發明實施例的一些觀點的實施方式可使用於其他製程及/或其他裝置中。
本發明實施例討論示範方法和結構的一些變化。本發明所屬技術領域中具有通常知識者將輕易地理解，在其他實施例所預期的範圍內可能進行其他修改。儘管以特定順序描述方法實施例，但可以任何符合邏輯順序的方式執行各種其他方法實施例，並且可包含比本文所述的方法實施例更多或更少的步驟。在一些圖式中，可能會省略繪示於圖式中之一些組件或部件的元件符號，以避免與其他組件或部件混淆；這是為了易於圖式的描繪。
第1至12圖是根據一些實施例，顯示在形成導電部件的示範方法期間，各個中間階段的各自中間結構的示意圖。第1圖顯示示範方法之一階段的中間結構的透視示意圖。後文中所討論的中間階段用於實施鰭式場效電晶體(FinFET)。其他結構可實施於其他示範實施例。
中間結構包含形成於半導體基底42上的第一和第二鰭片46，伴隨位於半導體基底42上且在相鄰鰭片46之間的各個隔離區44。第一和第二虛設閘極堆疊沿著鰭片46的各個側壁並且在鰭片46之上。第一和第二虛設閘極堆疊各自包含界面介電層48、虛設閘極50、以及遮罩52。
半導體基底42可以是或者包含整塊半導體(bulk semiconductor)基底、絕緣體上的半導體(semiconductor-on-insulator，SOI)基底、或類似基底，其可摻雜(例如，以p型或n型摻雜物)或不摻雜。在一些實施例中，半導體基底42的半導體材料可包含元素半導體，例如矽(Si)或鍺(Ge)；化合物半導體；合金半導體；或前述之組合。
鰭片46形成於半導體基底42中。舉例而言，可蝕刻半導體基底42，例如透過適當的光微影(photolithography)技術和蝕刻製程，使得溝槽形成於相鄰的一對鰭片46之間，並且使得鰭片46從半導體基底42突出。每一隔離區44在對應的溝槽中形成。隔離區44可包含或者是絕緣材料，例如氧化物(例如，氧化矽)、氮化物、類似材料、或前述之組合。然後，可使用適當蝕刻製程凹蝕絕緣材料，使得鰭片46從相鄰的隔離區44之間突出，從而可至少部分地將鰭片46界定為半導體基底42上的主動區域。鰭片46可透過其他製程形成，並且例如可包含均質磊晶(homoepitaxial)及/或異質磊晶(hetroepitaxial)結構。
虛設閘極堆疊形成於鰭片46上。如在此所討論的置換閘極製程中，用於虛設閘極堆疊的界面介電層48、虛設閘極50和遮罩52的形成可依序透過，例如，藉由適當沉積製程形成各個膜層，並且接著藉由適當光微影技術和蝕刻製程，將這些膜層圖案化為虛設閘極堆疊。舉例而言，界面介電層48可包含或者是氧化矽、氮化矽、類似材料、或前述之多層。虛設閘極50可包含或者是矽(例如，多晶矽(polysilicon))或其他材料。遮罩52可包含或者是氮化矽、氮氧化矽、氮碳化矽、類似材料、或前述之組合。
在其他範例中，在先閘極(gate-first)製程中，可取代虛設閘極堆疊且/或除了虛設閘極堆疊之外，閘極堆疊可以是操作閘極堆疊(或一般稱為閘極結構)。在先閘極製程中，界面介電層48可以是閘極介電層，並且虛設閘極50可以是閘極電極。用於操作閘極堆疊的閘極介電層、閘極電極、和遮罩52的形成可透過，例如，藉由適當沉積製程形成各個膜層，並且接著藉由適當光微影技術和蝕刻製程，將這些膜層圖案化為閘極堆疊。舉例而言，閘極介電層可包含或者是氧化矽、氮化矽、高介電常數(high-k)介電材料、類似材料、或前述之多層。高介電常數介電材料可具有大於約7.0的介電常數值(k value)，並且可包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)、前述之多層、或前述之組合的金屬氧化物或金屬矽酸鹽。閘極電極可包含或者是矽(例如，摻雜或未摻雜的多晶矽)、含金屬材料(例如，鈦、鎢、鋁、釕、或類似材料)、前述之組合(例如，矽化物(後續形成))、或前述之多層。遮罩層52可包含氮化矽、氮氧化矽、氮碳化矽、類似材料、或前述之組合。
第1圖更顯示用於後續圖式的參考剖面。剖面A-A沿著例如通道的平面，通道位於鰭片46中且介於兩個源極/汲極區之間。第2至12圖是對應於剖面A-A的一些剖面示意圖，它們顯示在各種示範方法之製程的各個階段。第2圖顯示第1圖的中間結構於剖面A-A的剖面示意圖。
第3圖顯示形成閘極間隔物54、磊晶源極/汲極區56、接觸蝕刻停止層(contact etch stop layer，CESL)60、以及第一層間介電層(interlayer dielectric，ILD)62。沿著虛設閘極堆疊的側壁(例如，界面介電層48、虛設閘極50、和遮罩52的側壁)且在鰭片46之上形成閘極間隔物54。舉例而言，可透過適當的沉積製程順應性地(conformally)沉積用於閘極間隔物54的一或多層，並且異向性(anisotropically)蝕刻此一或多層，形成閘極間隔物54。用於閘極間隔物54的一或多層可包含或者是碳氧化矽、氮化矽、氮氧化矽、氮碳化矽、類似材料、前述之多層、或前述之組合。
然後透過蝕刻製程，在鰭片46中形成凹陷於虛設閘極堆疊的兩側(例如，使用虛設閘極堆疊和閘極間隔物54作為遮罩)。蝕刻製程可以是等向性的(isotropic)或異向性的，或者進一步地，蝕刻製程對於半導體基底42的一或多個晶面(crystalline plane)具有選擇性。因此，基於所實施的蝕刻製程，凹陷可具有各種剖面輪廓。在凹陷中形成磊晶源極/汲極區56。磊晶源極/汲極區56可包含或者是矽鍺(silicon germanium)、碳化矽、矽磷(silicon phosphorus)、矽碳磷(silicon carbon phosphorus)、純的或大致上純的鍺、三五族化合物半導體、二六族化合物半導體、或類似材料。可透過適當磊晶成長或沉積製程，形成磊晶源極/汲極區56於凹陷中。在一些範例中，磊晶源極/汲極區56可相對於鰭片56升高，並且可具有對應於半導體基底42晶面的刻面(facet)。
本發明所屬技術領域中具有通常知識者亦可輕易地理解，可省略凹蝕或磊晶成長，並且可透過將虛設閘極堆疊和閘極間隔物54作為遮罩，植入摻雜物至鰭片46中來形成源極/汲極區。在有實施磊晶源極/汲極區56的一些範例中，磊晶源極/汲極區56也可以是摻雜的，例如，在磊晶成長期間透過原位(in situ)摻雜，且/或在磊晶成長之後透過植入摻雜物至磊晶源極汲極區56中。因此，可透過摻雜(例如，透過植入的摻雜、且/或在磊晶成長期間的原位摻雜(如果合適的話))及/或透過磊晶成長(如果合適的話)界定源極/汲極區，這可進一步界定其中界定源極/汲極區的主動區。
透過適當沉積製程，在磊晶源極/汲極區56的表面、閘極間隔物54的側壁和頂面、遮罩52的頂面、和隔離區44的頂面上順應性地沉積接觸蝕刻停止層60。一般而言，當形成例如接觸件(contact)或導孔(vias)時，蝕刻停止層(ESL)可提供停止蝕刻製程的機制。蝕刻停止層可由介電材料形成，其具有與相鄰的膜層或組件不同的蝕刻選擇性。接觸蝕刻停止層60可包括或者是氮化矽、氮碳化矽、氧碳化矽、氮化碳、類似材料、或前述之組合。
透過適當沉積製程，在接觸蝕刻停止層60上沉積第一層間介電層62。第一層間介電層62可包括或者是二氧化矽、低介電常數(low-K)介電材料(例如具有介電常數小於二氧化矽的材料)、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、有機矽酸鹽玻璃(organosilicate glass，OSG)、SiOx Cy 、旋塗式玻璃(spin-on-glass)、旋塗式高分子(spin-on-polymer)、矽碳材料、前述之化合物、前述之複合物、類似材料、或前述之組合。
在沉積第一層間介電層62之後，可將第一層間介電層62平坦化，例如透過化學機械研磨(chemical mechanical planarization，CMP)。在先閘極製程中，第一層間介電層62的頂面可高於接觸蝕刻停止層60和閘極堆疊的較上部分，並且可省略後續關於第4和5圖所述的製程。因此，接觸蝕刻停止層60和第一層間介電層62的較上部分可保留在閘極堆疊之上。
第4圖說明以置換閘極堆疊取代虛設閘極堆疊。形成第一層間介電層62和接觸蝕刻停止層60的頂面與虛設閘極50的頂面共平面。可執行平坦化製程(例如，化學機械研磨(CMP))，使第一層間介電層62和接觸蝕刻停止層60的頂面與虛設閘極50的頂面齊平。化學機械研磨(CMP)也可移除虛設閘極50上的遮罩52(在一些情況下，以及閘極間隔物54的較上部分)。因此，虛設閘極50的頂面通過第一層間介電層62和接觸蝕刻停止層60暴露出來。
在虛設閘極50通過第一層間介電層62和接觸蝕刻停止層60暴露出來的情況下，例如透過一或多道蝕刻製程移除虛設閘極50。可透過對虛設閘極50具有選擇性的蝕刻製程，移除虛設閘極50，其中界面介電層48作為蝕刻停止層(ESL)，接著，透過對界面介電層48具有選擇性的不同蝕刻製程，可選地(optionally)移除界面介電層48。凹陷形成於閘極間隔物54之間，虛設閘極堆疊處自此處移除，並且鰭片46的通道區通過凹陷暴露出來。
在移除虛設閘極堆疊處的凹陷中形成置換閘極結構。如圖所示，置換閘極結構各自包含界面介電層70、閘極介電層72、一或多可選順應層74、以及閘極導電填充材料76。在鰭片46的側壁和頂面上沿著通道區形成界面介電層70。界面介電層70可以是例如界面介電層48(如果不移除)、透過鰭片46熱或化學氧化形成的氧化物(例如，氧化矽)、及/或氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、及/或其他介電材料。
可在移除虛設閘極堆疊處的凹陷中(例如，在隔離區44的頂面、界面介電層70的頂面、和閘極間隔物54的側壁上)、且在第一層間介電層62、接觸蝕刻停止層60、以及閘極間隔物54的頂面上順應性地形成閘極介電層72。閘極介電層72可以是或者包含氧化矽、氮化矽、高介電常數(high-k)介電材料(參考前面範例)、前述之多層、或其他介電材料。
然後，可在閘極介電層72上順應性地沉積(如果不只一層，依序沉積)一或多可選順應層74。一或多可選順應層74可包含一或多阻障及/或蓋層、以及一或多功函數(work-function)調整層。一或多阻障及/或蓋層可包含氮化物、氮化矽、氮化碳、及/或鉭及/或鈦的氮鋁化合物；氮化物、氮化碳、及/或碳化鎢；類似材料；或前述之組合。一或多功函數調整層可包含或者是氮化物、氮化矽、氮化碳、氮化鋁、氧化鋁、及/或鉭及/或鈦的氮鋁化合物；氮化物、氮化碳、及/或碳化鎢；鈷；鉑；類似材料；或前述之組合。
在一或多可選順應層74(如果有實施的話)之上(例如，在一或多功函數調整層之上)、及/或在閘極介電層72之上形成用於閘極導電填充材料76的膜層。用於閘極導電填充材料76的膜層可填充移除虛設閘極堆疊處之剩餘的凹陷。用於閘極導電填充材料76的膜層可以是或者包括含金屬材料，例如鎢、鈷、鋁、釕、銅、前述之多層、前述之組合、或類似材料。移除閘極導電填充材料76、一或多可選順應層74、和閘極介電層72在第一層間介電層62、接觸蝕刻停止層60、和閘極間隔物54的頂面上方的部分，例如透過化學機械研磨(CMP)。因此，形成如第4圖所示的置換閘極結構，其包括閘極導電填充材料76、一或多可選順應層74、和閘極介電層72。
第5圖顯示形成第二層間介電層80於第一層間介電層62、接觸蝕刻停止層60、閘極間隔物54、和置換閘極結構之上。儘管未顯示，在一些範例中，可在第一層間介電層62等部件之上沉積蝕刻停止層(ESL)，並且可在蝕刻停止層之上沉積第二層間介電層80。如果有形成蝕刻停止層，則其可包括或者是氮化矽、氮碳化矽、氧化碳矽、氮化碳、類似材料、或前述之組合。第二層間介電層80可包括或者是二氧化矽、低介電常數(low-K)介電材料、氮氧化矽、磷矽酸鹽玻璃PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、有機矽酸鹽玻璃(OSG)、SiOx Cy 、旋塗式玻璃(spin-on-glass)、旋塗式高分子(spin-on-polymer)、矽碳材料、前述之化合物、前述之複合物、類似材料、或前述之組合。
第6圖顯示形成開口82穿過第二層間介電層80、第一層間介電層62、和接觸蝕刻停止層60以暴露出至少部份的磊晶源極/汲極區56、以及開口84穿過第二層間介電層80以暴露出至少部分的置換閘極結構。可以開口82和84圖案化第二層間介電層80、第一層間介電層62、以及接觸蝕刻停止層60，例如，使用光微影技術和一或多道蝕刻製程。
第7圖顯示在開口82中形成導電部件90至磊晶源極/汲極區56，以及在開口84中形成導電部件92至置換閘極結構。在圖示範例中，導電部件90包含例如黏著層94、在黏著層94上的阻障層96、在磊晶源極/汲極區56上的矽化物區98、以及在阻障層96上的導電填充材料100。在圖示範例中，導電部件92包含例如黏著層94、在黏著層94上的阻障層96、以及在阻障層96上的導電填充材料100。
可在開口82和84中(例如，在開口82和84的側壁、磊晶源極/汲極區56的暴露表面、和置換閘極結構的暴露表面上)、和第二層間介電層80之上順應性地沉積黏著層94。黏著層94可以是或者包括鈦、鉭、類似材料、或前述之組合，並且透過原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、或其他沉積技術沉積黏著層94。可在黏著層94上，例如在開口82和84中和在第二層間介電層80之上，順應性地沉積阻障層96。阻障層96可以是或者包括氮化鈦、氧化鈦、氮化鉭、氧化鉭、類似材料、或前述之組合，並且可透過原子層沉積(ALD)、化學氣相沉積(CVD)、或其他沉積技術沉積阻障層96。在一些範例中，可處理至少部分的黏著層94來形成阻障層96。舉例而言，可對黏著層94執行氮化製程，例如包含氮氣電漿製程，使至少部分的黏著層94轉變為阻障層96。在一些範例中，黏著層94完全可轉變，而沒有黏著層94留下，並且阻障層96成為黏著/阻障層，而在其他範例中，部分的黏著層94維持未轉變，使部分的黏著層94與黏著層94上的阻障層96一起留下。
可透過磊晶源極/汲極區56的較上部分與黏著層94反應，並且與阻障層96反應(可能的話)，在磊晶源極/汲極區56上形成矽化物區98。可執行退火促使磊晶源極/汲極區56與黏著層94及/或阻障層96的反應。
可在阻障層96上沉積導電填充材料100並且填充開口82和84。導電填充材料100可以是或者包括鈷、鎢、銅、釕、鋁、金、銀、前述之合金、類似材料、或前述之組合，並且可透過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、或其他沉積技術沉積導電填充材料100。舉例而言，在沉積導電填充材料100之後，可使用平坦化製程(例如，化學機械研磨(CMP))移除過量的導電填充材料100、阻障層98、和黏著層94。平坦化製程可從第二層間介電層80的頂面上方移除過量的導電填充材料100、阻障層96、和黏著層94。因此，導電部件90和92和第二層間介電層80的頂面可以是共平面的。導電部件90和92可以是或者可被稱為接觸件(contact)、插塞(plug)等。
儘管第6和7圖顯示同時形成導電部件90至磊晶源極/汲極區56且導電部件92至置換閘極結構，然而可獨自且依序形成導電部件90和92。舉例而言，可先形成開口82至磊晶源極/汲極區54，如第6圖，並且填充開口82以形成導電部件90至磊晶源極/汲極區54，如第7圖。然後，可形成開口84至置換閘極結構，如第6圖，並且填充開口84以形成導電部件92至置換閘極結構，如第7圖。也可實施其他製程順序。
第8圖顯示形成蝕刻停止層110和蝕刻停止層110之上的金屬間介電層(intermetallization dielectric，IMD) 112。在第二層間介電層80和導電部件90和92的頂面上沉積蝕刻停止層110。蝕刻停止層110可包括或者是氮化矽、氮化碳矽、氧化碳矽、氮化碳、類似材料、或前述之組合。並且可透過化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、原子層沉積(ALD)、或其他沉積技術沉積蝕刻停止層110。金屬間介電層112可包括或者是二氧化矽、低介電常數(low-K)介電材料、氮氧化矽、磷矽酸鹽玻璃PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、有機矽酸鹽玻璃(OSG)、SiOx Cy 、旋塗式玻璃(spin-on-glass)、旋塗式高分子(spin-on-polymer)、矽碳材料、前述之化合物、前述之複合物、類似材料、或前述之組合。可透過旋轉塗佈、化學氣相沉積(CVD)、可流動化學氣相沉積(flowable CVD，FCVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、或其他沉積技術沉積金屬間介電層112。蝕刻停止層110的厚度可在約10奈米(nm)至約500奈米的範圍內，並且金屬間介電層112的厚度可在約50奈米至約800奈米。金屬間介電層112和蝕刻停止層110的結合厚度可在約100奈米至約1000奈米的範圍內。
第9圖顯示穿過金屬間介電層112和蝕刻停止層110形成分別至導電部件90和92的開口120和122。可以開口120和122將金屬間介電層112和蝕刻停止層110圖案化，例如，使用光微影技術和一或多道蝕刻製程。蝕刻製程可包含反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、感應耦合電漿(inductively coupled plasma，ICP)蝕刻、電容耦合電漿(capacitively coupled plasma，CCP)蝕刻、離子束蝕刻(ion beam etch，IBE)、類似蝕刻、或前述之組合。蝕刻製程可以是異向性的。在一些範例中，蝕刻製程可包含使用第一氣體的電漿，第一氣體包括四氟化碳(CF4 )、六氟乙烷(C2 F6 )、八氟丙烷(C3 F8 )、氟仿(CHF3 )、二氟甲烷(CH2 F2 )、氟甲烷(CH3 F)、碳氟化合物(例如，Cx Fy ，其中x可以在1至5的範圍內，並且y可以在4至8的範圍內)、類似化學品、或前述之組合。電漿可更使用第二氣體，第二氣體包括氮氣(N2 )、氫氣(H2 )、氧氣(O2 )、氬氣(Ar)、氙氣(Xe)、氦氣(He)、一氧化碳(CO)、二氧化碳(CO2 )、羰基硫化物(carbonyl sulfide，COS)、類似化學品、或前述之組合。在蝕刻製程期間，可以可選地供應惰性氣體。在一些範例中，第一氣體的流速對第二氣體的流速的比可在約1:1000至約1000:1的範圍內，例如在約1:10至約10:1。電漿蝕刻的壓力可在約0.1毫托耳(mTorr)至約100毫托耳的範圍內。電漿蝕刻的電漿產生源(generator)的功率可在約30瓦(W)至約5000瓦的範圍內。電漿蝕刻的電漿產生源的頻率可在約40千赫茲(KHz)至約2百萬赫茲(MHz)、或從約12MHz至約100MHz，例如約13.56MHz。電漿蝕刻的基板偏壓可在約10千伏(kV)至約100千伏，且具有在約5%至約95%的範圍內的工作週期(duty cycle)。
第10圖顯示在導電部件92和90中形成凹陷202、201，穿過開口122和120(且穿過金屬間介電層112和蝕刻停止層110)形成凹陷202、201分別至導電部件92和90。在形成開口120、122之後，可執行濕式清潔製程以從導電部件90、92移除殘留物和原生氧化物(native oxide)。殘留物可來自於前面操作步驟之形成開口120和122時的蝕刻副產物。當形成金屬間介電層112和蝕刻停止層110將基底在不同製程腔室間轉移的時候，殘留物也可來於環境。再者，原生氧化物經常形成在導電部件90和92的表面上。執行濕式清潔製程以有效地從導電部件90和92移除殘留物和原生氧化物。再者，在從導電部件90和92的表面上移除殘留物及/或原生氧化物後，濕式清潔製程也蝕刻導電部件90和92的表面，以在導電部件90和92的表面上形成凹陷202、201。
在一範例中，濕式清潔製程可包含將半導體基底42浸潤至去離子水(deionized water，DI water)或其他適當化學品(可在去離子水中稀釋)。一般認為去離子水(DI water)可與成長在導電部件90、92的表面上的原生氧化物反應。在導電部件90、92由鈷(Co)製造的範例中，去離子水可有效地與CoOx 反應，從而移除原生氧化物(例如，CoOx )伴隨著底下的鈷(Co)，以形成凹陷202、201於導電部件90、92上。導電部件202、201可形成為凹形表面(例如，導電部件90、92上的凹形上表面)，此凹形表面具有尖端203、205(顯示於凹陷202)形成於蝕刻停止層110的底面下方。因為濕式清潔製程是等向性(isotropic)蝕刻製程，當溶液接觸到導電部件90、92時，溶液與導電部件90、92之間的化學反應等向且持續地發生直到達到預定的製程時間。一般認為凹陷202的尖端203、205從導電部件90、92橫向延伸，並且進一步地在蝕刻停止層110的底面下方延伸。尖端203、205可有助於後續形成於其內的的材料錨固(archor)並嚙合(engage)於開口120、122中，以具有更好的黏附和箝夾(clinch)。
在去離子水清潔之後，可進一步地可選地清潔半導體基底42於包含去離子水中有其他化學品的溶液。化學品的適當範例包含酸性化學品(例如，檸檬酸(citric acid))、或酸性化學品的混合物。去離子水中的化學品可具有從約0.1%至約20%的體積濃度。在浸潤期間，此溶液的溫度可在約20°C至約90°C的範圍內。可將半導體基底42浸潤於溶液中持續在約5秒至約120秒的範圍內，以形成凹陷202、201。在清潔之後，凹陷202、201可具有深度225(見於第12圖)，深度225是從第二層間介電層80的頂(例如，水平)面算起在大於約15埃(Å) 的範圍內，例如在約20埃至約100埃，更特別的是例如在約30埃至約50埃的範圍內，儘管可實現其他深度。在溶液中浸潤之後，可以可選地在異丙醇(isopropyl alcohol，IPA)中沖洗(rinse)半導體基底42，以乾燥半導體基底42。
第11圖顯示部分形成第二導電部件206、204分別在開口120、122中，以連接導電部件90、92。在凹陷202、201中形成第二導電部件204、206於導電部件92、90上，以填充凹陷202、201，並且以由下而上(bottom-up)的方式形成第二導電部件204、206以填充開口122、120。
透過由下而上的方式形成第二導電部件204、206，可從底面(例如，從凹陷202、201)成長第二導電部件204、206，使第二導電部件204、206主要從底面緩慢且逐漸地成長，直到第二導電部件204、206在開口120、122中達到期望的厚度/深度。因此，可消除不期望的缺陷，例如空孔(void)或隙縫(seam)，這是因為大幅降低了開口120、122形成早期封閉的可能性、或開口120、122中的橫向成長。因此，由下而上沉積製程有助於第二導電部件形成為無縫(seam-free)或無空孔(void-free)結構。
在一範例中，可透過化學氣相沉積(CVD)、原子層沉積(ALD)、無電沉積(electroless deposition，ELD)、物理氣相沉積(PVD)、電鍍、或其他沉積技術，在開口122、120沉積第二導電部件204、206。在特定範例中，形成第二導電部件204、206是透過熱化學氣相沉積(thermal CVD)製程，而不在沉積製程期間產生電漿。一般相信熱化學氣相沉積製程可提供熱能，以助於在形成第二導電部件204、206時形成成核點(nucleation site)。熱化學氣相沉積製程提供的熱能可有助於成核點以相對長的時間孕核(incubation)。由於沉積速率被控制在相對低的沉積速率，例如少於每秒15埃，緩慢的成長過程允許成核點緩慢成長為第二導電部件204、206。低沉積速率的控制可透過，在氫稀釋氣體混和物中以相對低的金屬前驅物比例來供應沉積氣體混和物，此部分於後文詳細說明。成核點傾向於在基底的特定位置形成，此位置具有與成核點之材料相似的特性。舉例而言，由於成核點包含用於形成第二導電部件204、206的金屬材料，所以成核點傾向於黏附且成核於基底上的金屬材料上(例如，導電部件90、92)。一旦在特定位置上形成成核點，接著元素/原子可持續黏附且錨固在成核點上，且堆積元素/原子在基底的特定位置上，以提供選擇性沉積製程，並且獲得由下而上的沉積製程。在第11圖繪示的範例中，成核點選擇性地在開口120、122中的特定位置(例如，在凹陷202、201中且在第一導電部件90、92上方)孕核，使得第二導電部件204、206可從凹陷202、201垂直地由底部向上成長，以填充開口122、120。
第二導電部件204、206可以是或者包括鎢、鈷、銅、釕、鋁、金、銀、前述之合金、類似材料、或前述之組合。為了便於說明由下而上沉積製程，第11圖繪示第二導電部件204、206部分填充開口122、120，因為沉積製程尚未完成或終止。當第二導電部件204、206大抵上填滿開口122、120以形成完整的第二導電部件207、208時，接著終止沉積製程，如第12圖所示。由於第二導電部件207、208成長於第一導電部件92、90上，且填充凹陷202、201，故所得到的第二導電部件207、208的底部可具有大抵圓形及/或凸形(convex)結構222(填充具有深度225之凹陷202、201的凹形表面)。凸形結構222側向且向外地延伸於蝕刻停止層110之下且於第二層間介電層80的頂(例如，水平)面之下。凸形結構222具有深度225(例如，與凹陷202、201的凹形表面相同深度)在大於約15埃的範圍內，例如約20埃至約100埃，更特別的是約30埃至50埃，儘管可實現其他深度。在所得到的第二導電部件207、208填充凹陷202、201之後，第二導電部件207、208各自包含尖端203、205。尖端203、205直接接觸蝕刻停止層110的底面以具有在約1奈米至約5奈米的範圍內的寬度250，如第12圖的放大示意圖240所示。
例如可透過平坦化製程(例如，化學機械研磨(CMP))移除從開口120、122過度成長的過量第二導電部件207、208。平坦化製程可從金屬間介電層112的頂面上方移除過量第二導電部件207、208。因此，第二導電部件207、208和金屬間介電層112的頂面可以是共平面的。第二導電部件207、208可以是或者可稱為接觸件、插塞、導線、導電墊、導孔等。
再者，凸形結構222提供較佳的界面管理，並且尖端203、205也可避免第二導電部件207、208在後續化學機械研磨(CMP)製程受到不期望的回拉(pull back)。
在一些範例中，在沉積第二導電部件207、208於開口122和120之前，可省略阻障及/或黏著層於開口120、122中。由於第11和12圖中繪示的範例顯示由下而上沉積製程，所以可省略阻障及/或黏著層，這是因為透過以緩慢孕核形成成核點於導電部件92、90上，第二導電部件207、208可從底下的導電部件92、90直接成長於凹陷201、202中。在一些範例中，當不同金屬材料用於第二導電部件207、208時，可利用不同的整合架構，例如額外的界面層或底層。再者，如前所述，形成於凹陷201、202的尖端203、205亦有助於凹陷202、201中的第二導電部件207、208機械附著(例如，錨狀應力或箝夾)於底下的導電部件92、90，從而促使界面黏附或整合。再者，由於第二導電部件207、208的導電材料更向下延伸至導電部件92、90於一界面，在此界面處凸形結構222與導電部件92、90的凹形表面相配合(mate)，故增加了第二導電部件207、208在開口122、120中之整體表面接觸面積，從而增加整體導電接觸表面積，以提升電性能和降低界面/接觸電阻。
在一範例中，可透過控制製程壓力少於約150托耳，例如約5托耳至約100托耳，例如約20托耳，得到由下而上的熱化學氣相沉積。製程溫度可控制在約攝氏200度至約攝氏400度的範圍內。使用包含至少金屬前驅物和反應性氣體的沉積氣體混和物。在特定範例中，當第二導電部件207、208是含鎢金屬時，金屬前驅物是含鎢前驅物。金屬前驅物的適當範例包含WF6 、WClx R1-x 、W(CO)6 、和類似前驅物。在一範例中，沉積氣體混和物包含WF6 。可供應其他反應性氣體，例如H2 、N2 、NH3 和類似氣體，於沉積氣體混和物。在特定範例中，沉積氣體混和物包含WF6 和H2 。可以反應性氣體和金屬前驅物的比值約大於20供應沉積氣體混和物。舉例而言，可以氫氣稀釋製程供應WF6 和H2 。舉例而言，在沉積氣體混和物中，供應H2 氣體的體積流量大於WF6 氣體的體積流量。H2 氣體的體積流量至少大於WF6 氣體的體積流量約20倍(例如，H2 /WF6 ＞20)。在特定範例中，H2 氣體的體積流量對WF6 氣體的體積流量的比值約30至約150，例如約40至約120。在供應沉積氣體混和物的同時，未開啟且/或沒有必要使用射頻源(RF source)或偏壓功率。因此，沉積製程可以是無電漿的沉積製程。
第13圖是根據一些實施例，顯示形成導電部件的示範方法的流程圖。在步驟502中，在第一介電層中形成第一導電部件。步驟502的範例顯示且描述於第6和7圖。舉例而言，在第二層間介電層80、第一層間介電層62、和接觸蝕刻停止層60中形成導電部件90。
在步驟504中，在第一導電部件和第一介電層之上形成第二介電層。步驟504的範例顯示且描述於第8圖。舉例而言，在導電部件90和第二層間介電層80、第一層間介電層62、和接觸蝕刻停止60之上形成蝕刻停止層110和金屬間介電層112。
在步驟506中，穿過第二介電層形成開口至第一導電部件。步驟506的範例顯示且描述於第9圖。舉例而言，穿過蝕刻停止層110和金屬間介電層112形成開口120至導電部件90。
在步驟508中，穿過第二介電層形成凹陷於開口所暴露出來第一導電部件中。步驟508的範例顯示且描述於第10圖。舉例而言，形成凹陷201在開口120暴露出來導電部件90中。
在步驟510中，穿過第二介電層形成第二導電部件於開口中，第二導電部件填充凹陷且接觸底下的第一導電部件。在第二導電部件形成和成長的界面處沒有阻障/黏著層幫助的情況下，透過由下而上製程形成第二導電部件。步驟510的範例顯示且描述於第11~12圖。舉例而言，形成第二導電部件208於開口120中，第二導電部件208填充凹陷201且接觸第一導電部件90。
因此，利用在第一導電部件和第二導電部件之間形成凹陷，且以導電填充材料填充凹陷，可以得到較佳的界面管理和電性能。再者，在界面和側壁沒有形成阻障/黏著層的情況下，第二導電部件的由下而上沉積製程可有助於形成第二導電部件穿過凹陷直接接觸底下的導電部件，因此可得到且實現較佳的製造控制、以及較佳的裝置結構和效能。
在一實施例中，半導體結構包含位於基底之上的第一介電層、穿過第一介電層的第一導電部件，第一導電部件包括第一金屬、位於第一介電層之上的第二介電層、以及穿過第二介電層的第二導電部件。第二導電部件具有凸形下表面延伸至第一導電部件中，其中第二導電部件的凸形下表面具有尖端，此尖端側向延伸於第二介電層的底部邊界下方。在一實施例中，第二導電部件直接接觸第二介電層。在一實施例中，第二介電層包含蝕刻停止層。在一實施例中，尖端直接接觸蝕刻停止層的底面。在一實施例中，尖端具有1奈米(nm)至約5奈米的範圍內的寬度。在一實施例中，凸形下表面具有大於15埃(Å)的深度。在一實施例中，第二導電部件包含不同於第一金屬的第二金屬。在一實施例中，第二導電部件為無縫(seam-free)結構。在一實施例中，第一導電部件包括鈷，且第二導電部件包括鎢。
在另一實施例中，半導體製程方法包含在第一介電層中形成第一導電部件、在第一導電部件上形成凹形表面、以及在第二介電層中形成第二導電部件。第二介電層位於第一介電層之上。第二導電部件具有與第一導電部件的凹形表面相配合的凸形表面。第二導電部件的凸形表面具有尖端，此尖端側向延伸於第二介電層的底面下方。在一實施例中，凸形表面具有大於15埃(Å)的深度。在一實施例中，第二導電部件是透過由下而上(bottom-up)沉積製程形成在一實施例中，由下而上沉積製程更包括供應包含含金屬氣體和反應性氣體的沉積氣體混合物，以及保持製程壓力低於150托耳(torr)。在一實施例中，反應性氣體對含金屬氣體之各自流速的比值大於20。在一實施例中，由下而上沉積製程為無電漿(plasma-free)的熱化學氣相沉積製程。在一實施例中，第一導電部件的凹形表面是透過濕式清潔製程形成。在一實施例中，第二導電部件直接接觸第二介電層，沒有阻障層或黏著層介於第二導電部件與第二介電層之間。
在另一實施例中，半導體製程方法包含在第一介電層中的第一導電部件上形成凹形表面，其透過通過第二介電層執行等向性(isotropic)蝕刻製程，第二介電層位於第一介電層之上，以及使用一由下而上(bottom-up)沉積製程在第二介電層中形成第二導電部件。第二導電部件具有與第一導電部件上的凹形表面相配合的凸形表面。第二導電部件的凸形表面具有尖端，此尖端側向延伸於第二介電層的底面下方。在一範例中，第二導電部件不使用電漿形成。在一範例中，溼溶液從第一導電部件移除原生氧化物，以形凹形表面。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
42‧‧‧半導體基底
44‧‧‧隔離區
46‧‧‧鰭片
48、70‧‧‧界面介電層
50‧‧‧虛設閘極
52‧‧‧遮罩
54‧‧‧閘極間隔物
56‧‧‧磊晶源極/汲極區
60‧‧‧接觸蝕刻停止層
62‧‧‧第一層間介電層
72‧‧‧閘極介電層
74‧‧‧一或多可選順應層
76‧‧‧閘極導電填充材料
80‧‧‧第二層間介電層
82、84、120、122‧‧‧開口
90、92‧‧‧導電部件
94‧‧‧黏著層
96‧‧‧阻障層
98‧‧‧矽化物區
100‧‧‧導電填充材料
110‧‧‧蝕刻停止層
112‧‧‧金屬間介電層
201、202‧‧‧凹陷
203、205‧‧‧尖端
204、206、207、208‧‧‧第二導電部件
222‧‧‧凸形結構
225‧‧‧深度
240‧‧‧放大示意圖
250‧‧‧寬度
500‧‧‧流程圖
502、504、506、508、510‧‧‧步驟
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1至12圖是根據一些實施例，顯示在形成導電部件的示範方法期間，各個中間階段的各自中間結構的示意圖。 第13圖是根據一些實施例，顯示形成導電部件的示範方法的流程圖。

Claims (20)

  1. 一種半導體結構，包括： 一第一介電層，位於一基底之上； 一第一導電部件，穿過該第一介電層，該第一導電部件包括一第一金屬； 一第二介電層，位於該第一介電層之上；以及 一第二導電部件，穿過該第二介電層，該第二導電部件具有一凸形下表面延伸至該第一導電部件中，其中該第二導電部件的該凸形下表面具有一尖端，該尖端側向延伸於該第二介電層的一底部邊界下方。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第二導電部件直接接觸該第二介電層。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第二介電層包含一蝕刻停止層。
  4. 如申請專利範圍第3項所述之半導體結構，其中該尖端直接接觸該蝕刻停止層的底面。
  5. 如申請專利範圍第1項所述之半導體結構，其中該尖端具有1奈米(nm)至5奈米的範圍內的寬度。
  6. 如申請專利範圍第1項所述之半導體結構，其中該凸形下表面具有大於15埃(Å)的深度。
  7. 如申請專利範圍第1項所述之半導體結構，其中該第二導電部件包括不同於該第一金屬的一第二金屬。
  8. 如申請專利範圍第1項所述之半導體結構，其中該第二導電部件為一無縫(seam-free)結構。
  9. 如申請專利範圍第1項所述之半導體結構，其中該第一導電部件包括鈷，且該第二導電部件包括鎢。
  10. 一種半導體製程方法，包括： 在一第一介電層中形成一第一導電部件； 在該第一導電部件上形成一凹形表面；以及 在一第二介電層中形成一第二導電部件，該第二介電層位於該第一介電層之上，該第二導電部件具有與該第一導電部件的該凹形表面相配合的一凸形表面，其中該第二導電部件的該凸形表面具有一尖端，該尖端側向延伸於該第二介電層的底面下方。
  11. 如申請專利範圍第10項所述之半導體製程方法，其中該凸形表面具有大於15埃(Å)的深度。
  12. 如申請專利範圍第10項所述之半導體製程方法，其中該第二導電部件是透過一由下而上(bottom-up)沉積製程形成。
  13. 如申請專利範圍第12項所述之半導體製程方法，其中該由下而上沉積製程更包括： 供應一沉積氣體混合物，該沉積氣體混合物包含一含金屬氣體和一反應性氣體；以及 保持一製程壓力低於150托耳(torr)。
  14. 如申請專利範圍第13項所述之半導體製程方法，其中該反應性氣體對該含金屬氣體之各自流速的比值大於20。
  15. 如申請專利範圍第12項所述之半導體製程方法，其中該由下而上沉積製程為一無電漿(plasma-free)的熱化學氣相沉積製程。
  16. 如申請專利範圍第10項所述之半導體製程方法，其中該第一導電部件的該凹形表面是透過一濕式清潔製程形成。
  17. 如申請專利範圍第10項所述之半導體製程方法，其中該第二導電部件直接接觸該第二介電層，沒有阻障層或黏著層介於該第二導電部件與該第二介電層之間。
  18. 一種半導體製程方法，包括： 在一第一介電層中的一第一導電部件上形成一凹形表面，形成該凹形表面是透過通過一第二介電層執行一等向性(isotropic)蝕刻製程，其中該第二介電層位於該第一介電層之上；以及 使用一由下而上(bottom-up)沉積製程在該第二介電層中形成一第二導電部件，該第二導電部件具有與該第一導電部件上的該凹形表面相配合的一凸形表面，其中該第二導電部件的該凸形表面具有一尖端，該尖端側向延伸於該第二介電層的底面下方。
  19. 如申請專利範圍第18項所述之半導體製程方法，其中該第二導電部件不使用電漿形成。
  20. 如申請專利範圍第18項所述之半導體製程方法，其中該等向性蝕刻製程包含使用一溼溶液的一濕式蝕刻製程，其中該溼溶液從該第一導電部件移除一原生氧化物，以形成該凹形表面。
TW107144312A 2018-03-14 2018-12-10 半導體結構及半導體製程方法 TWI682497B (zh)

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