JPH0547785A - 半導体装置及びその製法 - Google Patents
半導体装置及びその製法Info
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- JPH0547785A JPH0547785A JP20589491A JP20589491A JPH0547785A JP H0547785 A JPH0547785 A JP H0547785A JP 20589491 A JP20589491 A JP 20589491A JP 20589491 A JP20589491 A JP 20589491A JP H0547785 A JPH0547785 A JP H0547785A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ソース・ゲート間及びドレイン・ゲート間の
短絡現象を回避すると共に、結晶欠陥の発生及びリーク
電流不良をなくすようにして、ＭＯＳ型ＦＥＴの高信頼
性化を図る。 【構成】 素子形成領域１１上にゲート絶縁膜６を介し
てゲート電極３を形成した後、ゲート電極３の表面に熱
酸化膜４を形成する。その後、素子形成領域１１中にＬ
ＤＤ領域５を形成した後、ゲート電極の側壁にＳｉ3 Ｎ
4膜によるサイドウォール１２を形成する。その後、全
面に高融点金属層１３を形成した後、素子形成領域１１
中にソース領域２Ｓ及びドレイン領域２Ｄを形成する。
その後、全面にＳｉ3 Ｎ4 膜１４を形成し、更に熱処理
を行って、ゲート電極３、ソース領域２Ｓ及びドレイン
領域２Ｄの各表面をシリサイド化する。その後、上層の
Ｓｉ 3 Ｎ4 膜１４及び高融点金属層１３並びにサイドウ
ォール１２をエッチング除去する。
短絡現象を回避すると共に、結晶欠陥の発生及びリーク
電流不良をなくすようにして、ＭＯＳ型ＦＥＴの高信頼
性化を図る。 【構成】 素子形成領域１１上にゲート絶縁膜６を介し
てゲート電極３を形成した後、ゲート電極３の表面に熱
酸化膜４を形成する。その後、素子形成領域１１中にＬ
ＤＤ領域５を形成した後、ゲート電極の側壁にＳｉ3 Ｎ
4膜によるサイドウォール１２を形成する。その後、全
面に高融点金属層１３を形成した後、素子形成領域１１
中にソース領域２Ｓ及びドレイン領域２Ｄを形成する。
その後、全面にＳｉ3 Ｎ4 膜１４を形成し、更に熱処理
を行って、ゲート電極３、ソース領域２Ｓ及びドレイン
領域２Ｄの各表面をシリサイド化する。その後、上層の
Ｓｉ 3 Ｎ4 膜１４及び高融点金属層１３並びにサイドウ
ォール１２をエッチング除去する。
Description
【０００１】
【産業上の利用分野】本発明は、高融点金属、例えばＴ
ｉやＣｏなどのシリサイド層を自己整合的に形成した半
導体装置、例えばＭＯＳ型ＦＥＴ（電界効果トランジス
タ）とその製法に関する。
ｉやＣｏなどのシリサイド層を自己整合的に形成した半
導体装置、例えばＭＯＳ型ＦＥＴ（電界効果トランジス
タ）とその製法に関する。
【０００２】
【従来の技術】一般に、高融点金属、例えばＴｉやＣｏ
などのシリサイド層を自己整合的に形成したＭＯＳ型Ｆ
ＥＴは、図６に示すように、例えばＰ型のシリコン基板
あるいはウェル領域（以下、総称してウェル領域と記
す）２１の表面部に形成されたＮ型のソース領域２２Ｓ
及びドレイン領域２２Ｄの各表面、並びにウェル領域２
１上に形成されたゲート電極２３の表面にＴｉ等の高融
点金属層（二点鎖線で示す）２４を付着し、不活性雰囲
気中で熱処理を行って上記ソース領域２２Ｓ及びドレイ
ン領域２２Ｄの各表面、並びにウェル領域２１上に形成
されたゲート電極２３の表面をシリサイド化（×で示
す）するようにしている。尚、図において、２５はＮ型
のＬＤＤ領域、２６はゲート絶縁膜、２７はサイドウォ
ール、２８は選択酸化法により形成されたフィールド絶
縁層である。
などのシリサイド層を自己整合的に形成したＭＯＳ型Ｆ
ＥＴは、図６に示すように、例えばＰ型のシリコン基板
あるいはウェル領域（以下、総称してウェル領域と記
す）２１の表面部に形成されたＮ型のソース領域２２Ｓ
及びドレイン領域２２Ｄの各表面、並びにウェル領域２
１上に形成されたゲート電極２３の表面にＴｉ等の高融
点金属層（二点鎖線で示す）２４を付着し、不活性雰囲
気中で熱処理を行って上記ソース領域２２Ｓ及びドレイ
ン領域２２Ｄの各表面、並びにウェル領域２１上に形成
されたゲート電極２３の表面をシリサイド化（×で示
す）するようにしている。尚、図において、２５はＮ型
のＬＤＤ領域、２６はゲート絶縁膜、２７はサイドウォ
ール、２８は選択酸化法により形成されたフィールド絶
縁層である。
【０００３】次に、上記ＭＯＳ型ＦＥＴの製法を図７及
び図８に基いて説明する。尚、図６と対応するものにつ
いては同符号を記す。
び図８に基いて説明する。尚、図６と対応するものにつ
いては同符号を記す。
【０００４】まず、図７Ａに示すように、Ｐ型のウェル
領域２１上に選択酸化法を用いてフィールド絶縁層２８
を選択的に形成する。このとき、フィールド絶縁層２８
で囲まれた素子形成領域３１が形成される。その後、全
面に熱酸化を施して素子形成領域３１上に熱酸化膜によ
るゲート絶縁膜２６を形成する。
領域２１上に選択酸化法を用いてフィールド絶縁層２８
を選択的に形成する。このとき、フィールド絶縁層２８
で囲まれた素子形成領域３１が形成される。その後、全
面に熱酸化を施して素子形成領域３１上に熱酸化膜によ
るゲート絶縁膜２６を形成する。
【０００５】次に、図７Ｂに示すように、全面に多結晶
シリコン層を形成した後、該多結晶シリコン層をパター
ニングしてゲート電極２３を形成する。その後、ゲート
電極２３をマスクにＮ型の不純物、例えば砒素（Ａｓ）
をイオン注入して、素子形成領域３１中にＮ型のＬＤＤ
領域２５を形成する。
シリコン層を形成した後、該多結晶シリコン層をパター
ニングしてゲート電極２３を形成する。その後、ゲート
電極２３をマスクにＮ型の不純物、例えば砒素（Ａｓ）
をイオン注入して、素子形成領域３１中にＮ型のＬＤＤ
領域２５を形成する。
【０００６】次に、図７Ｃに示すように、全面にＳｉＯ
2 膜２７を形成した後、エッチバックを行って、ゲート
電極２３の側壁にＳｉＯ2 膜２７を残す。即ち、ＳｉＯ
2 膜によるサイドウォール２７を形成する。
2 膜２７を形成した後、エッチバックを行って、ゲート
電極２３の側壁にＳｉＯ2 膜２７を残す。即ち、ＳｉＯ
2 膜によるサイドウォール２７を形成する。
【０００７】次に、図８Ａに示すように、全面に例えば
Ｔｉ等の高融点金属層２４を形成した後、ゲート電極２
３及びサイドウォール２７をマスクにＮ型の不純物、例
えば砒素（Ａｓ）をイオン注入して、素子形成領域３１
中に夫々Ｎ型のソース領域２２Ｓ及びドレイン領域２２
Ｄを形成する。その後、不活性雰囲気中で熱処理を施し
て、ソース領域２２Ｓ、ドレイン領域２２Ｄ及びゲート
電極２３の各表面をシリサイド化する（×で示す）。
Ｔｉ等の高融点金属層２４を形成した後、ゲート電極２
３及びサイドウォール２７をマスクにＮ型の不純物、例
えば砒素（Ａｓ）をイオン注入して、素子形成領域３１
中に夫々Ｎ型のソース領域２２Ｓ及びドレイン領域２２
Ｄを形成する。その後、不活性雰囲気中で熱処理を施し
て、ソース領域２２Ｓ、ドレイン領域２２Ｄ及びゲート
電極２３の各表面をシリサイド化する（×で示す）。
【０００８】次に、図８Ｂに示すように、上層の高融点
金属層２４をエッチング除去して、ＭＯＳ型ＦＥＴを得
る。
金属層２４をエッチング除去して、ＭＯＳ型ＦＥＴを得
る。
【０００９】
【発明が解決しようとする課題】ところで、図８Ａで示
すシリサイド化処理時、ＳｉＯ2 からなるサイドウォー
ル２７上及びフィールド絶縁層２８上には未反応の高融
点金属層２４がそのまま残るため、次の図８Ｂで示すエ
ッチング処理時において、上記高融点金属層２４を、ソ
ース領域２２Ｓ、ドレイン領域２２Ｄ及びゲート電極２
３の各表面に形成されたシリサイド層と容易に選択的に
エッチング除去することができるはずである。
すシリサイド化処理時、ＳｉＯ2 からなるサイドウォー
ル２７上及びフィールド絶縁層２８上には未反応の高融
点金属層２４がそのまま残るため、次の図８Ｂで示すエ
ッチング処理時において、上記高融点金属層２４を、ソ
ース領域２２Ｓ、ドレイン領域２２Ｄ及びゲート電極２
３の各表面に形成されたシリサイド層と容易に選択的に
エッチング除去することができるはずである。
【００１０】しかし、熱処理中の残留Ｏ2 やＯＨによ
り、図９Ａに示すように、例えばソース領域上において
未反応部分ａが発生したり、また、サイドウォール２７
においてＳｉ成分の多い、即ちＳｉ−ｒｉｔｃｈのＳｉ
Ｏ2部分が存在すると、ウェル領域２１等からのＳｉの
供給が促進されて、一般に這い上がりと呼ばれる部分的
高融点金属シリサイド層ｂがサイドウォール２７上に糸
状に形成され、短絡現象（図示の例ではソース・ゲート
間の短絡）を引き起こすという問題があった。
り、図９Ａに示すように、例えばソース領域上において
未反応部分ａが発生したり、また、サイドウォール２７
においてＳｉ成分の多い、即ちＳｉ−ｒｉｔｃｈのＳｉ
Ｏ2部分が存在すると、ウェル領域２１等からのＳｉの
供給が促進されて、一般に這い上がりと呼ばれる部分的
高融点金属シリサイド層ｂがサイドウォール２７上に糸
状に形成され、短絡現象（図示の例ではソース・ゲート
間の短絡）を引き起こすという問題があった。
【００１１】また、上記従来例に係るＭＯＳ型ＦＥＴの
製法においては、ＬＤＤ領域２５とフィールド絶縁層２
８によるストレス集中の発生領域、ソース領域２２Ｓ及
びドレイン領域２２Ｄの形成に行われる不純物（高注入
量）のイオン注入によるダメージ領域及びシリサイド化
による高ストレス領域が、図９Ａ及び図９Ｂに示すよう
に、サイドウォール２７の端部（△で示す）に集中する
ため、該端部において結晶欠陥が発生し易く、リーク電
流不良の要因となっている。
製法においては、ＬＤＤ領域２５とフィールド絶縁層２
８によるストレス集中の発生領域、ソース領域２２Ｓ及
びドレイン領域２２Ｄの形成に行われる不純物（高注入
量）のイオン注入によるダメージ領域及びシリサイド化
による高ストレス領域が、図９Ａ及び図９Ｂに示すよう
に、サイドウォール２７の端部（△で示す）に集中する
ため、該端部において結晶欠陥が発生し易く、リーク電
流不良の要因となっている。
【００１２】従って、高融点金属シリサイド層を自己整
合的に形成した従来のＭＯＳ型ＦＥＴにおいては、動作
時の信頼性に欠けるという不都合があった。
合的に形成した従来のＭＯＳ型ＦＥＴにおいては、動作
時の信頼性に欠けるという不都合があった。
【００１３】本発明は、このような課題に鑑み成された
もので、その目的とするところは、ソース・ゲート間及
びドレイン・ゲート間の短絡現象を回避することができ
ると共に、結晶欠陥の発生及びリーク電流不良をなくす
ことができ、ＭＯＳ型ＦＥＴの高信頼性化を図ることが
できる半導体装置及びその製法を提供することにある。
もので、その目的とするところは、ソース・ゲート間及
びドレイン・ゲート間の短絡現象を回避することができ
ると共に、結晶欠陥の発生及びリーク電流不良をなくす
ことができ、ＭＯＳ型ＦＥＴの高信頼性化を図ることが
できる半導体装置及びその製法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
素子形成領域１１の表面部にソース領域２Ｓ及びドレイ
ン領域２Ｄを形成し、ソース領域２Ｓとドレイン領域２
Ｄ間のチャネル領域上にゲート絶縁膜６を介してゲート
電極３を形成し、ゲート電極３の側壁に沿って絶縁膜４
を断面略Ｌ字状に形成して構成する。この場合、ゲート
電極３、ソース領域２Ｓ及びドレイン領域２Ｄの各表面
がシリサイド化されていてもよい。
素子形成領域１１の表面部にソース領域２Ｓ及びドレイ
ン領域２Ｄを形成し、ソース領域２Ｓとドレイン領域２
Ｄ間のチャネル領域上にゲート絶縁膜６を介してゲート
電極３を形成し、ゲート電極３の側壁に沿って絶縁膜４
を断面略Ｌ字状に形成して構成する。この場合、ゲート
電極３、ソース領域２Ｓ及びドレイン領域２Ｄの各表面
がシリサイド化されていてもよい。
【００１５】また、本発明の半導体装置の製法は、素子
形成領域１１上にゲート絶縁膜６を介して半導体層によ
るゲート電極３を形成した後、該ゲート電極３の表面に
熱酸化膜４を形成し、その後、全面に熱酸化膜４とエッ
チングレートの異なる絶縁膜１２を形成した後、エッチ
バックを行って、ゲート電極３の側壁に上記絶縁膜１２
を残す（即ち、絶縁膜によるサイドウォール１２を形成
する）。その後、全面に高融点金属層１３を形成した
後、ゲート電極３及び絶縁膜１２をマスクに不純物を導
入して、素子形成領域１１にソース領域２Ｓ及びドレイ
ン領域２Ｄを形成し、その後、熱処理を施してゲート電
極３、ソース領域２Ｓ及びドレイン領域２Ｄの各表面を
シリサイド化する。その後、ゲート電極３の側壁に残存
する絶縁膜１２を除去した後、全面に層間絶縁膜８を形
成する。
形成領域１１上にゲート絶縁膜６を介して半導体層によ
るゲート電極３を形成した後、該ゲート電極３の表面に
熱酸化膜４を形成し、その後、全面に熱酸化膜４とエッ
チングレートの異なる絶縁膜１２を形成した後、エッチ
バックを行って、ゲート電極３の側壁に上記絶縁膜１２
を残す（即ち、絶縁膜によるサイドウォール１２を形成
する）。その後、全面に高融点金属層１３を形成した
後、ゲート電極３及び絶縁膜１２をマスクに不純物を導
入して、素子形成領域１１にソース領域２Ｓ及びドレイ
ン領域２Ｄを形成し、その後、熱処理を施してゲート電
極３、ソース領域２Ｓ及びドレイン領域２Ｄの各表面を
シリサイド化する。その後、ゲート電極３の側壁に残存
する絶縁膜１２を除去した後、全面に層間絶縁膜８を形
成する。
【００１６】
【作用】上述の本発明の構成によれば、ゲート電極３の
側壁に沿って絶縁膜４を断面略Ｌ字状に形成するように
したので、この絶縁膜４上に例えば後に除去可能なスペ
ーサ（サイドウォール１２）を形成することが容易とな
り、ゲート電極３とソース領域２Ｓ間及びゲート電極３
とドレイン領域２Ｄ間の微小間隔領域における高融点金
属シリサイド層の這い上がり（局部的な反応により、シ
リサイド化が促進して、ひげ状の高融点金属シリサイド
層が形成される）を抑えることができる。
側壁に沿って絶縁膜４を断面略Ｌ字状に形成するように
したので、この絶縁膜４上に例えば後に除去可能なスペ
ーサ（サイドウォール１２）を形成することが容易とな
り、ゲート電極３とソース領域２Ｓ間及びゲート電極３
とドレイン領域２Ｄ間の微小間隔領域における高融点金
属シリサイド層の這い上がり（局部的な反応により、シ
リサイド化が促進して、ひげ状の高融点金属シリサイド
層が形成される）を抑えることができる。
【００１７】即ち、上記絶縁膜４上に上記スペーサ１２
を形成し、この時点でＴｉ等の高融点金属層１３を形成
した後、熱処理を行ってソース領域２Ｓ、ドレイン領域
２Ｄ及びゲート電極３の各表面をシリサイド化し、その
後に、上記スペーサ１２を除去することによって、スペ
ーサ１２上に形成された部分的高融点金属シリサイド層
を同時に除去することができ、ソース・ゲート間及びド
レイン・ゲート間の短絡現象を回避することができる。
を形成し、この時点でＴｉ等の高融点金属層１３を形成
した後、熱処理を行ってソース領域２Ｓ、ドレイン領域
２Ｄ及びゲート電極３の各表面をシリサイド化し、その
後に、上記スペーサ１２を除去することによって、スペ
ーサ１２上に形成された部分的高融点金属シリサイド層
を同時に除去することができ、ソース・ゲート間及びド
レイン・ゲート間の短絡現象を回避することができる。
【００１８】また、高濃度のソース領域２Ｓ及びドレイ
ン領域２Ｄの形成に行われる不純物（高注入量）のイオ
ン注入領域のゲート電極３側端部及びシリサイド化され
る領域のゲート電極３側端部と、ゲート電極３の側壁に
残存する絶縁膜４の端部の位置がずれることとなるた
め、ＬＤＤ領域５とフィールド絶縁層８によるストレス
集中の発生領域、ソース領域２Ｓ及びドレイン領域２Ｄ
の形成に行われる不純物のイオン注入によるダメージ領
域及びシリサイド化による高ストレス領域が同一箇所に
集中することがなくなり、その結果、結晶欠陥の発生及
びリーク電流不良の発生を低減することができる。
ン領域２Ｄの形成に行われる不純物（高注入量）のイオ
ン注入領域のゲート電極３側端部及びシリサイド化され
る領域のゲート電極３側端部と、ゲート電極３の側壁に
残存する絶縁膜４の端部の位置がずれることとなるた
め、ＬＤＤ領域５とフィールド絶縁層８によるストレス
集中の発生領域、ソース領域２Ｓ及びドレイン領域２Ｄ
の形成に行われる不純物のイオン注入によるダメージ領
域及びシリサイド化による高ストレス領域が同一箇所に
集中することがなくなり、その結果、結晶欠陥の発生及
びリーク電流不良の発生を低減することができる。
【００１９】また、本発明の製法によれば、ゲート電極
３の表面に熱酸化膜４を形成した後、全面に熱酸化膜４
とエッチングレートの異なる絶縁膜１２を形成した後、
エッチバックを行って、ゲート電極３の側壁に絶縁膜１
２を残し、全面に高融点金属層１３を形成した後、ゲー
ト電極３及び絶縁膜１２をマスクに不純物を導入して、
素子形成領域１１にソース領域２Ｓ及びドレイン領域２
Ｄを形成し、その後、熱処理を施して、ゲート電極３、
ソース領域２Ｓ及びドレイン領域２Ｄの各表面をシリサ
イド化した後、ゲート電極３の側壁に残存する絶縁膜１
２を除去するようにしたので、例え、シリサイド化処理
にて絶縁膜１２上に高融点金属シリサイド層が局部的に
形成されたとしても、その後に絶縁膜１２を除去するた
め、短絡現象発生の原因となる絶縁膜１２上の高融点金
属シリサイド層を完全に除去することができ、ソース・
ゲート間及びドレイン・ゲート間の短絡現象を回避する
ことができる。
３の表面に熱酸化膜４を形成した後、全面に熱酸化膜４
とエッチングレートの異なる絶縁膜１２を形成した後、
エッチバックを行って、ゲート電極３の側壁に絶縁膜１
２を残し、全面に高融点金属層１３を形成した後、ゲー
ト電極３及び絶縁膜１２をマスクに不純物を導入して、
素子形成領域１１にソース領域２Ｓ及びドレイン領域２
Ｄを形成し、その後、熱処理を施して、ゲート電極３、
ソース領域２Ｓ及びドレイン領域２Ｄの各表面をシリサ
イド化した後、ゲート電極３の側壁に残存する絶縁膜１
２を除去するようにしたので、例え、シリサイド化処理
にて絶縁膜１２上に高融点金属シリサイド層が局部的に
形成されたとしても、その後に絶縁膜１２を除去するた
め、短絡現象発生の原因となる絶縁膜１２上の高融点金
属シリサイド層を完全に除去することができ、ソース・
ゲート間及びドレイン・ゲート間の短絡現象を回避する
ことができる。
【００２０】また、ゲート電極３及び絶縁膜１２をマス
クに不純物を導入して、素子形成領域１１にソース領域
２Ｓ及びドレイン領域２Ｄを形成した後、マスクとして
用いた絶縁膜１２を除去するようにしているため、ソー
ス領域２Ｓ及びドレイン領域２Ｄの形成に行われる不純
物のイオン注入によるダメージ領域及びシリサイド化に
よる高ストレス領域と、ＬＤＤ領域とフィールド絶縁層
によるストレス集中の発生領域が同一箇所に集中すると
いうことが回避され、結晶欠陥の発生及びリーク電流不
良の発生を低減させることができる。
クに不純物を導入して、素子形成領域１１にソース領域
２Ｓ及びドレイン領域２Ｄを形成した後、マスクとして
用いた絶縁膜１２を除去するようにしているため、ソー
ス領域２Ｓ及びドレイン領域２Ｄの形成に行われる不純
物のイオン注入によるダメージ領域及びシリサイド化に
よる高ストレス領域と、ＬＤＤ領域とフィールド絶縁層
によるストレス集中の発生領域が同一箇所に集中すると
いうことが回避され、結晶欠陥の発生及びリーク電流不
良の発生を低減させることができる。
【００２１】
【実施例】以下、図１〜図５を参照しながら本発明の実
施例を説明する。図１は、本実施例に係るＭＯＳ型ＦＥ
Ｔを示す構成図である。
施例を説明する。図１は、本実施例に係るＭＯＳ型ＦＥ
Ｔを示す構成図である。
【００２２】このＭＯＳ型ＦＥＴは、図示するように、
例えばＰ型のシリコン基板あるいはウェル領域（以下、
総称してウェル領域と記す）１の表面部に形成されたＮ
型のソース領域２Ｓ及びドレイン領域２Ｄの各表面、並
びにウェル領域１上に形成されたゲート電極３の表面に
Ｔｉ等の高融点金属層（図示せず）を付着し、不活性雰
囲気中で熱処理を行って上記ソース領域２Ｓ及びドレイ
ン領域２Ｄの各表面、並びにウェル領域１上に形成され
たゲート電極３の表面をシリサイド化（×で示す）する
ようにしている。
例えばＰ型のシリコン基板あるいはウェル領域（以下、
総称してウェル領域と記す）１の表面部に形成されたＮ
型のソース領域２Ｓ及びドレイン領域２Ｄの各表面、並
びにウェル領域１上に形成されたゲート電極３の表面に
Ｔｉ等の高融点金属層（図示せず）を付着し、不活性雰
囲気中で熱処理を行って上記ソース領域２Ｓ及びドレイ
ン領域２Ｄの各表面、並びにウェル領域１上に形成され
たゲート電極３の表面をシリサイド化（×で示す）する
ようにしている。
【００２３】しかして、本例においては、ゲート電極３
の側壁に沿って熱酸化膜による断面略Ｌ字状のサイドウ
ォール４が形成されて構成されている。尚、図におい
て、５はＮ型のＬＤＤ領域、６はゲート絶縁膜、７は選
択酸化法により形成されたフィールド絶縁層である。ま
た、８はＢＰＳＧ等からなる層間絶縁膜である。
の側壁に沿って熱酸化膜による断面略Ｌ字状のサイドウ
ォール４が形成されて構成されている。尚、図におい
て、５はＮ型のＬＤＤ領域、６はゲート絶縁膜、７は選
択酸化法により形成されたフィールド絶縁層である。ま
た、８はＢＰＳＧ等からなる層間絶縁膜である。
【００２４】次に、上記本例に係るＭＯＳ型ＦＥＴの製
法を図２〜図４に基いて説明する。尚、図１と対応する
ものについては同符号を記す。
法を図２〜図４に基いて説明する。尚、図１と対応する
ものについては同符号を記す。
【００２５】まず、図２Ａに示すように、Ｐ型のウェル
領域１上に選択酸化法を用いてフィールド絶縁層７を選
択的に形成する。このとき、フィールド絶縁層７で囲ま
れた素子形成領域１１が形成される。その後、全面に熱
酸化を施して素子形成領域１１上に熱酸化膜によるゲー
ト絶縁膜６を形成する。
領域１上に選択酸化法を用いてフィールド絶縁層７を選
択的に形成する。このとき、フィールド絶縁層７で囲ま
れた素子形成領域１１が形成される。その後、全面に熱
酸化を施して素子形成領域１１上に熱酸化膜によるゲー
ト絶縁膜６を形成する。
【００２６】次に、図２Ｂに示すように、全面に多結晶
シリコン層を形成した後、該多結晶シリコン層をパター
ニングしてゲート電極３を形成する。その後、全面に熱
酸化を施して、ゲート電極３の表面に厚み数十ｎｍ程度
の熱酸化膜４を形成する。
シリコン層を形成した後、該多結晶シリコン層をパター
ニングしてゲート電極３を形成する。その後、全面に熱
酸化を施して、ゲート電極３の表面に厚み数十ｎｍ程度
の熱酸化膜４を形成する。
【００２７】次に、図２Ｃに示すように、ゲート電極３
をマスクにＮ型の不純物、例えば砒素（Ａｓ）を注入量
１０13〜１０14ｃｍ-2ほどイオン注入して、素子形成領
域１１中にＮ型のＬＤＤ領域５を形成する。
をマスクにＮ型の不純物、例えば砒素（Ａｓ）を注入量
１０13〜１０14ｃｍ-2ほどイオン注入して、素子形成領
域１１中にＮ型のＬＤＤ領域５を形成する。
【００２８】次に、図３Ａに示すように、全面に厚み１
００〜３００ｎｍ程度のＳｉ3 Ｎ4 膜１２を例えばＣＶ
Ｄ法にて形成する。その後、Ｓｉ3 Ｎ4 膜１２をＲＩＥ
（反応性イオンエッチング）にてエッチバックして、ゲ
ート電極３の側壁にＳｉ3 Ｎ 4 膜１２を残す。即ちＳｉ
3 Ｎ4 膜によるサイドウォール１２を形成する。その
後、ＬＤＤ領域５上及びゲート電極３上の露出する熱酸
化膜６及び４を除去する。
００〜３００ｎｍ程度のＳｉ3 Ｎ4 膜１２を例えばＣＶ
Ｄ法にて形成する。その後、Ｓｉ3 Ｎ4 膜１２をＲＩＥ
（反応性イオンエッチング）にてエッチバックして、ゲ
ート電極３の側壁にＳｉ3 Ｎ 4 膜１２を残す。即ちＳｉ
3 Ｎ4 膜によるサイドウォール１２を形成する。その
後、ＬＤＤ領域５上及びゲート電極３上の露出する熱酸
化膜６及び４を除去する。
【００２９】次に、図３Ｂに示すように、全面に厚み数
十〜２００ｎｍ程度のＴｉ等の高融点金属層１３を例え
ば蒸着やスパッタ等により付着させた後、ゲート電極３
及びサイドウォール１２をマスクにＮ型の不純物、例え
ば砒素（Ａｓ）を注入量１０ 15〜１０16ｃｍ-2ほどイオ
ン注入して、素子形成領域１１中にＮ型のソース領域２
Ｓ及びドレイン領域２Ｄを形成する。
十〜２００ｎｍ程度のＴｉ等の高融点金属層１３を例え
ば蒸着やスパッタ等により付着させた後、ゲート電極３
及びサイドウォール１２をマスクにＮ型の不純物、例え
ば砒素（Ａｓ）を注入量１０ 15〜１０16ｃｍ-2ほどイオ
ン注入して、素子形成領域１１中にＮ型のソース領域２
Ｓ及びドレイン領域２Ｄを形成する。
【００３０】このとき、ドーピング用不純物イオンビー
ムを、下地のウェル領域１とその表面に形成した高融点
金属層１３とを構成する原子に同時に衝突させて運動及
び熱エネルギを与え、ウェル領域１と高融点金属層１３
の界面に両原子の混合層を強制的に形成する。即ち、イ
オンビーム・ミキシングを行って高融点金属層１３のシ
リサイド化を促進させる。
ムを、下地のウェル領域１とその表面に形成した高融点
金属層１３とを構成する原子に同時に衝突させて運動及
び熱エネルギを与え、ウェル領域１と高融点金属層１３
の界面に両原子の混合層を強制的に形成する。即ち、イ
オンビーム・ミキシングを行って高融点金属層１３のシ
リサイド化を促進させる。
【００３１】このイオンビーム・ミキシング処理は、Ｍ
ＯＳ型ＦＥＴとバイポーラトランジスタが混載された集
積回路を形成する場合において、ＭＯＳ型ＦＥＴのソー
ス領域２Ｓ及びドレイン領域２Ｄ並びにバイポーラトラ
ンジスタのエミッタ領域等をＡｓ+ やＢＦ2 + をイオン
注入して同時に形成する場合に行われる。
ＯＳ型ＦＥＴとバイポーラトランジスタが混載された集
積回路を形成する場合において、ＭＯＳ型ＦＥＴのソー
ス領域２Ｓ及びドレイン領域２Ｄ並びにバイポーラトラ
ンジスタのエミッタ領域等をＡｓ+ やＢＦ2 + をイオン
注入して同時に形成する場合に行われる。
【００３２】次に、図３Ｃに示すように、全面に厚み数
十〜２００ｎｍ程度のＳｉ3 Ｎ4 膜１４を例えばＣＶＤ
法にて形成する。このＳｉ3 Ｎ4 膜１４は、その後に行
われる熱処理によってシリサイド化を完成させる際、Ｏ
2 やＯＨ等の残留酸化物による酸化雰囲気を避けるため
に形成される。
十〜２００ｎｍ程度のＳｉ3 Ｎ4 膜１４を例えばＣＶＤ
法にて形成する。このＳｉ3 Ｎ4 膜１４は、その後に行
われる熱処理によってシリサイド化を完成させる際、Ｏ
2 やＯＨ等の残留酸化物による酸化雰囲気を避けるため
に形成される。
【００３３】そして、６００〜７５０℃の低温による熱
処理を行ってソース領域２Ｓ、ドレイン領域２Ｄ及びゲ
ート電極３の各表面のシリサイド化（×で示す）を完成
させる。この場合、６００〜７５０℃の低温で熱処理を
行うため、熱による結晶欠陥等は入りにくい。
処理を行ってソース領域２Ｓ、ドレイン領域２Ｄ及びゲ
ート電極３の各表面のシリサイド化（×で示す）を完成
させる。この場合、６００〜７５０℃の低温で熱処理を
行うため、熱による結晶欠陥等は入りにくい。
【００３４】また、通常は、このシリサイド化を目的と
した熱処理時、ゲート電極３とソース領域２Ｓ間及びゲ
ート電極３とドレイン領域２Ｄ間の微小間隔領域に這い
上がりによるひげ状の高融点金属シリサイド層が形成さ
れて短絡不良を引き起こしていたが、本例の場合、Ｔｉ
と反応しにくいＳｉ3 Ｎ4膜１２及び１４で高融点金属
層１３を挟むかたちにしたので、上記這い上がり現象の
発生を抑えることができる。
した熱処理時、ゲート電極３とソース領域２Ｓ間及びゲ
ート電極３とドレイン領域２Ｄ間の微小間隔領域に這い
上がりによるひげ状の高融点金属シリサイド層が形成さ
れて短絡不良を引き起こしていたが、本例の場合、Ｔｉ
と反応しにくいＳｉ3 Ｎ4膜１２及び１４で高融点金属
層１３を挟むかたちにしたので、上記這い上がり現象の
発生を抑えることができる。
【００３５】次に、図４Ａに示すように、上層のＳｉ3
Ｎ4 膜１４を例えばＨ3 ＰＯ4 等にてエッチング除去し
た後、露出した高融点金属層１３を例えばＨＮＯ3 等に
てエッチング除去する。
Ｎ4 膜１４を例えばＨ3 ＰＯ4 等にてエッチング除去し
た後、露出した高融点金属層１３を例えばＨＮＯ3 等に
てエッチング除去する。
【００３６】次に、図４Ｂに示すように、ゲート電極３
の側壁に残存するＳｉ3 Ｎ4 膜によるサイドウォール１
２を例えばＨ3 ＰＯ4 等にてエッチング除去する。この
サイドウォール１２の除去によって、ゲート電極３の側
壁には、厚み数十ｎｍ程度の薄い熱酸化膜による断面略
Ｌ字状のサイドウォール４が残存することになる。
の側壁に残存するＳｉ3 Ｎ4 膜によるサイドウォール１
２を例えばＨ3 ＰＯ4 等にてエッチング除去する。この
サイドウォール１２の除去によって、ゲート電極３の側
壁には、厚み数十ｎｍ程度の薄い熱酸化膜による断面略
Ｌ字状のサイドウォール４が残存することになる。
【００３７】従って、上記熱処理によって発生した這い
上がり現象により、例えばサイドウォール１２上に高融
点金属シリサイド層が形成されていたとしても、このサ
イドウォール１２の除去によって、短絡不良の原因とな
る高融点金属シリサイド層を同時に除去することができ
る。
上がり現象により、例えばサイドウォール１２上に高融
点金属シリサイド層が形成されていたとしても、このサ
イドウォール１２の除去によって、短絡不良の原因とな
る高融点金属シリサイド層を同時に除去することができ
る。
【００３８】次に、図４Ｃに示すように、全面に例えば
ＢＰＳＧ等の層間絶縁膜８を例えばＣＶＤ法にて形成す
る。その後、ＬＤＤ領域５、ソース領域２Ｓ及びドレイ
ン領域２Ｄの形成に行った不純物のイオン注入による結
晶欠陥を改善させるための活性化（熱処理）を行って本
例に係るＭＯＳ型ＦＥＴを得る。
ＢＰＳＧ等の層間絶縁膜８を例えばＣＶＤ法にて形成す
る。その後、ＬＤＤ領域５、ソース領域２Ｓ及びドレイ
ン領域２Ｄの形成に行った不純物のイオン注入による結
晶欠陥を改善させるための活性化（熱処理）を行って本
例に係るＭＯＳ型ＦＥＴを得る。
【００３９】上述のように、本例によれば、ゲート電極
３の表面に熱酸化膜４を形成した後、全面に熱酸化膜４
とエッチングレートの異なるＳｉ3 Ｎ4 膜１２を形成
し、その後、エッチバックを行って、ゲート電極３の側
壁にＳｉ3 Ｎ4 膜によるサイドウォール１２を形成し、
その後、全面に高融点金属層１３を形成した後、ゲート
電極３及びサイドウォール１２をマスクに不純物を導入
して、素子形成領域１１にソース領域２Ｓ及びドレイン
領域２Ｄを形成し、その後、熱処理を施して、ゲート電
極３、ソース領域２Ｓ及びドレイン領域２Ｄの各表面を
シリサイド化した後、ゲート電極３の側壁に残存するＳ
ｉ3 Ｎ4 膜によるサイドウォール１２を除去して、ゲー
ト電極３の側壁に熱酸化膜による断面Ｌ字状のサイドウ
ォール４を残すようにしたので、例え、シリサイド化処
理にてサイドウォール１２上に高融点金属シリサイド層
が局部的に形成されたとしても、その後にサイドウォー
ル１２を除去するため、短絡現象発生の原因となるサイ
ドウォール１２上の高融点金属シリサイド層を完全に除
去することができ、ソース・ゲート間及びドレイン・ゲ
ート間の短絡現象を回避することができる。
３の表面に熱酸化膜４を形成した後、全面に熱酸化膜４
とエッチングレートの異なるＳｉ3 Ｎ4 膜１２を形成
し、その後、エッチバックを行って、ゲート電極３の側
壁にＳｉ3 Ｎ4 膜によるサイドウォール１２を形成し、
その後、全面に高融点金属層１３を形成した後、ゲート
電極３及びサイドウォール１２をマスクに不純物を導入
して、素子形成領域１１にソース領域２Ｓ及びドレイン
領域２Ｄを形成し、その後、熱処理を施して、ゲート電
極３、ソース領域２Ｓ及びドレイン領域２Ｄの各表面を
シリサイド化した後、ゲート電極３の側壁に残存するＳ
ｉ3 Ｎ4 膜によるサイドウォール１２を除去して、ゲー
ト電極３の側壁に熱酸化膜による断面Ｌ字状のサイドウ
ォール４を残すようにしたので、例え、シリサイド化処
理にてサイドウォール１２上に高融点金属シリサイド層
が局部的に形成されたとしても、その後にサイドウォー
ル１２を除去するため、短絡現象発生の原因となるサイ
ドウォール１２上の高融点金属シリサイド層を完全に除
去することができ、ソース・ゲート間及びドレイン・ゲ
ート間の短絡現象を回避することができる。
【００４０】また、図１及び図５に示すように、高濃度
のソース領域２Ｓ及びドレイン領域２Ｄの形成に行われ
る不純物（高注入量）のイオン注入領域のゲート電極側
端部及びシリサイド化される領域のゲート電極３側端部
（△で示す）と、ゲート電極３の側壁に残存する熱酸化
膜によるサイドウォール４の高さ方向に厚い部分の端部
（▲で示す）の位置がずれることとなるため、ＬＤＤ領
域５とフィールド絶縁層７によるストレス集中の発生領
域（▲で示す）と、ソース領域２Ｓ及びドレイン領域２
Ｄの形成に行われる不純物のイオン注入によるダメージ
領域及びシリサイド化による高ストレス領域（△で示
す）が同一箇所に集中することがなくなり、その結果、
結晶欠陥の発生及びリーク電流不良の発生を低減するこ
とができる。
のソース領域２Ｓ及びドレイン領域２Ｄの形成に行われ
る不純物（高注入量）のイオン注入領域のゲート電極側
端部及びシリサイド化される領域のゲート電極３側端部
（△で示す）と、ゲート電極３の側壁に残存する熱酸化
膜によるサイドウォール４の高さ方向に厚い部分の端部
（▲で示す）の位置がずれることとなるため、ＬＤＤ領
域５とフィールド絶縁層７によるストレス集中の発生領
域（▲で示す）と、ソース領域２Ｓ及びドレイン領域２
Ｄの形成に行われる不純物のイオン注入によるダメージ
領域及びシリサイド化による高ストレス領域（△で示
す）が同一箇所に集中することがなくなり、その結果、
結晶欠陥の発生及びリーク電流不良の発生を低減するこ
とができる。
【００４１】尚、上記実施例では、ゲート電極３を多結
晶シリコン層にて形成するようにしたが、その他、ポリ
サイド層にて形成するようにしてもよい。また、上記実
施例は、Ｎチャネル型のＭＯＳＦＥＴに適用した例を示
したが、もちろんＰチャネル型のＭＯＳＦＥＴにも適用
することができる。
晶シリコン層にて形成するようにしたが、その他、ポリ
サイド層にて形成するようにしてもよい。また、上記実
施例は、Ｎチャネル型のＭＯＳＦＥＴに適用した例を示
したが、もちろんＰチャネル型のＭＯＳＦＥＴにも適用
することができる。
【００４２】
【発明の効果】本発明に係る半導体装置及びその製法に
よれば、ソース・ゲート間及びドレイン・ゲート間の短
絡現象を回避することができると共に、結晶欠陥の発生
及びリーク電流不良をなくすことができ、ＭＯＳ型ＦＥ
Ｔの高信頼性化を図ることができる。
よれば、ソース・ゲート間及びドレイン・ゲート間の短
絡現象を回避することができると共に、結晶欠陥の発生
及びリーク電流不良をなくすことができ、ＭＯＳ型ＦＥ
Ｔの高信頼性化を図ることができる。
【図１】本実施例に係るＭＯＳ型ＦＥＴを示す構成図。
【図２】本実施例に係るＭＯＳ型ＦＥＴの製法を示す工
程図（その１）。
程図（その１）。
【図３】本実施例に係るＭＯＳ型ＦＥＴの製法を示す工
程図（その２）。
程図（その２）。
【図４】本実施例に係るＭＯＳ型ＦＥＴの製法を示す工
程図（その３）。
程図（その３）。
【図５】製造中において、ストレスが集中する部分の位
置を示す平面図。
置を示す平面図。
【図６】従来例に係るＭＯＳ型ＦＥＴを示す構成図。
【図７】従来例に係るＭＯＳ型ＦＥＴの製法を示す工程
図（その１）。
図（その１）。
【図８】従来例に係るＭＯＳ型ＦＥＴの製法を示す工程
図（その２）。
図（その２）。
【図９】Ａは、従来例の不都合点を示す断面図。Ｂは、
その平面図。
その平面図。
１ シリコン基板またはウェル領域 ２Ｓ ソース領域 ２Ｄ ドレイン領域 ３ ゲート電極 ４ サイドウォール（熱酸化膜） ５ ＬＤＤ領域 ６ ゲート絶縁膜 ７ フィールド絶縁層 ８ 層間絶縁膜 １１ 素子形成領域 １２ サイドウォール（Ｓｉ3 Ｎ4 膜） １３ 高融点金属層 １４ Ｓｉ3 Ｎ4 膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】次に、図４Ａに示すように、上層のＳｉ3
Ｎ4 膜１４を例えばＨ3 ＰＯ4 等にてエッチング除去し
た後、露出した高融点金属層１３を例えばＨ2 ＳＯ4 ＋
Ｈ2 Ｏ2 混合液等にてエッチング除去する。
Ｎ4 膜１４を例えばＨ3 ＰＯ4 等にてエッチング除去し
た後、露出した高融点金属層１３を例えばＨ2 ＳＯ4 ＋
Ｈ2 Ｏ2 混合液等にてエッチング除去する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】尚、上記実施例では、ゲート電極３を多結
晶シリコン層にて形成するようにしたが、その他、ポリ
サイド層にて形成するようにしてもよい。また、酸化膜
４はＣＶＤ膜でもよい。更に、上記実施例では、Ｎチャ
ネル型のＭＯＳＦＥＴに適用した例を示したが、もちろ
んＰチャネル型のＭＯＳＦＥＴにも適用することができ
る。
晶シリコン層にて形成するようにしたが、その他、ポリ
サイド層にて形成するようにしてもよい。また、酸化膜
４はＣＶＤ膜でもよい。更に、上記実施例では、Ｎチャ
ネル型のＭＯＳＦＥＴに適用した例を示したが、もちろ
んＰチャネル型のＭＯＳＦＥＴにも適用することができ
る。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｔ 7738−4Ｍ 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (3)
- 【請求項１】 素子形成領域の表面部にソース領域及び
ドレイン領域が形成され、上記ソース領域と上記ドレイ
ン領域間のチャネル領域上にゲート絶縁膜を介してゲー
ト電極が形成され、該ゲート電極の側壁に沿って絶縁膜
が断面略Ｌ字状に形成されていることを特徴とする半導
体装置。 - 【請求項２】 上記ゲート電極、ソース領域及びドレイ
ン領域の各表面がシリサイド化されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 素子形成領域上にゲート絶縁膜を介して
半導体層によるゲート電極を形成した後、該ゲート電極
の表面に熱酸化膜を形成する工程と、 全面に上記熱酸化膜とエッチングレートの異なる絶縁膜
を形成した後、エッチバックを行って、上記ゲート電極
の側壁に上記絶縁膜を残す工程と、 全面に高融点金属層を形成した後、上記ゲート電極及び
上記絶縁膜をマスクに不純物を導入して、上記素子形成
領域にソース領域及びドレイン領域を形成する工程と、 熱処理を施して上記ゲート電極、ソース領域及びドレイ
ン領域の各表面をシリサイド化する工程と、 上記ゲート電極の側壁に残存する上記絶縁膜を除去した
後、全面に層間絶縁膜を形成する工程を有することを特
徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20589491A JPH0547785A (ja) | 1991-08-16 | 1991-08-16 | 半導体装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20589491A JPH0547785A (ja) | 1991-08-16 | 1991-08-16 | 半導体装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547785A true JPH0547785A (ja) | 1993-02-26 |
Family
ID=16514506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20589491A Pending JPH0547785A (ja) | 1991-08-16 | 1991-08-16 | 半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547785A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236763A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置及びその製造方法 |
| JPH08274320A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
| JPH08340109A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| US6040629A (en) * | 1997-02-05 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having silicided elements of short length |
| US6239471B1 (en) | 1996-12-10 | 2001-05-29 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and manufacturing method thereof |
| US6359321B2 (en) | 1997-02-04 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and method of fabricating the same |
-
1991
- 1991-08-16 JP JP20589491A patent/JPH0547785A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236763A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置及びその製造方法 |
| JPH08274320A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
| JPH08340109A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| US6239471B1 (en) | 1996-12-10 | 2001-05-29 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and manufacturing method thereof |
| US6359321B2 (en) | 1997-02-04 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and method of fabricating the same |
| US6040629A (en) * | 1997-02-05 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having silicided elements of short length |
| US6107156A (en) * | 1997-02-05 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Silicide layer forming method and semiconductor integrated circuit |
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