JPWO2018235135A1 - 半導体装置 - Google Patents

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Abstract

【課題】バイパスコンデンサおよび電源回路を有する半導体装置であって、電源回路が誤動作することを防止することができる半導体装置を提供する。【解決手段】実施形態の半導体装置１は、絶縁基板２と、前記絶縁基板の上に形成された導電パターン部５１，５２，５３，５４，５５と、半導体スイッチング部１０，２０と、バイパスコンデンサ８０とを備え、半導体スイッチング部１０は導電パターン部５１の上に配置され、半導体スイッチング部２０は導電パターン部５２の上に配置され、半導体スイッチング部１０は辺Ｓ１および辺Ｓ２を有し、半導体スイッチング部２０は辺Ｓ３および辺Ｓ４を有し、辺Ｓ１に沿って延びる仮想線Ｌ１と、辺Ｓ３に沿って延びる仮想線Ｌ２とが交わる。

Description

本発明は、電源回路を有する半導体装置に関する。
電源電圧を所望の電圧に変換して出力する電源回路を有する半導体装置が知られている。電源回路には、インバータ、整流器、ＤＣ／ＤＣコンバータなどがある。このような半導体装置は、例えば、太陽光発電システムのパワーコンディショナやサーバ装置等に用いられる。半導体装置内の電源回路では、ハーフブリッジ回路やフルブリッジ回路が用いられる。これらの回路は、高電圧側のハイサイドスイッチと、低電圧側のローサイドスイッチとが縦続接続された構造を有する。
なお、特許文献１には、縦続接続された２つのスイッチング素子を有するパワーモジュールが記載されている。このパワーモジュールでは、ハイサイドスイッチとローサイドスイッチとが平行配置されている。
特開２０１６−１６２７７３号公報
ところで、電源回路では、電源電圧の変動や各種ノイズを除去するために、バイパスコンデンサが用いられる。バイパスコンデンサは、高電圧側端子と低電圧側端子（グランド）の間に設けられる。従来、バイパスコンデンサは、半導体装置の外部に取り付けられていた。スイッチング素子の近くに配置される場合にバイパスコンデンサはより効果を発揮することから、半導体装置の内部にバイパスコンデンサを設けること（内蔵方式）が望ましい。
内蔵方式を採る場合、ハイサイドスイッチとローサイドスイッチがＮ型のとき、バイパスコンデンサは、ハイサイドスイッチのソース電極とローサイドスイッチのドレイン電極の間に配置されることになる。なお、ハイサイドスイッチとローサイドスイッチがＰ型のとき、バイパスコンデンサはハイサイドスイッチのドレイン電極とローサイドスイッチのソース電極の間に配置される。
しかしながら、ハイサイドスイッチとローサイドスイッチを平行配置する従来のレイアウトの場合、ハイサイドスイッチからバイパスコンデンサを経てローサイドスイッチに至る経路（以下、単に「バイパスコンデンサ経路」ともいう。）の長さが長いため、バイパスコンデンサ経路の寄生インダクタンスが大きくなってしまう。その結果、電源回路が誤動作するおそれがあるという課題があった。
そこで、本発明は、バイパスコンデンサおよび電源回路を有する半導体装置であって、電源回路が誤動作することを防止することができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、
絶縁基板と、
前記絶縁基板の上に形成された第１の導電パターン部と、
前記絶縁基板の上に形成された第２の導電パターン部と、
前記絶縁基板の上に形成された第３の導電パターン部と、
前記絶縁基板の上に形成された第４の導電パターン部と、
前記絶縁基板の上に形成された第５の導電パターン部と、
第１の主電極および第２の主電極を有し、前記第１の導電パターン部の上に配置された第１の半導体スイッチング部と、
第３の主電極および第４の主電極を有し、前記第２の導電パターン部の上に配置された第２の半導体スイッチング部と、
第１の電極および第２の電極を有するバイパスコンデンサと、を備え、
前記第１の半導体スイッチング部の前記第１の主電極は前記第３の導電パターン部に電気的に接続され、前記第１の半導体スイッチング部の前記第２の主電極は前記第４の導電パターン部に電気的に接続され、前記第２の半導体スイッチング部の前記第３の主電極は前記第４の導電パターン部に電気的に接続され、前記第２の半導体スイッチング部の前記第４の主電極は前記第５の導電パターン部に電気的に接続され、前記バイパスコンデンサの前記第１の電極は前記第３の導電パターン部に電気的に接続され、前記第２の電極は前記第５の導電パターン部に電気的に接続され、
前記第１の半導体スイッチング部は、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第２の半導体スイッチング部は、第３の辺と、前記第３の辺に対向する第４の辺とを有し、
前記第１の主電極は前記第１の辺に沿って設けられ、前記第２の主電極は前記第２の辺に沿って設けられ、前記第３の主電極は前記第３の辺に沿って設けられ、前記第４の主電極は前記第４の辺に沿って設けられ、
前記第１の辺に沿って延びる第１の仮想線と、前記第３の辺に沿って延びる第２の仮想線とが交わることを特徴とする。
また、前記半導体装置において、
前記第１の仮想線と前記第２の仮想線が交わる角度は、３０°以上、１３５°以下であるようにしてもよい。
また、前記半導体装置において、
前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°以上、９０°以下であるようにしてもよい。
また、前記半導体装置において、
前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°であるようにしてもよい。
また、前記半導体装置において、
前記第１の半導体スイッチング部の前記第１の主電極は、前記第３の導電パターン部を介して高電圧側端子に電気的に接続され、前記第２の半導体スイッチング部の前記第４の主電極は、前記第５の導電パターン部を介して低電圧側端子に電気的に接続されているようにしてもよい。
また、前記半導体装置において、
前記絶縁基板は、平面視して前記高電圧側端子と前記低電圧側端子が突き出る第１の基板辺と、前記第１の基板辺に対向する第２の基板辺とを有し、
前記第１の半導体スイッチング部は、前記第１の仮想線が前記第１の基板辺に対して平行になるように配置され、前記第２の半導体スイッチング部は、前記第２の仮想線が前記第１の基板辺に対して斜めになるように配置されているようにしてもよい。
また、前記半導体装置において、
前記バイパスコンデンサは、前記第１の電極と前記第２の電極を結ぶ第３の仮想線が前記第１の仮想線および前記第２の仮想線と交わるように配置されているようにしてもよい。
また、前記半導体装置において、
前記第３の仮想線が前記第２の仮想線と交わる角度は、９０°であるようにしてもよい。
また、前記半導体装置において、
前記第１の半導体スイッチング部は、
前記第１の導電パターン部の上に配置された第１のＧａＮ−ＨＥＭＴと、
前記第１のＧａＮ−ＨＥＭＴの上に配置された第１のＭＯＳ−ＦＥＴと、を有し、
前記第２の半導体スイッチング部は、
前記第２の導電パターン部の上に配置された第２のＧａＮ−ＨＥＭＴと、
前記第２のＧａＮ−ＨＥＭＴの上に配置された第２のＭＯＳ−ＦＥＴと、を有し、
前記第１のＧａＮ−ＨＥＭＴのゲート電極は、前記第４の導電パターン部を介して前記第２の主電極に電気的に接続され、前記第２のＧａＮ−ＨＥＭＴのゲート電極は、前記第５の導電パターン部を介して前記第４の主電極に電気的に接続されているようにしてもよい。
また、前記半導体装置において、
前記第１のＧａＮ−ＨＥＭＴおよび前記第２のＧａＮ−ＨＥＭＴは、ノーマリーオン型のトランジスタであり、前記第１のＭＯＳ−ＦＥＴおよび前記第２のＭＯＳ−ＦＥＴは、ノーマリーオフ型のトランジスタであるようにしてもよい。
また、前記半導体装置において、
前記バイパスコンデンサは、前記第１の半導体スイッチング部および前記第２の半導体スイッチング部とともに樹脂封止されているようにしてもよい。
また、前記半導体装置において、
前記絶縁基板の上に形成された第６の導電パターン部と、
前記絶縁基板の上に形成された第７の導電パターン部と、
前記絶縁基板の上に形成された第８の導電パターン部と、
前記絶縁基板の上に形成された第９の導電パターン部と、
第５の主電極および第６の主電極を有し、前記第６の導電パターン部の上に配置された第３の半導体スイッチング部と、
第７の主電極および第８の主電極を有し、前記第７の導電パターン部の上に配置された第４の半導体スイッチング部と、をさらに備え、
前記第３の半導体スイッチング部の前記第５の主電極は前記第８の導電パターン部に電気的に接続され、前記第３の半導体スイッチング部の前記第６の主電極は前記第９の導電パターン部に電気的に接続され、前記第４の半導体スイッチング部の前記第７の主電極は前記第９の導電パターン部に電気的に接続され、前記第４の半導体スイッチング部の前記第８の主電極は前記第５の導電パターン部に電気的に接続され、
前記第１の半導体スイッチング部と前記第３の半導体スイッチング部は、前記第５の導電パターン部を挟んで対称に配置され、前記第２の半導体スイッチング部と前記第４の半導体スイッチング部は、前記第５の導電パターン部を挟んで対称に配置されているようにしてもよい。
また、前記半導体装置において、
第３の電極および第４の電極を有する別のバイパスコンデンサをさらに備え、
前記第３の電極は前記第８の導電パターン部に電気的に接続され、前記第４の電極は前記第５の導電パターン部に電気的に接続され、
前記バイパスコンデンサと前記別のバイパスコンデンサは、前記第５の導電パターン部を挟んで対称に配置されているようにしてもよい。
本発明に係る半導体装置では、第１の半導体スイッチング部の第１の仮想線と、第２の半導体スイッチング部の第２の仮想線とが交わるように、第１の半導体スイッチング部と第２の半導体スイッチング部が配置されている。これにより、第１の半導体スイッチング部と第２の半導体スイッチング部が平行配置される場合に比べて、バイパスコンデンサ経路を短くし、バイパスコンデンサ経路の寄生インダクタンスを抑制することができる。
よって、本発明によれば、バイパスコンデンサおよび電源回路を有する半導体装置であって、電源回路が誤動作することを防止する可能な半導体装置を提供することができる。
本発明の実施形態に係る半導体装置１の内部構成を示す平面図である。 本発明の実施形態に係る半導体装置１の外観を示す図である。 本発明の実施形態に係る半導体装置１の回路図である。 仮想線Ｌ１およびＬ２を説明するための拡大平面図である。 仮想線Ｌ３を説明するための拡大平面図である。
以下、図面を参照しつつ本発明の実施形態に係る半導体装置について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。
本発明の実施形態に係る半導体装置１は、図３の回路図に示すように、２つのハーフブリッジ回路を有する。すなわち、半導体装置１は、半導体スイッチング部１０および半導体スイッチング部２０を含む第１のハーフブリッジ回路と、半導体スイッチング部３０および半導体スイッチング部４０を含む第２のハーフブリッジ回路とを有する。半導体スイッチング部１０，３０はハイサイドスイッチであり、半導体スイッチング部２０，４０はローサイドスイッチである。半導体スイッチング部１０と半導体スイッチング部２０は縦続接続され、半導体スイッチング部３０と半導体スイッチング部４０は縦続接続されている。半導体装置１は、例えばＤＣ／ＤＣコンバータ、整流器、インバータとして機能する。
半導体装置１は、図１および図２に示すように、絶縁基板２と、半導体スイッチング部１０（第１の半導体スイッチング部）と、半導体スイッチング部２０（第２の半導体スイッチング部）と、半導体スイッチング部３０（第３の半導体スイッチング部）と、半導体スイッチング部４０（第４の半導体スイッチング部）と、絶縁基板２上に形成された導電パターン部５１，５２，５３，５４，５５，５６，５７，５８，５９，６１，６２，６３，６４と、バイパスコンデンサ８０，９０と、樹脂封止部９５と、を備えている。
半導体装置１は、図１に示すように左右対称に構成されており、一方の側に第１のハーフブリッジ回路が形成され、他方の側に第２のハーフブリッジ回路が形成されている。
半導体装置１は、外部の装置（ドライバ等のＩＣチップ、電源）と接続するための端子Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６をさらに備えている。これらの端子は、図１、図２において紙面から手前に飛び出すように設けられている。また、これらの端子のアウターリードおよび絶縁基板２の裏面以外の部分は樹脂封止部９５により樹脂封止されている。なお、図２に示すように、樹脂封止部９５には、半導体装置１をヒートシンク等に取り付けるためのネジを挿通させるための貫通孔Ｈ１，Ｈ２が設けられている。
半導体スイッチング部１０は、主電極１１（第１の主電極）、主電極１２（第２の主電極）および制御電極１３を有する。半導体スイッチング部２０は、主電極２１（第３の主電極）、主電極２２（第４の主電極）および制御電極２３を有する。半導体スイッチング部３０は、主電極３１（第５の主電極）、主電極３２（第６の主電極）および制御電極３３を有する。半導体スイッチング部４０は、主電極４１（第７の主電極）、主電極４２（第８の主電極）および制御電極４３を有する。
絶縁基板２は、絶縁材料からなり、好ましくは放熱性の良いセラミック等の材料からなる。図１に示すように、絶縁基板２は、基板辺２ａ（第１の基板辺）と、この基板辺２ａに対向する基板辺２ｂ（第２の基板辺）を有する。基板辺２ａ，２ｂは、平面視して端子が突き出る辺である。すなわち、端子Ｔ１，Ｔ４，Ｔ７，Ｔ１１，Ｔ１４は平面視して基板辺２ａから突き出ており、端子Ｔ２，Ｔ３，Ｔ５，Ｔ６，Ｔ１２，Ｔ１３，Ｔ１５，Ｔ１６は平面視して基板辺２ｂから突き出ている。なお、ヒートシンク等の放熱体に接続される導電パターン（図示せず）が絶縁基板２の裏面に形成されている。
バイパスコンデンサ８０，９０は、半導体装置１の電源電圧の変動を回避したり、各種ノイズを除去するために設けられている。バイパスコンデンサ８０は電極８１および電極８２を有し、バイパスコンデンサ９０は電極９１および電極９２を有する。バイパスコンデンサ８０は、端子Ｔ１と端子Ｔ７との間に設けられている。バイパスコンデンサ９０は、端子Ｔ１１と端子Ｔ７との間に設けられている。バイパスコンデンサ８０，９０は、半導体スイッチング部１０，２０，３０，４０等、絶縁基板２上の他の電子部品とともに樹脂封止部９５により樹脂封止されている。なお、バイパスコンデンサ８０，９０の静電容量は、例えば、当該バイパスコンデンサの耐圧が後述のＧａＮ−ＨＥＭＴ１５，２５，３５，４５の耐圧よりも大きい範囲内で、できるだけ大きい値としてもよい。
図３に示すように、半導体装置１には、ノードＮ１からバイパスコンデンサ８０を経てノードＮ２に至る経路（バイパスコンデンサ経路Ｐ１）が存在する。より詳しくは、バイパスコンデンサ経路Ｐ１は、半導体スイッチング部１０の主電極１１から導電パターン部５３、バイパスコンデンサ８０および導電パターン部５５を経て半導体スイッチング部２０の主電極２２に至る経路である。
同様に、ノードＮ３からバイパスコンデンサ９０を経てノードＮ４に至る経路（バイパスコンデンサ経路Ｐ２）が存在する。より詳しくは、バイパスコンデンサ経路Ｐ２は、半導体スイッチング部３０の主電極３１から導電パターン部５８、バイパスコンデンサ９０および導電パターン部５５を経て半導体スイッチング部４０の主電極４２に至る経路である。
次に、半導体装置１の各端子について説明する。
端子Ｔ１，Ｔ１１は、電源（図示せず）の高電圧側に接続される端子（高電圧側端子）である。一方、端子Ｔ７は、電源の低電圧側（グランド）に接続される端子（低電圧側端子）である。なお、半導体装置１の電源回路が整流器として機能する場合、端子Ｔ１および端子Ｔ１１は出力側の負荷に接続される。
端子Ｔ２，Ｔ１２は、ハーフブリッジ回路のハイサイドスイッチ（本実施形態では、半導体スイッチング部１０，３０）に対する制御信号を入力する端子である。端子Ｔ５，Ｔ１５は、ハーフブリッジ回路のローサイドスイッチ（本実施形態では、半導体スイッチング部２０，４０）に対する制御信号を入力する端子である。これら端子Ｔ２，Ｔ５，Ｔ１２，Ｔ１５は、電源回路を駆動するドライバ（図示せず）に電気的に接続される。
端子Ｔ３は、半導体スイッチング部１０と半導体スイッチング部２０間の電圧をモニタするための端子である。同様に、端子Ｔ１３は、半導体スイッチング部３０と半導体スイッチング部４０間の電圧をモニタするための端子である。
端子Ｔ４は、半導体スイッチング部１０および２０により構成される第１のハーフブリッジ回路の出力電圧を出力する端子である。同様に、端子Ｔ１４は、半導体スイッチング部３０および４０により構成される第２のハーフブリッジ回路の出力電圧を出力する端子である。なお、半導体装置１の電源回路が整流器として機能する場合、端子Ｔ４と端子Ｔ１４の間には入力側の交流電源が接続される。
端子Ｔ６は、半導体スイッチング部２０と端子Ｔ７間の電圧をモニタするための端子である。同様に、端子Ｔ１６は、半導体スイッチング部４０と端子Ｔ７間の電圧をモニタするための端子である。
次に、図１を参照して、半導体装置１の各導電パターン部について詳しく説明する。
導電パターン部５１〜５９，６１〜６４は、例えば、絶縁基板２上の銅箔をパターニングすることにより形成されたものである。導電パターン部５１，５２，５３，５４，５５，６１，６２は、半導体スイッチング部１０，２０を有する第１のハーフブリッジ回路を構成するための導電パターン部である。導電パターン部５５，５６，５７，５８，５９，６３，６４は、半導体スイッチング部３０，４０を有する第２のハーフブリッジ回路を構成するための導電パターン部である。導電パターン部５５は、第１のハーフブリッジ回路と第２のハーフブリッジ回路に共用される。
導電パターン部５１（第１の導電パターン部）は、半導体スイッチング部１０を実装するための導電パターン部である。同様に、導電パターン部５２（第２の導電パターン部）は、半導体スイッチング部２０を実装するための導電パターン部である。導電パターン部５６（第６の導電パターン部）は、半導体スイッチング部３０を実装するための導電パターン部である。導電パターン部５７（第７の導電パターン部）は、半導体スイッチング部４０を実装するための導電パターン部である。
本実施形態では、導電パターン部５１，５２，５６，５７は、半導体スイッチング部１０，２０，３０，４０の形状に合わせて平面視で略四角形状に形成されている。図１に示すように、半導体スイッチング部１０は導電パターン部５１の上に配置され、半導体スイッチング部２０は導電パターン部５２の上に配置され、半導体スイッチング部３０は導電パターン部５６の上に配置され、半導体スイッチング部４０は導電パターン部５７の上に配置されている。
導電パターン部５３（第３の導電パターン部）には、半導体スイッチング部１０の主電極１１が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１およびバイパスコンデンサ８０の電極８１がはんだを介して接続されている。同様に、導電パターン部５８（第８の導電パターン部）には、半導体スイッチング部３０の主電極３１が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１１およびバイパスコンデンサ９０の電極９１がはんだを介して接続されている。なお、金属ワイヤー３は、本実施形態ではアルミニウム線（Ａｌ線）であるが、他の金属材料からなるものでもよい。
導電パターン部５４（第４の導電パターン部）は、半導体スイッチング部１０と半導体スイッチング部２０を電気的に接続する。すなわち、導電パターン部５４には、半導体スイッチング部１０の主電極１２、および半導体スイッチング部２０の主電極２１が金属ワイヤー３を介して電気的に接続されている。また、導電パターン部５４には、端子Ｔ３およびＴ４がはんだを介して電気的に接続されている。
同様に、導電パターン部５９（第９の導電パターン部）は、半導体スイッチング部３０と半導体スイッチング部４０を電気的に接続する。すなわち、導電パターン部５９には、半導体スイッチング部３０の主電極３２および半導体スイッチング部４０の主電極４１が金属ワイヤー３を介して電気的に接続されている。また、導電パターン部５９には、端子Ｔ１３および端子Ｔ１４がはんだを介して電気的に接続されている。
導電パターン部５５（第５の導電パターン部）は、半導体装置１が有する２つのハーフブリッジ回路で共用されている。また、図１に示すように、導電パターン部５５は左右対称な形状に形成されている。導電パターン部５５には、バイパスコンデンサ８０の電極８２がはんだを介して電気的に接続され、半導体スイッチング部２０の主電極２２が金属ワイヤー３を介して電気的に接続される。さらに、導電パターン部５５には、バイパスコンデンサ９０の電極９２がはんだを介して電気的に接続され、半導体スイッチング部４０の主電極４２が金属ワイヤー３を介して電気的に接続される。
さらに、導電パターン部５５には、図１に示すように、ＧａＮ−ＨＥＭＴ２５のゲート電極２４およびＧａＮ−ＨＥＭＴ４５のゲート電極４４が金属ワイヤー３を介して電気的に接続されている。また、導電パターン部５５には、端子Ｔ６，Ｔ７およびＴ１６がはんだを介して電気的に接続されている。
導電パターン部６１は、半導体スイッチング部１０の制御電極１３と端子Ｔ２を電気的に接続するための導電パターン部である。この導電パターン部６１には、制御電極１３が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ２がはんだを介して電気的に接続される。同様に、導電パターン部６３は、半導体スイッチング部３０の制御電極３３と端子Ｔ１２を電気的に接続するための導電パターン部である。この導電パターン部６３には、制御電極３３が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１２がはんだを介して電気的に接続される。
導電パターン部６２は、半導体スイッチング部２０の制御電極２３と端子Ｔ５を電気的に接続するための導電パターン部である。この導電パターン部６２には、制御電極２３が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ５がはんだを介して電気的に接続される。同様に、導電パターン部６４は、半導体スイッチング部４０の制御電極４３と端子Ｔ１５を電気的に接続するための導電パターン部である。この導電パターン部６４には、制御電極４３が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１５がはんだを介して電気的に接続される。
なお、半導体スイッチング部と導電パターン部とを電気的に接続するために、金属ワイヤーに代えて、導電性の板材からなる接続子を用いてもよい。
次に、半導体装置１の各半導体スイッチング部の詳細構成について説明する。
半導体スイッチング部１０，２０，３０，４０はそれぞれ、ＧａＮ−ＨＥＭＴとＭＯＳ−ＦＥＴを有する。より詳しくは、半導体スイッチング部１０は、導電パターン部５１の上に配置されたＧａＮ−ＨＥＭＴ１５と、ＧａＮ−ＨＥＭＴ１５の上に配置されたＭＯＳ−ＦＥＴ１６とを有する。同様に、半導体スイッチング部２０は、導電パターン部５２の上に配置されたＧａＮ−ＨＥＭＴ２５と、ＧａＮ−ＨＥＭＴ２５の上に配置されたＭＯＳ−ＦＥＴ２６とを有する。半導体スイッチング部３０は、導電パターン部５６の上に配置されたＧａＮ−ＨＥＭＴ３５と、ＧａＮ−ＨＥＭＴ３５の上に配置されたＭＯＳ−ＦＥＴ３６とを有する。半導体スイッチング部４０は、導電パターン部５７の上に配置されたＧａＮ−ＨＥＭＴ４５と、ＧａＮ−ＨＥＭＴ４５の上に配置されたＭＯＳ−ＦＥＴ４６とを有する。
ＧａＮ−ＨＥＭＴ１５，２５，３５，４５は、半導体材料として窒化ガリウム（ＧａＮ）を用いた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である。ＧａＮ−ＨＥＭＴ１５，２５，３５，４５はいずれも、ゲート電圧が０Ｖの場合でもチャネルが存在し、電流が流れるトランジスタである（いわゆるノーマリーオン型）。また、ＧａＮ−ＨＥＭＴ１５，２５，３５，４５はいずれもＮ型である。ＧａＮ−ＨＥＭＴ１５，２５，３５，４５は、横型構造のデバイスであり、上面にソース電極、ドレイン電極およびゲート電極が設けられている。
ＭＯＳ−ＦＥＴ１６，２６，３６，４６は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。ＭＯＳ−ＦＥＴ１６，２６，３６，４６はいずれも、いわゆるノーマリーオフ型のトランジスタである。また、ＭＯＳ−ＦＥＴ１６，２６，３６，４６はいずれもＮ型である。ＭＯＳ−ＦＥＴ１６，２６，３６，４６は、縦型構造のデバイスであり、上面にソース電極およびゲート電極が設けられ、下面にドレイン電極が設けられている。
ＧａＮ−ＨＥＭＴ１５の上面に設けられたソース電極は、ＭＯＳ−ＦＥＴ１６の下面に設けられたドレイン電極にはんだを介して電気的に接続されている。同様に、ＧａＮ−ＨＥＭＴ２５のソース電極は、ＭＯＳ−ＦＥＴ２６のドレイン電極にはんだを介して電気的に接続されている。ＧａＮ−ＨＥＭＴ３５のソース電極は、ＭＯＳ−ＦＥＴ３６のドレイン電極にはんだを介して電気的に接続されている。ＧａＮ−ＨＥＭＴ４５のソース電極は、ＭＯＳ−ＦＥＴ４６のドレイン電極にはんだを介して電気的に接続されている。
図１に示すように、ＧａＮ−ＨＥＭＴ１５のゲート電極１４は、導電パターン部５４を介して主電極１２に電気的に接続されている。ＧａＮ−ＨＥＭＴ２５のゲート電極２４は、導電パターン部５５を介して主電極２２に電気的に接続されている。ＧａＮ−ＨＥＭＴ３５のゲート電極３４は、導電パターン部５９を介して主電極３２に電気的に接続されている。ＧａＮ−ＨＥＭＴ４５のゲート電極４４は、導電パターン部５５を介して主電極４２に電気的に接続されている。
本実施形態では、半導体スイッチング部１０の主電極１１はＧａＮ−ＨＥＭＴ１５のドレイン電極であり、主電極１２はＭＯＳ−ＦＥＴ１６のソース電極であり、制御電極１３はＭＯＳ−ＦＥＴ１６のゲート電極である。主電極１１は導電パターン部５３に電気的に接続され、主電極１２は導電パターン部５４に電気的に接続されている。主電極１１は、導電パターン部５３を介して高電圧側端子（端子Ｔ１）に電気的に接続されている。制御電極１３は、導電パターン部６１に電気的に接続されている。
半導体スイッチング部２０の主電極２１はＧａＮ−ＨＥＭＴ２５のドレイン電極であり、主電極２２はＭＯＳ−ＦＥＴ２６のソース電極であり、制御電極２３はＭＯＳ−ＦＥＴ２６のゲート電極である。主電極２１は導電パターン部５４に電気的に接続され、主電極２２は導電パターン部５５に電気的に接続されている。この主電極２２は、導電パターン部５５を介して低電圧側端子（端子Ｔ７）に電気的に接続されている。制御電極２３は、導電パターン部６２に電気的に接続されている。
半導体スイッチング部３０の主電極３１はＧａＮ−ＨＥＭＴ３５のドレイン電極であり、主電極３２はＭＯＳ−ＦＥＴ３６のソース電極であり、制御電極３３はＭＯＳ−ＦＥＴ３６のゲート電極である。主電極３１は導電パターン部５８に電気的に接続され、主電極３２は導電パターン部５９に電気的に接続されている。主電極３１は、導電パターン部５８を介して高電圧側端子（端子Ｔ１１）に電気的に接続されている。制御電極３３は、導電パターン部６３に電気的に接続されている。
半導体スイッチング部４０の主電極４１はＧａＮ−ＨＥＭＴ４５のドレイン電極であり、主電極４２はＭＯＳ−ＦＥＴ４６のソース電極であり、制御電極４３はＭＯＳ−ＦＥＴ４６のゲート電極である。主電極４１は導電パターン部５９に電気的に接続され、主電極４２は導電パターン部５５に電気的に接続されている。主電極４２は、導電パターン部５５を介して低電圧側端子（端子Ｔ７）に電気的に接続されている。制御電極４３は、導電パターン部６４に電気的に接続されている。
なお、半導体スイッチング部１０，２０，３０，４０の構成は、上記に限られるものではない。例えば、半導体スイッチング部１０，２０，３０，４０は、一つの半導体スイッチング素子（ノーマリーオフ型のＧａＮ−ＨＥＭＴまたはＭＯＳ−ＦＥＴ等）により構成されてもよい。
また、ＧａＮ−ＨＥＭＴ１５，２５，３５，４５は、縦型構造であってもよい。この場合、半導体スイッチング部１０を例に言えば、ＧａＮ−ＨＥＭＴ１５の裏面に設けられたドレイン電極がはんだを介して導電パターン部５１に接続され、導電パターン部５１と導電パターン部５３は連結され、一体の導電パターン部として構成される。ＧａＮ−ＨＥＭＴ２５の場合も同様に、ＧａＮ−ＨＥＭＴ２５の裏面に設けられたドレイン電極がはんだを介して導電パターン部５２に接続され、導電パターン部５２と導電パターン部５５が連結される。なお、縦型構造であるＭＯＳ−ＦＥＴのみで半導体スイッチング部を構成する場合もこれと同様の接続となる。
図１に示すように、バイパスコンデンサ８０は、ＧａＮ−ＨＥＭＴ１５のドレイン電極とＭＯＳ−ＦＥＴ２６のソース電極との間に設けられている。バイパスコンデンサ９０は、ＧａＮ−ＨＥＭＴ３５のドレイン電極とＭＯＳ−ＦＥＴ４６のソース電極との間に設けられている。
次に、本実施形態におけるハイサイドスイッチとローサイドスイッチの配置関係について説明する。ここでは、図４を参照して、半導体スイッチング部１０と半導体スイッチング部２０について説明する。
半導体スイッチング部１０および２０は、図４に示すように、平面視して略四角形状である。半導体スイッチング部１０は、辺Ｓ１（第１の辺）と、この辺Ｓ１に対向する辺Ｓ２（第２の辺）を有する。本実施形態では、辺Ｓ１と辺Ｓ２は略平行である。同様に、半導体スイッチング部２０は、辺Ｓ３（第３の辺）と、この辺Ｓ３に対向する辺Ｓ４（第４の辺）を有する。本実施形態では、辺Ｓ３と辺Ｓ４は略平行である。
半導体スイッチング部１０の主電極１１は辺Ｓ１に沿って設けられ、主電極１２は辺Ｓ２に沿って設けられている。半導体スイッチング部２０の主電極２１は辺Ｓ３に沿って設けられ、主電極２２は辺Ｓ４に沿って設けられている。
半導体装置１においては、図４に示すように、辺Ｓ１（または辺Ｓ２）に沿って延びる仮想線Ｌ１と、辺Ｓ３（または辺Ｓ４）に沿って延びる仮想線Ｌ２とが交わる。換言すれば、仮想線Ｌ１と仮想線Ｌ２は平行ではない。これにより、半導体スイッチング部１０と半導体スイッチング部２０が平行配置される場合（すなわち、仮想線Ｌ１と仮想線Ｌ２が平行の場合）に比べてバイパスコンデンサ経路Ｐ１を短くすることができる。このため、バイパスコンデンサ経路Ｐ１の寄生インダクタンスを抑制することができる。よって、本実施形態によれば、電源回路の誤動作を防止することができる。
なお、仮想線Ｌ１と仮想線Ｌ２が交わる角度θ１が大きいほどバイパスコンデンサ経路Ｐ１の長さが短くなり、寄生インダクタンスが抑制される。しかしながら、一方で、半導体スイッチング部１０（具体的には、ＭＯＳ−ＦＥＴ１６のソース電極）と半導体スイッチング部２０（具体的には、ＧａＮ−ＨＥＭＴ２５のドレイン電極）間の経路の長さが長くなるため、当該経路の寄生インダクタンスが大きくなってしまい、電源回路の誤動作の原因となる。このような事情を考慮すると、角度θ１は大きくなりすぎないようにする必要がある。具体的には、角度θ１は、３０°以上、１３５°以下であることが好ましく、４５°以上、９０°以下であることがさらに好ましい。本実施形態では、角度θ１は略４５°である。
以上説明したように、本実施形態に係る半導体装置１では、半導体スイッチング部１０の仮想線Ｌ１と、半導体スイッチング部２０の仮想線Ｌ２とが交わるように、半導体スイッチング部１０と半導体スイッチング部２０が配置されている。これにより、バイパスコンデンサ経路を短くして寄生インダクタンスを抑制することができる。よって、本実施形態によれば、半導体スイッチング部１０，２０を有する電源回路が誤動作することを防止することができる。
なお、図５に示すように、バイパスコンデンサ８０は、電極８１と電極８２を結ぶ仮想線Ｌ３が仮想線Ｌ１および仮想線Ｌ２と交わるように配置されている。すなわち、仮想線Ｌ３は、仮想線Ｌ１および仮想線Ｌ２のいずれとも平行ではなく、バイパスコンデンサ８０がバイパスコンデンサ経路Ｐ１に沿って配置されている。これにより、バイパスコンデンサ経路Ｐ１がより短くなる。よって、バイパスコンデンサ経路Ｐ１の寄生インダクタンスをさらに低減することができる。なお、本実施形態では、仮想線Ｌ３と仮想線Ｌ１が交わる角度θ２は略９０°である。
また、図１に示すように、ハイサイドスイッチである半導体スイッチング部１０は、仮想線Ｌ１が基板辺２ａに対して略平行になるように配置され、ローサイドスイッチである半導体スイッチング部２０は、仮想線Ｌ２が基板辺２ａに対して斜めになるように配置されている。その結果、絶縁基板２の上側中央領域におけるスペースの確保が容易となる。これにより、例えば、導電パターン部５５のうち、主電極２２に接続された金属ワイヤー３が導電パターン部５５に接続される、斜め方向に延在する領域の幅広化を図ることができ、それにより、バイパスコンデンサ経路Ｐ１の寄生インダクタンスをさらに低減することができる。
また、前述のように、半導体装置１は左右対称の構成を有している。すなわち、図１に示すように、半導体スイッチング部１０と半導体スイッチング部３０は、導電パターン部５５を挟んで対称に配置され、半導体スイッチング部２０と半導体スイッチング部４０は、導電パターン部５５を挟んで対称に配置されている。バイパスコンデンサ８０とバイパスコンデンサ９０も、導電パターン部５５を挟んで対称に配置されている。そして、導電パターン部５５が２つのハーフブリッジ回路で共用されている。このように半導体装置１が左右対称に構成されることで、導電パターン部５５を幅広とすることができ、バイパスコンデンサ経路Ｐ１，Ｐ２の寄生インダクタンスをさらに低減することができる。
以上、本実施形態に係る半導体装置について説明した。なお、本発明に係る半導体装置は、上述したハーフブリッジ回路に限られず、縦続接続された半導体スイッチング素子を有するものであれば、フルブリッジ回路やプッシュプル回路等の他の構成の電源回路に適用することも可能である。
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
１ 半導体装置
２ 絶縁基板
２ａ，２ｂ 基板辺
３ 金属ワイヤー
１０，２０，３０，４０ 半導体スイッチング部
１１，１２，２１，２２，３１，３２，４１，４２ 主電極
１３，２３，３３，４３ 制御電極
１５，２５，３５，４５ ＧａＮ−ＨＥＭＴ
１６，２６，３６，４６ ＭＯＳ−ＦＥＴ
５１，５２，５３，５４，５５，５６，５７，５８，５９，６１，６２，６３，６４ 導電パターン部
８０，９０ バイパスコンデンサ
８１，８２，９１，９２ 電極
９５ 樹脂封止部
Ｈ１，Ｈ２ 貫通孔
Ｌ１，Ｌ２，Ｌ３ 仮想線
Ｎ１，Ｎ２，Ｎ３，Ｎ４ ノード
Ｐ１，Ｐ２ バイパスコンデンサ経路
Ｓ１，Ｓ２，Ｓ３，Ｓ４ 辺
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６ 端子

Claims (13)

  1. 絶縁基板と、
    前記絶縁基板の上に形成された第１の導電パターン部と、
    前記絶縁基板の上に形成された第２の導電パターン部と、
    前記絶縁基板の上に形成された第３の導電パターン部と、
    前記絶縁基板の上に形成された第４の導電パターン部と、
    前記絶縁基板の上に形成された第５の導電パターン部と、
    第１の主電極および第２の主電極を有し、前記第１の導電パターン部の上に配置された第１の半導体スイッチング部と、
    第３の主電極および第４の主電極を有し、前記第２の導電パターン部の上に配置された第２の半導体スイッチング部と、
    第１の電極および第２の電極を有するバイパスコンデンサと、を備え、
    前記第１の半導体スイッチング部の前記第１の主電極は前記第３の導電パターン部に電気的に接続され、前記第１の半導体スイッチング部の前記第２の主電極は前記第４の導電パターン部に電気的に接続され、前記第２の半導体スイッチング部の前記第３の主電極は前記第４の導電パターン部に電気的に接続され、前記第２の半導体スイッチング部の前記第４の主電極は前記第５の導電パターン部に電気的に接続され、前記バイパスコンデンサの前記第１の電極は前記第３の導電パターン部に電気的に接続され、前記第２の電極は前記第５の導電パターン部に電気的に接続され、
    前記第１の半導体スイッチング部は、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第２の半導体スイッチング部は、第３の辺と、前記第３の辺に対向する第４の辺とを有し、
    前記第１の主電極は前記第１の辺に沿って設けられ、前記第２の主電極は前記第２の辺に沿って設けられ、前記第３の主電極は前記第３の辺に沿って設けられ、前記第４の主電極は前記第４の辺に沿って設けられ、
    前記第１の辺に沿って延びる第１の仮想線と、前記第３の辺に沿って延びる第２の仮想線とが交わることを特徴とする半導体装置。
  2. 前記第１の仮想線と前記第２の仮想線が交わる角度は、３０°以上、１３５°以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°以上、９０°以下であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１の半導体スイッチング部の前記第１の主電極は、前記第３の導電パターン部を介して高電圧側端子に電気的に接続され、前記第２の半導体スイッチング部の前記第４の主電極は、前記第５の導電パターン部を介して低電圧側端子に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記絶縁基板は、平面視して前記高電圧側端子と前記低電圧側端子が突き出る第１の基板辺と、前記第１の基板辺に対向する第２の基板辺とを有し、
    前記第１の半導体スイッチング部は、前記第１の仮想線が前記第１の基板辺に対して平行になるように配置され、前記第２の半導体スイッチング部は、前記第２の仮想線が前記第１の基板辺に対して斜めになるように配置されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記バイパスコンデンサは、前記第１の電極と前記第２の電極を結ぶ第３の仮想線が前記第１の仮想線および前記第２の仮想線と交わるように配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第３の仮想線が前記第２の仮想線と交わる角度は、９０°であることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の半導体スイッチング部は、
    前記第１の導電パターン部の上に配置された第１のＧａＮ−ＨＥＭＴと、
    前記第１のＧａＮ−ＨＥＭＴの上に配置された第１のＭＯＳ−ＦＥＴと、を有し、
    前記第２の半導体スイッチング部は、
    前記第２の導電パターン部の上に配置された第２のＧａＮ−ＨＥＭＴと、
    前記第２のＧａＮ−ＨＥＭＴの上に配置された第２のＭＯＳ−ＦＥＴと、を有し、
    前記第１のＧａＮ−ＨＥＭＴのゲート電極は、前記第４の導電パターン部を介して前記第２の主電極に電気的に接続され、前記第２のＧａＮ−ＨＥＭＴのゲート電極は、前記第５の導電パターン部を介して前記第４の主電極に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  10. 前記第１のＧａＮ−ＨＥＭＴおよび前記第２のＧａＮ−ＨＥＭＴは、ノーマリーオン型のトランジスタであり、前記第１のＭＯＳ−ＦＥＴおよび前記第２のＭＯＳ−ＦＥＴは、ノーマリーオフ型のトランジスタであることを特徴とする請求項９に記載の半導体装置。
  11. 前記バイパスコンデンサは、前記第１の半導体スイッチング部および前記第２の半導体スイッチング部とともに樹脂封止されていることを特徴とする請求項１に記載の半導体装置。
  12. 前記絶縁基板の上に形成された第６の導電パターン部と、
    前記絶縁基板の上に形成された第７の導電パターン部と、
    前記絶縁基板の上に形成された第８の導電パターン部と、
    前記絶縁基板の上に形成された第９の導電パターン部と、
    第５の主電極および第６の主電極を有し、前記第６の導電パターン部の上に配置された第３の半導体スイッチング部と、
    第７の主電極および第８の主電極を有し、前記第７の導電パターン部の上に配置された第４の半導体スイッチング部と、をさらに備え、
    前記第３の半導体スイッチング部の前記第５の主電極は前記第８の導電パターン部に電気的に接続され、前記第３の半導体スイッチング部の前記第６の主電極は前記第９の導電パターン部に電気的に接続され、前記第４の半導体スイッチング部の前記第７の主電極は前記第９の導電パターン部に電気的に接続され、前記第４の半導体スイッチング部の前記第８の主電極は前記第５の導電パターン部に電気的に接続され、
    前記第１の半導体スイッチング部と前記第３の半導体スイッチング部は、前記第５の導電パターン部を挟んで対称に配置され、前記第２の半導体スイッチング部と前記第４の半導体スイッチング部は、前記第５の導電パターン部を挟んで対称に配置されていることを特徴とする請求項１に記載の半導体装置。
  13. 第３の電極および第４の電極を有する別のバイパスコンデンサをさらに備え、
    前記第３の電極は前記第８の導電パターン部に電気的に接続され、前記第４の電極は前記第５の導電パターン部に電気的に接続され、
    前記バイパスコンデンサと前記別のバイパスコンデンサは、前記第５の導電パターン部を挟んで対称に配置されていることを特徴とする請求項１２に記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD920937S1 (en) * 2019-03-29 2021-06-01 Shindengen Electric Manufacturing Co., Ltd. Power module device containing semiconductor elements
JP2020167869A (ja) * 2019-03-29 2020-10-08 株式会社富士通ゼネラル パワーモジュール
JP7239380B2 (ja) * 2019-04-16 2023-03-14 株式会社日立製作所 電力変換装置
US20230056722A1 (en) * 2019-12-28 2023-02-23 Danfoss Silicon Power Gmbh Power module with improved electrical and thermal characteristics
DE102020205420A1 (de) * 2020-04-29 2021-11-04 Zf Friedrichshafen Ag Halbbrückenmodul für einen Inverter eines elektrischen Antriebs eines Elektrofahrzeugs oder eines Hybridfahrzeugs und Inverter für einen elektrischen Antrieb eines Elektrofahrzeugs oder eines Hybridfahrzeugs
DE102021203144A1 (de) * 2021-03-29 2022-09-29 Zf Friedrichshafen Ag Leistungsmodul für einen elektrischen Antrieb eines Elektrofahrzeugs oder eines Hybridfahrzeugs, Inverter mit einem solchen Leistungsmodul

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150871A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 半導体装置
JP4292652B2 (ja) * 1999-09-30 2009-07-08 三菱電機株式会社 パワー半導体モジュール
JP4009056B2 (ja) 2000-05-25 2007-11-14 三菱電機株式会社 パワーモジュール
US7801793B2 (en) 2001-03-29 2010-09-21 International Business Machines Corporation User-specified time-based proxy firing in online auctions
JP4575616B2 (ja) * 2001-04-26 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7327024B2 (en) * 2004-11-24 2008-02-05 General Electric Company Power module, and phase leg assembly
JP2006223016A (ja) * 2005-02-08 2006-08-24 Renesas Technology Corp 電源システム、マルチチップモジュール、システムインパッケージ、および非絶縁型ｄｃ／ｄｃコンバータ
JP5333814B2 (ja) 2007-09-12 2013-11-06 アイシン精機株式会社 パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
JP5353815B2 (ja) * 2010-05-19 2013-11-27 三菱電機株式会社 半導体モジュール
WO2013046824A1 (ja) * 2011-09-30 2013-04-04 ローム株式会社 半導体装置
DE102012217905B3 (de) * 2012-10-01 2013-11-07 Semikron Elektronik Gmbh & Co. Kg 3-Level-Stromrichterhalbbrücke
US20140231928A1 (en) 2013-02-18 2014-08-21 Infineon Technologies Austria Ag Super Junction Semiconductor Device with an Edge Area Having a Reverse Blocking Capability
JPWO2014155486A1 (ja) * 2013-03-25 2017-02-16 株式会社安川電機 電力変換装置
WO2015040727A1 (ja) * 2013-09-20 2015-03-26 株式会社日立製作所 半導体集積回路装置
US9640471B2 (en) * 2015-02-24 2017-05-02 Navitas Semiconductor Inc. Leadless electronic packages for GaN devices
JP6594000B2 (ja) 2015-02-26 2019-10-23 ローム株式会社 半導体装置
JP6361531B2 (ja) * 2015-03-09 2018-07-25 株式会社デンソー 半導体装置およびモータ制御装置
WO2017002390A1 (ja) * 2015-06-30 2017-01-05 シャープ株式会社 回路モジュール
US10134718B2 (en) * 2015-07-09 2018-11-20 Mitsubishi Electric Corporation Power semiconductor module
DE102015120157A1 (de) * 2015-11-20 2017-05-24 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Schalteinrichtung mit einer Mehrzahl von Potentialflächen
CN105932016A (zh) * 2016-06-12 2016-09-07 重庆大学 动静态均流的多芯片并联的功率模块
US10418364B2 (en) * 2016-08-31 2019-09-17 Globalfoundries Inc. Semiconductor device structure with self-aligned capacitor device

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