TWI763213B - 封裝結構 - Google Patents

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Abstract

一種封裝結構包括第一導線架、第二導線架、第三導線架、第一載板、增強型電晶體以及空乏型III-V族電晶體。第一載板放置於第一導線架上，且與第一導線架電性隔離。增強型電晶體放置於第一載板上，包括耦接至第二導線架之第一閘極端、耦接至第一導線架之第一源極端以及耦接至第一載板之第一汲極端。空乏型III-V族電晶體放置於第一導線架，包括耦接至第一導線架之第二閘極端、耦接至第一載板之第二源極端以及耦接至第三導線架之第二汲極端。

Description

封裝結構
本發明係有關於一種封裝結構，特別係有關於一種將增強型電晶體以及空乏型III-V族電晶體串疊在一起之封裝結構。
III-V族電晶體，例如氮化鎵場效電晶體(GaN FET)，由於其高效率的特性以及適合高電壓操作，常常使用於高功率和高性能之電路應用。此外， III-V族電晶體往往會與其他電晶體(如，矽場效電晶體)組合而產生高性能的開關裝置，例如串疊(cascoded)開關。
一般的封裝設計可以將離散的元件並排放置於相同的支撐表面上，如放置於導線架(lead frame)上之覆銅陶瓷載板(Direct Bonding Copper，DBC)或陶瓷基板。然而，緊緊將離散原見並排放置於支撐表面上往往會帶來許多不可預期之非理想效應，因此有必要針對不可預期之非理想效應進行排除，以提高開關裝置之效能。
本發明提出了封裝結構以及功率電晶體，以有效率且具有成本效益的方式整合III-V族電晶體與其他場效電晶體。此外，本發明所提出之封裝結構以及功率電晶體有效的將III-V族電晶體之基體端耦接至功率電晶體之源極端，進而提高III-V族電晶體之動態特性。
有鑑於此，本發明提出一種封裝結構，上述封裝結構包括一第一導線架、一第二導線架、一第三導線架、一第一載板、一增強型電晶體以及一空乏型III-V族電晶體。上述第一載板放置於上述第一導線架上，且與上述第一導線架電性隔離。上述增強型電晶體放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端以及耦接至上述第一載板之一第一汲極端。上述空乏型III-V族電晶體放置於上述第一導線架，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端以及耦接至上述第三導線架之一第二汲極端。
根據本發明之一實施例，上述空乏型III-V族電晶體更包括一基體端，其中上述基體端係與上述第一導線架相互接觸。
根據本發明之一實施例，上述空乏型III-V族電晶體係透過一鍍金屬而與上述第一導線架黏合，上述基體端係透過上述鍍金屬而與上述第一導線架相互接觸。
根據本發明之一實施例，上述增強型電晶體係為一垂直式電晶體，其中上述第一汲極端係透過一鍍金屬而與上述第一載板相互接觸。
根據本發明之一實施例，上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
本發明更提出一種封裝結構，上述封裝結構包括一第一導線架、一第二導線架、一第三導線架、一第一載板、一第二載板、一增強型電晶體、一空乏型III-V族電晶體以及一電阻元件。上述第一載板放置於上述第一導線架上，且與上述第一導線架電性隔離。上述第二載板放置於上述第一導線架上，且與上述第一導線架電性隔離。上述增強型電晶體放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端以及耦接至上述第一載板之一第一汲極端。上述空乏型III-V族電晶體放置於上述第二載板，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端、耦接至上述第三導線架之一第二汲極端以及耦接至上述第二載板之一基體端。上述電阻元件耦接於上述第二載板以及上述第一導線架之間。
根據本發明之一實施例，上述空乏型III-V族電晶體係透過一鍍金屬而與上述第二載板黏合，上述基體端係透過上述鍍金屬而與上述第二載板相互接觸。
根據本發明之一實施例，上述增強型電晶體係為一垂直式電晶體，其中上述增強型電晶體係透過一鍍金屬而與上述第一載板黏合，上述第一汲極端係透過上述鍍金屬與上述第一載板相互接觸。
根據本發明之一實施例，上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
本發明更提出一種封裝結構，上述封裝結構包括一第一導線架、一第二導線架、一第三導線架、一第一載板、一第二載板、一增強型電晶體、一空乏型III-V族電晶體以及一電容元件。上述第一載板放置於上述第一導線架上，且與上述第一導線架電性隔離。上述第二載板放置於上述第一導線架上，且與上述第一導線架電性隔離。上述增強型電晶體放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端以及耦接至上述第一載板之一第一汲極端。上述空乏型III-V族電晶體放置於上述第二載板，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端、耦接至上述第三導線架之一第二汲極端以及耦接至上述第二載板之一基體端。上述電容元件耦接於上述第二載板以及上述第一導線架之間。
根據本發明之一實施例，上述空乏型III-V族電晶體係透過一鍍金屬而與上述第二載板黏合，上述基體端係透過上述鍍金屬而與上述第二載板相互接觸。
根據本發明之一實施例，上述增強型電晶體係為一垂直式電晶體，其中上述增強型電晶體係透過一鍍金屬而與上述第一載板黏合，上述第一汲極端係透過上述鍍金屬與上述第一載板相互接觸。
根據本發明之一實施例，上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。
在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
第1A圖係顯示根據本發明之一實施例所述之封裝結構之上視圖，第1B圖係顯示根據本發明之一實施例所述之封裝結構之剖面圖。如第1A所示，封裝結構100包括第一導線架111、第二導線架112、第三導線架113、第一載板121、第二載板122、增強型電晶體131以及空乏型III-V族電晶體132。根據本發明之一實施例，第一導線架111、第二導線架112、第三導線架113用以將增強型電晶體131以及空乏型III-V族電晶體132之電極耦接至封裝結構100外之外部電路。
如第1A圖所示，第一載板121以及第二載板122皆放置於第一導線架111之上，並且第一載板121以及第二載板122相互隔離。根據本發明之一實施例，第一載板121以及第二載板122係為覆銅陶瓷載板(Direct Bonding Copper，DBC)。
如第1B圖所示，第一載板121包括第一金屬層121A以及第一絕緣層121B，第二載板122包括第二金屬層122A以及第二絕緣層122B。由於第一金屬層121A以及第二金屬層122A分別透過第一絕緣層121B以及第二絕緣層122B而與第一導線架111接觸，因此第一金屬層121A、第二金屬層122A以及第一導線架111之間係為相互電性隔離。
如第1A圖所示，增強型電晶體131係放置於第一載板121之上，空乏型III-V族電晶體132係放置於第二載板122之上。如第1B圖所示，增強型電晶體131係與第一金屬層121A相互接觸，空乏型III-V族電晶體132係與第二金屬層122A相互接觸。
根據本發明之一實施例，增強型電晶體131以及空乏型III-V族電晶體132係透過鍍金屬，而分別與第一金屬層121A以及第二金屬層122A相互接觸，並且分別固定於第一載板121以及第二載板122之上。由於第一金屬層121A以及第二金屬層122A相互電性隔離，因此增強型電晶體131以及空乏型III-V族電晶體132亦相互電性隔離。
如第1A圖所示，增強型電晶體131包括第一閘極端G1、第一源極端S1以及第一汲極端D1。第一閘極端G1係耦接至第二導線架112，第一源極端S1係耦接至第一導線架111，第一汲極端D1係耦接至第一載板121。根據本發明之一實施例，第一閘極端G1以及第一源極端S1係透過接合導線(bonding wire)，分別電性耦接至第二導線架112以及第一導線架111。根據本發明之一實施例，增強型電晶體131係為垂直式電晶體，因此增強型電晶體131之第一汲極端D1係與第一載板121之第一金屬層121A相互接觸。根據本發明之一實施例，增強型電晶體131係為N型電晶體。
如第1A圖所示，空乏型III-V族電晶體132包括第二閘極端G2、第二源極端S2以及第二汲極端D2。第二閘極端G2係耦接至第一導線架111，第二源極端S2係耦接至第一載板121，第二汲極端D2係耦接至第三導線架113。如第1B圖所示，第二源極端S2係耦接至第一金屬層121A，使得第二源極端S2以及第一汲極端D1相互電性耦接。根據本發明之一實施例，第二閘極端G2、第二源極端S2以及第二汲極端D2係透過接合導線，分別電性耦接至第一導線架111、第一載板121以及第三導線架113。根據本發明之一實施例，空乏型III-V族電晶體132係為常開型氮化鎵電晶體。
第2圖係顯示根據本發明之一實施例所述之功率電晶體之電路圖。如第2圖所示，功率電晶體200係顯示第1A、1B圖之增強型電晶體131以及空乏型III-V族電晶體132之間的連接關係，其中功率電晶體200係由增強型電晶體131以及空乏型III-V族電晶體132所組成之開關元件，包括閘極端G、源極端S以及汲極端D。將第1A圖與第2圖相互比對，第一導線架111係對應至功率電晶體200之源極端S，第二導線架112係對應至功率電晶體200之閘極端G，第三導線架113係對應至功率電晶體200之汲極端D。
如第2圖所示，空乏型III-V族電晶體132更包括基體端B，其中基體端B係為浮接狀態。如第1A、1B圖所示，基體端B係位於空乏型III-V族電晶體132之背面而與第二載板122之第二金屬層122B相互接觸，並且第二金屬層122B係為浮接狀態，故基體端B亦為浮接狀態。
根據本發明之許多實施例，由於實際上發現當空乏型III-V族電晶體132之基體端B為浮接狀態時，會導致空乏型III-V族電晶體132發生通道電阻飄移的現象，進而降低空乏型III-V族電晶體132之動態特性，因此有必要針對空乏型III-V族電晶體132之基體端B予以處理。
第3A圖係顯示根據本發明之另一實施例所述之封裝結構之上視圖，第3B圖係顯示根據本發明之另一實施例所述之封裝結構之剖面圖。將第3A圖與第1A圖相比，封裝結構300相較於封裝結構100省略了第二載板122。如第3B圖所示，空乏型III-V族電晶體132係放置於第一導線架111之上。根據本發明之一實施例，空乏型III-V族電晶體132係透過鍍金屬而與第一導線架111黏合，並且基體端B係透過鍍金屬而與第一導線架111相互接觸。
第4圖係顯示根據本發明之另一實施例所述之功率電晶體之電路圖。如第4圖所示，功率電晶體400係顯示第3A、3B圖之增強型電晶體131以及空乏型III-V族電晶體132之間的連接關係，其中功率電晶體400係由增強型電晶體131以及空乏型III-V族電晶體132所組成之開關元件，包括閘極端G、源極端S以及汲極端D。將第3A圖與第4圖相互比對，第一導線架111係對應至功率電晶體400之源極端S，第二導線架112係對應至功率電晶體400之閘極端G，第三導線架113係對應至功率電晶體400之汲極端D。
如第4圖所示，空乏型III-V族電晶體132之基體端B係電性耦接至增強型電晶體131之第一源極端S1，亦即基體端B係電性耦接至功率電晶體400之源極端S。因此，空乏型III-V族電晶體132之基體端B不再為浮接狀態，進而增加空乏型III-V族電晶體132之動態特性。此外，封裝結構300相較於第1圖之封裝結構100，可省下第一載板122之成本。
第5A圖係顯示根據本發明之另一實施例所述之封裝結構之上視圖，第5B圖係顯示根據本發明之另一實施例所述之封裝結構之剖面圖。將第5A圖與第1A圖相比，封裝結構500相較於封裝結構100更包括電阻元件533。電阻元件533係放置於第二載板122之上，且耦接於第二載板122以及第一導線架111之間。
如第5B圖所示，由於空乏型III-V族電晶體132之基體端B係與第二金屬層122A相互接觸，所以電阻元件533係用以將基體端B耦接至第一導線架111。根據本發明之一實施例，電阻元件533係透過鍍金屬而與第二載板122黏合。
第6圖係顯示根據本發明之另一實施例所述之功率電晶體之電路圖。如第6圖所示，功率電晶體600係顯示第5A、5B圖之增強型電晶體131以及空乏型III-V族電晶體132之間的連接關係，其中功率電晶體600係由增強型電晶體131、空乏型III-V族電晶體132以及電阻元件533所組成之開關元件，包括閘極端G、源極端S以及汲極端D。將第5A圖與第6圖相互比對，第一導線架111係對應至功率電晶體600之源極端S，第二導線架112係對應至功率電晶體600之閘極端G，第三導線架113係對應至功率電晶體600之汲極端D。
如第6圖所示，空乏型III-V族電晶體132之基體端B係透過電阻元件533而電性耦接至增強型電晶體131之第一源極端S1。因此，空乏型III-V族電晶體132之基體端B不再為浮接狀態，進而增加空乏型III-V族電晶體132之動態特性。
第7A圖係顯示根據本發明之另一實施例所述之封裝結構之上視圖，第7B圖係顯示根據本發明之另一實施例所述之封裝結構之剖面圖。將第7A圖與第1A圖相比，封裝結構700相較於封裝結構100更包括電容元件733。電容元件733係放置於第二載板122之上，且耦接於第二載板122以及第一導線架111之間。
如第7B圖所示，由於空乏型III-V族電晶體132之基體端B係與第二金屬層122A相互接觸，所以電容元件733係用以將基體端B耦接至第一導線架111。根據本發明之一實施例，電容元件733係透過鍍金屬而與第二載板122黏合。
第8圖係顯示根據本發明之另一實施例所述之功率電晶體之電路圖。如第8圖所示，功率電晶體800係顯示第7A、7B圖之增強型電晶體131以及空乏型III-V族電晶體132之間的連接關係，其中功率電晶體800係由增強型電晶體131、空乏型III-V族電晶體132以及電容元件733所組成之開關元件，包括閘極端G、源極端S以及汲極端D。將第7A圖與第8圖相互比對，第一導線架111係對應至功率電晶體800之源極端S，第二導線架112係對應至功率電晶體800之閘極端G，第三導線架113係對應至功率電晶體800之汲極端D。
如第8圖所示，空乏型III-V族電晶體132之基體端B係透過電容元件733而電性耦接至增強型電晶體131之第一源極端S1。因此，空乏型III-V族電晶體132之基體端B不再為浮接狀態，進而增加空乏型III-V族電晶體132之動態特性。
本發明提出了封裝結構以及功率電晶體，以有效率且具有成本效益的方式整合III-V族電晶體與其他場效電晶體。此外，本發明所提出之封裝結構以及功率電晶體有效的將III-V族電晶體之基體端耦接至功率電晶體之源極端，進而提高III-V族電晶體之動態特性。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100,300,500,700:封裝結構 111:第一導線架 112:第二導線架 113:第三導線架 121:第一載板 121A:第一金屬層 121B:第一絕緣層 122:第二載板 122A:第二金屬層 122B:第二絕緣層 131:增強型電晶體 132:空乏型III-V族電晶體 200,400,600,800:功率電晶體 533:電阻元件 733:電容元件 G1:第一閘極端 S1:第一源極端 D1:第一汲極端 G2:第二閘極端 S2:第二源極端 D2:第二汲極端 G:閘極端 S:源極端 D:汲極端
第1A圖係顯示根據本發明之一實施例所述之封裝結構之上視圖； 第1B圖係顯示根據本發明之一實施例所述之封裝結構之剖面圖； 第2圖係顯示根據本發明之一實施例所述之功率電晶體之電路圖； 第3A圖係顯示根據本發明之另一實施例所述之封裝結構之上視圖； 第3B圖係顯示根據本發明之另一實施例所述之封裝結構之剖面圖； 第4圖係顯示根據本發明之另一實施例所述之功率電晶體之電路圖； 第5A圖係顯示根據本發明之另一實施例所述之封裝結構之上視圖； 第5B圖係顯示根據本發明之另一實施例所述之封裝結構之剖面圖； 第6圖係顯示根據本發明之另一實施例所述之功率電晶體之電路圖； 第7A圖係顯示根據本發明之另一實施例所述之封裝結構之上視圖； 第7B圖係顯示根據本發明之另一實施例所述之封裝結構之剖面圖；以及 第8圖係顯示根據本發明之另一實施例所述之功率電晶體之電路圖。
300:封裝結構
111:第一導線架
112:第二導線架
113:第三導線架
121:第一載板
131:增強型電晶體
132:空乏型III-V族電晶體
G1:第一閘極端
S1:第一源極端
D1:第一汲極端
G2:第二閘極端
S2:第二源極端
D2:第二汲極端
G:閘極端
S:源極端
D:汲極端

Claims (13)

  1. 一種封裝結構，包括： 一第一導線架； 一第二導線架； 一第三導線架； 一第一載板，放置於上述第一導線架上，且與上述第一導線架電性隔離； 一增強型電晶體，放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端以及耦接至上述第一載板之一第一汲極端；以及 一空乏型III-V族電晶體，放置於上述第一導線架，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端以及耦接至上述第三導線架之一第二汲極端。
  2. 如請求項1之封裝結構，其中上述空乏型III-V族電晶體更包括一基體端，其中上述基體端係與上述第一導線架相互接觸。
  3. 如請求項2之封裝結構，其中上述空乏型III-V族電晶體係透過一鍍金屬而與上述第一導線架黏合，上述基體端係透過上述鍍金屬而與上述第一導線架相互接觸。
  4. 如請求項1之封裝結構，其中上述增強型電晶體係為一垂直式電晶體，其中上述第一汲極端係透過一鍍金屬而與上述第一載板相互接觸。
  5. 如請求項1之封裝結構，其中上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
  6. 一種封裝結構，包括： 一第一導線架； 一第二導線架； 一第三導線架； 一第一載板，放置於上述第一導線架上，且與上述第一導線架電性隔離； 一第二載板，放置於上述第一導線架上，且與上述第一導線架電性隔離； 一增強型電晶體，放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端以及耦接至上述第一載板之一第一汲極端； 一空乏型III-V族電晶體，放置於上述第二載板，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端、耦接至上述第三導線架之一第二汲極端以及耦接至上述第二載板之一基體端；以及 一電阻元件，耦接於上述第二載板以及上述第一導線架之間。
  7. 如請求項6之封裝結構，其中上述空乏型III-V族電晶體係透過一鍍金屬而與上述第二載板黏合，上述基體端係透過上述鍍金屬而與上述第二載板相互接觸。
  8. 如請求項6之封裝結構，其中上述增強型電晶體係為一垂直式電晶體，其中上述增強型電晶體係透過一鍍金屬而與上述第一載板黏合，上述第一汲極端係透過上述鍍金屬與上述第一載板相互接觸。
  9. 如請求項6之封裝結構，其中上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
  10. 一種封裝結構，包括： 一第一導線架； 一第二導線架； 一第三導線架； 一第一載板，放置於上述第一導線架上，且與上述第一導線架電性隔離； 一第二載板，放置於上述第一導線架上，且與上述第一導線架電性隔離； 一增強型電晶體，放置於上述第一載板上，包括耦接至上述第二導線架之一第一閘極端、耦接至上述第一導線架之一第一源極端以及耦接至上述第一載板之一第一汲極端； 一空乏型III-V族電晶體，放置於上述第二載板，包括耦接至上述第一導線架之一第二閘極端、耦接至上述第一載板之一第二源極端、耦接至上述第三導線架之一第二汲極端以及耦接至上述第二載板之一基體端；以及 一電容元件，耦接於上述第二載板以及上述第一導線架之間。
  11. 如請求項10之封裝結構，其中上述空乏型III-V族電晶體係透過一鍍金屬而與上述第二載板黏合，上述基體端係透過上述鍍金屬而與上述第二載板相互接觸。
  12. 如請求項10之封裝結構，其中上述增強型電晶體係為一垂直式電晶體，其中上述增強型電晶體係透過一鍍金屬而與上述第一載板黏合，上述第一汲極端係透過上述鍍金屬與上述第一載板相互接觸。
  13. 如請求項10之封裝結構，其中上述增強型電晶體以及上述空乏型III-V族電晶體係串疊連接而為一功率電晶體，其中上述功率電晶體包括一功率閘極端、一功率源極端以及一功率汲極端，其中上述第一導線架係耦接至上述功率源極端，上述第二導線架係耦接至上述功率閘極端，上述第三導線架係耦接至上述功率汲極端。
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