TW201616623A - 內埋式封裝裝置 - Google Patents

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Abstract

一種內埋式封裝裝置，包括導線架、第一半導體元件、第二半導體元件、被動元件以及第一介電層。導線架形成有沉孔。第一半導體元件及第二半導體元件設置於導線架上，並透過導線架相互電性連接。第二半導體元件與第一半導體元件具有不同厚度，且第一半導體元件或第二半導體元件設置於導線架之沉孔內，使得第二半導體元件及第一半導體元件之上表面具有相同高度。被動元件設置於導線架上。第一介電層形成於導線架上，且覆蓋第一半導體元件、第二半導體元件及被動元件。

Description

內埋式封裝裝置
本發明係關於一種內埋式封裝裝置；特別係關於一種內埋式封裝裝置，包括至少兩個具有不同厚度之電子元件。
內埋式電子封裝技術(embedded electronic packaging technologies)可降低裝置之尺寸及成本，且對於各式電子產品皆具有高整合能力，因此發展相當快速。
然而，對現有的內埋式封裝技術而言，封裝複數個具有不同厚度之電子元件仍為一挑戰。舉例來說，為了覆蓋及電性隔離該些具有不同厚度之電子元件，需要提供具有較大厚度之介電層(dielectric layer)，如此將妨礙內埋式封裝裝置之微型化。此外，由於該些電子元件具有不同厚度，因而亦導致內埋式封裝裝置之內部線路層(internal wiring layer)之製作變得複雜。再者，傳統內埋式封裝裝置之熱量逸散能力亦不佳。
有鑑於前述習知問題點，本發明一實施例中提供一種內埋式封裝裝置，包括一導線架、一第一半導體元件、一第二半導體元件、一被動元件、一第一介電層、複數個第一導電柱以及一第一導電膜。第一半導體元件設置於導線架上。第 二半導體元件設置於導線架上，且電性連接第一半導體元件。被動元件設置於導線架上，且電性連接第一半導體元件及第二半導體元件。第一介電層形成於導線架上，且覆蓋第一半導體元件、第二半導體元件及被動元件。複數個第一導電柱形成於第一介電層中。第一導電膜形成於第一介電層上，且透過該些第一導電柱電性連接第二半導體元件及導線架之至少其中一者。其中，第一半導體元件及第二半導體元件之至少其中一者以覆晶方式安裝於導線架上。
本發明另一實施例中提供一種內埋式封裝裝置，包括一導線架、一第一半導體元件、一第二半導體元件、一被動元件以及一第一介電層。導線架形成有一沉孔。第一半導體元件設置於導線架上。第二半導體元件設置於導線架上，且透過導線架電性連接第一半導體元件。其中，第二半導體元件及第一半導體元件具有不同厚度，且第一半導體元件或第二半導體元件設置於導線架之沉孔內，使得第二半導體元件及第一半導體元件之上表面具有相同高度。被動元件設置於導線架上。第一介電層形成於導線架上，且覆蓋第一半導體元件、第二半導體元件及被動元件。
本發明另一實施例中提供一種內埋式封裝裝置，包括一導線架、一高電壓開關、一低電壓開關、一被動元件、一第一介電層、複數個第一導電柱以及一第一導電膜。導線架具有一第一部分、一第二部分、一第三部分及一第四部分。高電壓開關設置於導線架上，且具有與導線架之第一部分電性連接之一第一汲極接墊、與導線架之第二部分電性連接之一第一 閘極接墊及與導線架之第三部分電性連接之一第一源極接墊。低電壓開關設置於導線架上，且具有與導線架之第三部分電性連接之一第二汲極接墊、與導線架之第四部分電性連接之一第二閘極接墊及與導線架之第二部分電性連接之一第二源極接墊。被動元件設置於導線架上，且具有與導線架之第二部分電性連接之一第一端子及與導線架之第三部分電性連接之一第二端子。第一介電層形成於導線架上，且覆蓋高電壓開關、低電壓開關及被動元件。複數個第一導電柱形成於第一介電層中。第一導電膜形成於第一介電層上，且透過該些第一導電柱電性連接低電壓開關及導線架。
為讓本發明之上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
10‧‧‧導線架
11‧‧‧第一部分
12‧‧‧第二部分
13‧‧‧第三部分
14‧‧‧第四部分
15‧‧‧第五部分
16‧‧‧沉孔
16A‧‧‧下表面
21‧‧‧第一半導體元件
21S‧‧‧第一源極接墊
21D‧‧‧第一汲極接墊
21G‧‧‧第一閘極接墊
22‧‧‧第二半導體元件
22S‧‧‧第二源極接墊
22G‧‧‧第二閘極接墊
23‧‧‧被動元件
23A‧‧‧第一端子
23B‧‧‧第二端子
30‧‧‧第一介電層
40‧‧‧第一導電柱
50‧‧‧第一導電膜
51‧‧‧第一部分
52‧‧‧第二部分
53‧‧‧第三部分
60‧‧‧第二介電層
70‧‧‧第二導電柱
80‧‧‧第二導電膜
D1‧‧‧汲極端子
D2‧‧‧汲極端子
F1‧‧‧上表面
F2‧‧‧下表面
F3‧‧‧下表面
F4‧‧‧上表面/第一表面
F5‧‧‧下表面/第二表面
G1‧‧‧閘極端子
G2‧‧‧閘極端子
P‧‧‧介面材料
S1‧‧‧源極端子
S2‧‧‧源極端子
VDD‧‧‧電壓
第1圖表示根據本發明一實施例之內埋式封裝裝置之爆炸圖。
第2圖表示第1圖中之導線架、第一半導體元件、第二半導體元件及被動元件之放大圖。
第3圖表示第1圖中之第一介電層及複數個第一導電柱形成於導線架上之示意圖。
第4圖表示第3圖於另一視角之示意圖。
第5圖表示第1圖中之第一導電膜形成於第一介電層上之示意圖。
第6圖表示一串聯開關電路(cascade switch circuit)之電路圖，該串聯開關電路包括第一半導體元件、第二半導體元件及被動元件。
第7圖表示第1圖中之第二介電層及複數個第二導電柱形成於第一介電層及第一導電膜上之示意圖。
第8圖表示第1圖中之內埋式封裝裝置組裝後之示意圖。
參見第1圖，根據本發明一實施例之內埋式封裝裝置主要包括一導電架10、一第一半導體元件21、一第二半導體元件22、一被動元件23、一第一介電層30、複數個第一導電柱40、一第一導電膜50、一第二介電層60、複數個第二導電柱70以及一第二導電膜80。
其中，本實施之內埋式封裝裝置尤其可被應用在一功率(power)相關之產品，例如變壓器或電源供應器。此外，第二半導體元件22及第一半導體元件21與被動元件23具有不同厚度。於本實施例中，第一半導體元件21及被動元件23之厚度相近，而第二半導體元件22之厚度相對小於第一半導體元件21及被動元件23。
參見第1圖及第2圖，導電架10具有複數個圖案化及分開之部分。於本實施例中，導電架10由金屬材質構成，且具有一第一部分11、一第二部分12、一第三部分13、一第四部分14及一第五部分15。值得一提的是，導電架10形成有兩個沉孔(counterbores)16，其中每一個沉孔16之下表面16A低於導電架10之上表面F1。
第二半導體元件22設置於導電架10之上表面F1上，且第一半導體元件21及被動元件23設置於導電架10之該些沉孔16內。如此一來，可使得第二半導體元件22及第一半導體元件21與被動元件23之上表面具有相同或相近高度。
再者，第一半導體元件21、第二半導體元件22及被動元件23可透過一介面材料P(參見第2圖)安裝於導電架10上。其中，介面材料P包括金屬合金、錫膏、銀膠或其他導電黏著劑。藉此，第一半導體元件21、第二半導體元件22及被動元件23可透過導電架10相互電性連接。
需注意的是，於本實施例中之第一半導體元件21為一水平式元件(lateral-type component)，例如為一高電壓開關(High-Voltage switch，HV switch)。如第1圖及第2圖所示，高電壓開關21之下表面F3設有一第一源極接墊(first source pad)21S、一第一汲極接墊(first drain pad)21D及一第一閘極接墊(first gate pad)21G，其中第一汲極接墊21D電性連接導線架10之第一部分11，第一閘極接墊21G電性連接導線架10之第二部分12，且第一源極接墊21S電性連接導線架10之第三部分13，即，第一半導體元件21(高電壓開關)係以一覆晶方式(flip-chip manner)安裝於導線架10上。
再者，高電壓開關21具有複數個形成於一基材上且並聯之高電壓電晶體(圖未示)，其中每一個高電壓電晶體例如為一水平式空乏型(Depletion mode，D-mode)電晶體，且具有與第一源極接墊21S電性連接之一第一源極(first source electrode)、與第一汲極接墊21D電性連接之一第一汲極(first drain electrode)及與第一閘極接墊21G電性連接之一第一閘極(first gate electrode)。於本實施例中，每一個高電壓電晶體為一寬能隙(wide bandgap)電晶體，例如碳化矽電晶體或含氮(nitride-based)之電晶體(例如氮化鎵高電子移動率電晶體(High Electron Mobility Transistor，HEMT))。
另外，於本實施例中之第二半導體元件22為一垂直式元件(vertical-type component)，例如為一低電壓開關(Low-Voltage switch，LV switch)。如第1圖及第2圖所示，低電壓開關22具有相對之一上表面F4(第一表面)及一下表面F5(第二表面)，且下表面F5鄰近於導線架10。低電壓開關22具有一第二源極接墊(second source pad)22S、一第二汲極接墊(second drain pad)及一第二閘極接墊(second gate pad)22G，其中第二汲極接墊(圖未示)設置於低電壓開關22之下表面F5上，且電性連接導線架10之第三部分13，第二源極接墊22S及第二閘極接墊22G則設置於低電壓開關22之上表面F4上。藉此，低電壓開關22之第二汲極接墊可透過導線架10之第三部分13電性連接高電壓開關21之第一源極接墊21S。
再者，低電壓開關22具有複數個並聯之低電壓電晶體(圖未示)，其中每一個低電壓電晶體例如為一垂直式增強型(Enhancement mode，E-mode)電晶體，且具有與第二源極接墊22S電性連接之一第二源極(second source electrode)、與第二汲極接墊電性連接之一第二汲極(second drain electrode)及與第二閘極接墊22G電性連接之一第二閘極(second gate electrode)。於本實施例中，每一個低電壓電晶體為一含矽 (silicon-based)之電晶體。
於部分實施例中，第一半導體元件21亦可為一垂直式元件，且第二半導體元件22亦可為一水平式元件，並以覆晶方式安裝於導線架10上。或者，第一半導體元件21及第二半導體元件22兩者皆為水平式元件，並以覆晶方式安裝於導線架10上。此外，第二半導體元件22(低電壓開關)亦可為一三五族半導體(III-V compound semiconductor)，或者第一半導體元件21(高電壓開關)及第二半導體元件22(低電壓開關)兩者皆為三五族半導體。
如第1圖及第2圖所示，被動元件23具有一第一端子23A及一第二端子23B，其中第一端子23A電性連接導線架10之第三部分13，且第二端子23B電性連接導線架10之第二部分12。於本實施例中，被動元件23為一電容器。
應了解的是，本發明之內埋式封裝裝置並不僅限於被應用在功率相關之產品，其亦可能具有其他應用。此外，第一半導體元件21、第二半導體元件22及被動元件23並不以前述實施例為限，於部分實施例中，第一半導體元件21及第二半導體元件22亦可包括其他主動元件，且被動元件23亦可為一電阻器或電感器。此外，於部分實施例中，第二半導體元件22之厚度亦可相對大於第一半導體元件21及被動元件23，且第二半導體元件22可容置於導線架10之一沉孔16內。
參見第1至3圖，第一介電層30形成於導線架10上，且覆蓋第一半導體元件21、第二半導體元件22及被動元件23。於本實施例中，第一介電層30之材料包括ABF(Ajinomoto Build-up Film，由日商味之素公司生產之絕緣材料)或環氧模壓樹脂(Epoxy Molding Compound，EMC)。如此一來，第一介電層30可電性隔離第一半導體元件21、第二半導體元件22及被動元件23。
值得一提的是，藉由沉孔16之設計(參見第2圖)，可使得第二半導體元件22及第一半導體元件21與被動元件23之上表面具有相同或相近高度，如此第一介電層30可不需具有較大之厚度，而仍能達到覆蓋第一半導體元件21、第二半導體元件22及被動元件23之目的。因此，第一半導體元件21、第二半導體元件22及被動元件23可被輕易整合於內埋式封裝裝置中，進而實現內埋式封裝裝置之微型化。
複數個第一導電柱(conductive vias)40形成於第一介電層30中，且電性連接第一半導體元件21、第二半導體元件22及導線架10之多個部分。如第3圖所示，部分之第一導電柱40電性連接第一半導體元件21之基材，部分之第一導電柱40電性連接導線架10之第二部分12，部分之第一導電柱40電性連接第二半導體元件22之第二閘極接墊22G及第二源極接墊22S，部分之第一導電柱40電性連接導線架10之第四部分14，且部分之第一導電柱40電性連接導線架10之第五部分15。於本實施例中，第一導電柱40之材料包括金屬，例如銅。
由於本實施例之第一半導體元件21、第二半導體元件22及被動元件23之上表面具有相同或相近高度，因此複數個第一導電柱40可透過單一道製程形成於第一半導體元件21及第二半導體元件22上，進而簡化內部線路層(internal wiring layer)之製作。
於本實施例中，第一導電柱40取代了傳統之內部線路層，例如重新分配層(Re-Distribution Layers，RDLs)。相較於傳統之重新分配層，第一導電柱40具有較大之截面積，故得以承載較大之電流及減少寄生效應(parasitic effect)。
參見第4圖，導線架10之下表面F2未完全被第一介電層30覆蓋，故可透過下表面F2建立一外部電性連接(external electrical connection)，且由第一半導體元件21、第二半導體元件22及被動元件23所產生之熱能亦可由導線架10之下表面F2有效地逸散。
參見第1至3圖及第5圖，第一導電膜50形成於第一介電層30上，且具有一第一部分51、一第二部分52及一第三部分53。於本實施例中，第一導電膜50之材料包括金屬，例如銅。
由於第一導電柱40之至少其中一者電性連接於第一導電膜50之第一部分51及第二半導體元件22之第二閘極接墊22G之間，且第一導電柱40之至少其中一者電性連接於第一部分51及導線架10之第四部分14之間，使得第二半導體元件22之第二閘極接墊22G可透過第一導電膜50之第一部分51電性連接導線架10之第四部分14。
由於第一導電柱40之至少其中一者電性連接於第一導電膜50之第二部分52及第二半導體元件22之第二源極接墊22S之間，且第一導電柱40之至少其中一者電性連接於第二部分52及導線架10之第二部分12之間，使得第二半導體元件22之第二源極接墊22S可透過第一導電膜50之第二部分52電性連 接導線架10之第二部分52。再者，由於第一半導體元件21之第一閘極接墊21G電性連接導線架10之第二部分12，故第二半導體元件22之第二源極接墊22S亦可電性連接第一半導體元件21之第一閘極接墊21G。
此外，由於第一導電柱40之至少其中一者電性連接於第一導電膜50之第三部分53及第二半導體元件22之第二源極接墊22S之間，且第一導電柱40之至少其中一者電性連接於第三部分53及導線架10之第五部分15之間，使得第二半導體元件22之第二源極接墊22S亦可透過第一導電膜50之第三部分53電性連接導線架10之第五部分15。
如第1至3圖及第5圖所示，被動元件23之第一端子23A透過導線架10之第三部分13，可電性連接第二半導體元件22之第二汲極接墊及第一半導體元件21之第一源極接墊21S，且被動元件23之第二端子23B透過導線架10之第二部分12及第一導電膜52之第二部分52，可電性連接第二半導體元件22之第二源極接墊22S及第一半導體元件21之第一閘極接墊21G。
參見第6圖，藉由前述結構設計，可實現一串聯開關電路(cascade switch circuit)，其中串聯開關電路主要包括第一半導體元件21(高電壓開關)、第二半導體元件22(低電壓開關)及被動元件23。於本實施例中，一電壓VDD可由導線架10之第一部分11(參見第5圖)載入高電壓開關21之一汲極端子(drain terminal)D1(第一汲極接墊21D)，高電壓開關21之一源極端子(source terminal)S1(第一源極接墊21S)可透過導線架10之第三部分13(參見第5圖)電性連接低電壓開關22之一汲極端子 D2(第二汲極接墊)，高電壓開關21之一閘極端子(gate terminal)G1(第一閘極接墊21G)及低電壓開關22之一源極端子S2(第二源極接墊22S)可透過導線架10之第二部分12(參見第5圖)電性接地(GND)，且一切換訊號(switch signal)可由導線架10之第四部分14(參見第5圖)輸入低電壓開關22之一閘極端子G2(第二閘極接墊22G)。相較於單一開關電路(single switch circuit)，串聯開關電路適於承載較大之電壓及切換速度較快。
此外，本實施例之第二半導體元件22之第二源極接墊22S可透過第一導電膜50之第三部分53(參見第5圖)電性連接導線架10之第五部分15，其中導線架10之第五部分15可作為一開爾文源(Kelvin source)，並利用低電壓開關22之閘極端子G2提供一獨立之控制訊號路徑。藉此，亦可降低串聯開關電路之寄生效應。
參見第5圖及第7圖，第二介電層60形成於第一介電層30上，且覆蓋第一導電膜50。於本實施例中，第二介電層60及第一介電層30具有相同材料。此外，複數個導電柱70形成於第二介電層60中，且電性連接該些第一導電柱40之一部分，其中部分之第二導電柱70電性連接與第一半導體元件21之基材電性連接之第一導電柱40，且部分之第二導電柱70電性連接與導線架10之第二部分12電性連接之第一導電柱40。於本實施例中，第二導電柱70及第一導電柱40具有相同材料。然而，於部分實施例中，第二介電層60及第一介電層30亦可具有不同材料，及/或第二導電柱70及第一導電柱40亦可具有不同材料。
參見第5圖、第7圖及第8圖，第二導電膜80形成於 第二介電層60上，且大致覆蓋第二介電層60。再者，第二導電膜80透過電性連接於第二導電膜80及第一半導體元件21之間之第一導電柱40及第二導電柱70電性連接第一半導體元件21之基材，且第二導電膜80透過電性連接於第二導電膜80及導線架10之第二部分12之間之第一導電柱40及第二導電柱70電性連接導線架10之第二部分12。藉此，第二導電膜80可有助於內埋式封裝裝置之熱量逸散、降低寄生效應及提供良好之電磁波遮蔽效果。
於部分實施例中，第二介電層60、複數個第二導電柱70及第二導電膜80亦可被省略，且對應於該些第二導電柱70之複數個第一導電柱40亦可被省略。此外，於部分實施例中，形成於第一介電層30上之第一導電膜50可僅電性連接第二半導體元件22或導線架10之第二部分12。此外，於部分實施例中，第一導電膜51及複數個第一導電柱40亦可被省略，且第一半導體元件21、第二半導體元件22及被動元件23僅透過導線架10相互電性連接。
於部分實施例中，內埋式封裝裝置更包括一第三半導體元件，設置於導線架10上，且由第一介電層30覆蓋。再者，第三半導體元件可透過內埋式封裝裝置之一內部電性連接(internal electric connection)或外部電性連接(external electrical connection)與第一半導體元件21或第二半導體元件22電性連接。於一實施例中，第三半導體元件為設置於導線架10上之驅動晶片(driving IC)，且電性連接第二半導體元件22(低電壓開關)之第二閘極接墊22G。
接著，下文中將詳細說明根據本發明一實施例之內埋式封裝裝置之製造方法。請依序參見第1至8圖(第6圖除外)。
參見第1圖及第2圖，首先，提供一由金屬材質構成之導線架10，其中導線架10具有相對之一上表面F1及一下表面F2，且具有一第一部分11、一第二部分12、一第三部分13、一第四部分14及一第五部分15。再者，導線架10於其上表面F1上形成有橫跨第二部分12及第三部分13之兩個沉孔16。於本實施例中，導線架10可利用金屬沖壓(metal stamping)方法形成。
接著，提供一第一半導體元件21、一第二半導體元件22及一被動元件23，並將第一半導體元件21、第二半導體元件22及被動元件23透過一介面材料P(例如金屬合金、錫膏、銀膠或其他導電黏著劑)安裝於導線架10上。其中，第二半導體元件22設置於導線架10之上表面F1上，且第一半導體元件21及被動元件23容置於導線架10之兩個沉孔16內。
如第1圖及第2圖所示，第一半導體元件21為具有一第一源極接墊21S、一第一汲極接墊21D及一第一閘極接墊21G之一水平式高電壓開關(lateral-type HV switch)。第一汲極接墊21D電性連接導線架10之第一部分11，第一閘極接墊21G電性連接導線架10之第二部分12，且第一源極接墊21S電性連接導線架10之第三部分13。第二半導體元件22為具有一第二源極接墊22S、一第二汲極接墊(圖未示)及一第二閘極接墊22G之一垂直式低電壓開關(vertical-type LV switch)。第二汲極接墊設置於第二半導體元件22之一下表面F5上，且電性連接導線架 10之第三部分13，第二源極接墊22S及第二閘極接墊22G則設置於第二半導體元件22之一上表面F4上。被動元件23為具有一第一端子23A及一第二端子23B之一電容器，其中第一端子23A電性連接導線架10之第三部分14，且第二端子23B電性連接導線架10之第二部分12。
由於第一半導體元件21、第二半導體元件22及被動元件23之內部結構及具體材料於前述實施例中已介紹過，故在此不重複敘述。
參見第3圖，提供一第一介電層30，形成於導線架10上，且覆蓋第一半導體元件21、第二半導體元件22及被動元件23。於本實施例中，第一介電層30之材料包括ABF(Ajinomoto Build-up Film，由日商味之素公司生產之絕緣材料)或環氧模壓樹脂(Epoxy Molding Compound，EMC)。
接著，利用雷射鑽孔(laser drilling)方法於第一介電層30中形成複數個孔洞，且利用銅電鍍(copper plating)方法於該些孔洞中對應形成複數個第一導電柱40。如第3圖所示，部分之第一導電柱40電性連接第一半導體元件21之基材，部分之第一導電柱40電性連接導線架10之第二部分12，部分之第一導電柱40電性連接第二半導體元件22之第二閘極接墊22G及第二源極接墊22S，部分之第一導電柱40電性連接導線架10之第四部分14，且部分之第一導電柱40電性連接導線架10之第五部分15。
參見第4圖，在形成第一介電層30於導線架10上後，導線架10之下表面F2係部分暴露在外的(至少導線架10之 第一部分11、一第二部分12、一第三部分13、一第四部分14及一第五部分15之局部係暴露在外的)。
參見第5圖，利用銅電鍍方法提供且形成一第一導電膜50於第一介電層30上。於本實施例中，第一導電膜50具有一第一部分51、一第二部分52及一第三部分53。
如第3圖及第5圖所示，第一導電膜50之第一部分51電性連接形成於第二半導體元件22之第二閘極接墊22G上之至少一第一導電柱40，且電性連接形成於導線架10之第四部分14上之至少一第一導電柱40，第一導電膜50之第二部分52電性連接形成於第二半導體元件22之第二源極接墊22S上之至少一第一導電柱40，且電性連接形成於導線架10之第二部分12上之至少一第一導電柱40，第一導電膜50之第三部分53電性連接形成於第二半導體元件22之第二源極接墊22S上之至少一第一導電柱40，且電性連接形成於導線架10之第五部分15上之至少一第一導電柱40。
參見第7圖，提供一第二介電層60，形成於第一介電層30上，且覆蓋第一導電膜50。於本實施例中，第二介電層60及第一介電層30具有相同材料。
接著，同樣利用雷射鑽孔方法於第二介電層60中形成複數個孔洞，且利用銅電鍍方法於該些孔洞中對應形成複數個第二導電柱70。如第7圖所示，部分之第二導電柱70電性連接形成於第一半導體元件21上之該些第一導電柱40，且部分之第二導電柱70電性連接形成於導線架10之第二部分12上之該些第一導電柱40。
參見第8圖，利用銅電鍍方法提供且形成一第二導電膜80於第二介電層60上。於本實施例中，第二導電膜80大致覆蓋第二介電層60，且電性連接第二介電層60中之該些第二導電柱70(如第7圖所示)。
在形成第二導電膜80於第二介電層60後，即完成根據本發明一實施例之內埋式封裝裝置之製造。
需了解的是，本發明之內埋式封裝裝置之製造方法不以前述實施例為限。於部分實施例中，複數個第一導電柱40及第二導電柱70亦可在第二介電層60形成於第一介電層30上後，利用單一道雷射鑽孔方式及銅電鍍方法一次形成。
綜上所述，本發明提供一種內埋式封裝裝置，可成功整合至少兩個具有不同厚度之電子元件。特別地，內埋式封裝裝置中包括至少一三五族半導體元件，且可被應用在一功率相關之產品，例如變壓器或電源供應器。藉由前述結構特徵，內埋式封裝裝置之熱量逸散能力亦可被有效改善。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧導線架
11‧‧‧第一部分
12‧‧‧第二部分
13‧‧‧第三部分
14‧‧‧第四部分
15‧‧‧第五部分
16‧‧‧沉孔
16A‧‧‧下表面
21‧‧‧第一半導體元件
21S‧‧‧第一源極接墊
21D‧‧‧第一汲極接墊
21G‧‧‧第一閘極接墊
22‧‧‧第二半導體元件
22S‧‧‧第二源極接墊
22G‧‧‧第二閘極接墊
23‧‧‧被動元件
23A‧‧‧第一端子
23B‧‧‧第二端子
F1‧‧‧上表面
F2‧‧‧下表面
F3‧‧‧下表面
F4‧‧‧上表面/第一表面
F5‧‧‧下表面/第二表面
P‧‧‧介面材料

Claims (20)

  1. 一種內埋式封裝裝置，包括：一導線架；一第一半導體元件，設置於該導線架上；一第二半導體元件，設置於該導線架上，且電性連接該第一半導體元件；一被動元件，設置於該導線架上，且電性連接該第一半導體元件及該第二半導體元件；一第一介電層，形成於該導線架上，且覆蓋該第一半導體元件、該第二半導體元件及該被動元件；複數個第一導電柱，形成於該第一介電層中；以及一第一導電膜，形成於該第一介電層上，且透過該些第一導電柱電性連接該第二半導體元件及該導線架之至少其中一者；其中，該第一半導體元件及該第二半導體元件之至少其中一者以覆晶方式安裝於該導線架上。
  2. 如申請專利範圍第1項所述的內埋式封裝裝置，更包括：一第二介電層，形成於該第一介電層上，且覆蓋該第一導電膜；複數個第二導電柱，形成於該第二介電層中，且電性連接該些第一導電柱之一部分；以及一第二導電膜，形成於該第二介電層上，且透過該些第二導電柱及該些第一導電柱之該部分電性連接該第一半導體元件。
  3. 如申請專利範圍第1項所述的內埋式封裝裝置，其中該第一半導體元件為具有一第一源極接墊、一第一汲極接墊及一第一閘極接墊之一高電壓開關，該第二半導體元件為具有一第二源極接墊、一第二汲極接墊及一第二閘極接墊之一低電壓開關。
  4. 如申請專利範圍第3項所述的內埋式封裝裝置，其中該高電壓開關具有複數個並聯之高電壓電晶體，且每一個高電壓電晶體具有與該第一源極接墊電性連接之一第一源極、與該第一汲極接墊電性連接之一第一汲極及與該第一閘極接墊電性連接之一第一閘極，其中該低電壓開關具有複數個並聯之低電壓電晶體，且每一個低電壓電晶體具有與該第二源極接墊電性連接之一第二源極、與該第二汲極接墊電性連接之一第二汲極及與該第二閘極接墊電性連接之一第二閘極。
  5. 如申請專利範圍第3項所述的內埋式封裝裝置，其中該導線架具有一第一部分、一第二部分、一第三部分及一第四部分，該導線架之該第一部分電性連接該第一汲極接墊，該導線架之該第二部分電性連接該第一閘極接墊及該第二源極接墊，該導線架之該第三部分電性連接該第一源極接墊及該第二汲極接墊，且該導線架之該第四部分電性連接該第二閘極接墊。
  6. 如申請專利範圍第5項所述的內埋式封裝裝置，其中該第一導電膜具有一第一部分及一第二部分，該第一導電膜之該第一部分電性連接該第二閘極接墊，且該第一導 電膜之該第二部分電性連接該第二源極接墊。
  7. 如申請專利範圍第6項所述的內埋式封裝裝置，其中該第一導電膜更具有一第三部分，且該第一導電膜之該第三部分電性連接該第二源極接墊。
  8. 如申請專利範圍第4項所述的內埋式封裝裝置，其中該高電壓開關為一水平式元件，且該些高電壓電晶體為含氮之高電子移動率電晶體。
  9. 如申請專利範圍第4項所述的內埋式封裝裝置，其中該低電壓開關為具有相對之一第一表面及一第二表面之一垂直式元件，該第二汲極接墊設置於鄰近於該導線架之該第二表面上，且該第二源極接墊及該第二閘極接墊設置於該第一表面上。
  10. 如申請專利範圍第3項所述的內埋式封裝裝置，其中該被動元件具有一第一端子及一第二端子，該第一端子電性連接該第二汲極接墊及該第一源極接墊，且該第二端子電性連接該第二源極接墊及該第一閘極接墊。
  11. 如申請專利範圍第3項所述的內埋式封裝裝置，其中該第一源極接墊及該第二汲極接墊透過該導線架電性連接，且該第一閘極接墊及該第二源極接墊透過該導線架及該些第一導電柱電性連接。
  12. 如申請專利範圍第3項所述的內埋式封裝裝置，更包括一驅動晶片，設置於該導線架上，且電性連接該第二閘極接墊。
  13. 一種內埋式封裝裝置，包括： 一導線架，形成有一沉孔；一第一半導體元件，設置於該導線架上；一第二半導體元件，設置於該導線架上，並透過該導線架電性連接該第一半導體元件，且該第二半導體元件與該第一半導體元件具有不同厚度，其中該第一半導體元件或該第二半導體元件設置於該導線架之該沉孔內，使得該第二半導體元件及該第一半導體元件之上表面具有相同高度；一被動元件，設置於該導線架上；以及一第一介電層，形成於該導線架上，且覆蓋該第一半導體元件、該第二半導體元件及該被動元件。
  14. 一種內埋式封裝裝置，包括：一導線架，具有一第一部分、一第二部分、一第三部分及一第四部分；一高電壓開關，設置於該導線架上，且具有與該導線架之該第一部分電性連接之一第一汲極接墊、與該導線架之該第二部分電性連接之一第一閘極接墊及與該導線架之該第三部分電性連接之一第一源極接墊；一低電壓開關，設置於該導線架上，且具有與該導線架之該第三部分電性連接之一第二汲極接墊、與該導線架之該第四部分電性連接之一第二閘極接墊及與該導線架之該第二部分電性連接之一第二源極接墊；一被動元件，設置於該導線架上，且具有與該導線架之該第三部分電性連接之一第一端子及與該導線架之該第二 部分電性連接之一第二端子；一第一介面層，形成於該導線架上，且覆蓋該高電壓開關、該低電壓開關及該被動元件；複數個第一導電柱，形成於該第一介電層中；以及一第一導電膜，形成於該第一介電層上，且透過該些第一導電柱電性連接該低電壓開關及該導線架。
  15. 如申請專利範圍第14項所述的內埋式封裝裝置，其中該高電壓開關具有複數個並聯之空乏型電晶體，且每一個空乏型電晶體為一水平式含氮之電晶體。
  16. 如申請專利範圍第14項所述的內埋式封裝裝置，其中該低電壓開關具有複數個並聯之增強型電晶體，且每一個增強型電晶體為一垂直式含矽之電晶體。
  17. 如申請專利範圍第14項所述的內埋式封裝裝置，其中該第一導電膜具有一第一部分及一第二部分，該第一導電膜之該第一部分電性連接該第二閘極接墊，且該第一導電膜之該第二部分電性連接該第二源極接墊及該第一閘極接墊。
  18. 如申請專利範圍第17項所述的內埋式封裝裝置，其中該些第一導電柱之至少其中一者電性連接於該第一導電膜之該第一部分及該第二閘極接墊之間，該些第一導電柱之至少其中另一者電性連接於該第一導電膜之該第二部分及該第二源極接墊之間，且該些第一導電柱之至少其中又一者電性連接於該第一導電膜之該第二部分及該第一閘極接墊之間。
  19. 如申請專利範圍第17項所述的內埋式封裝裝置，其中該第一導電膜更具有一第三部分，且該第一導電膜之該第三部分電性連接該第二源極接墊。
  20. 如申請專利範圍第19項所述的內埋式封裝裝置，其中該導線架更具有一第五部分，且該導線架之該第五部分電性連接該第一導電膜之該第三部分。
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