TW201533906A - 半導體裝置與應用其之半導體裝置封裝體 - Google Patents

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Chun-Chieh Yang
Wen-Chia Liao
Ching-Chuan Shiue
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Abstract

一種半導體裝置包含主動層、源極、汲極、閘極、間介電層、源極中間層、至少一源極間插塞、汲極中間層、至少一汲極間插塞、閘極中間層與至少一閘極間插塞。主動層之材質為三五族半導體。源極與汲極皆位於主動層上。閘極位於主動層上，並介於源極與汲極之間。間介電層覆蓋源極、汲極與閘極。源極中間層、汲極中間層與閘極中間層皆位於間介電層上。源極間插塞電性連接源極與源極中間層。汲極間插塞電性連接汲極與汲極中間層。閘極間插塞電性連接閘極與閘極中間層。一種應用半導體裝置之半導體裝置封裝體亦在此揭露。

Description

半導體裝置與應用其之半導體裝置封裝體
本發明是有關於一種半導體裝置。
場效電晶體(Field Effect Transistor)是一種利用材料中的電場效應以控制電流的開關元件，其被廣泛應用於半導體元件的電路中。具體而言，場效電晶體包含閘極、源極、汲極與主動層，源極與汲極分別位於主動層的相對兩側。藉由控制閘極的電壓而影響通道的開關，源極與汲極之間因此可導通電流以處於開啟狀態。
一般而言，因應不同的設計，場效電晶體內部會存在寄生電容，這些寄生電容會降低場效電晶體的操作特性。另一方面，在場效電晶體的封裝結構中，不良的封裝形態亦會提升場效電晶體的寄生電容。因此場效電晶體的內部設計與其封裝設計皆為目前業界發展的重點之一。
本發明之一態樣提供一種半導體裝置，包含主動層、至少一源極、至少一汲極、至少一閘極、間介電層、至少一源極中間層、至少一源極間插塞、至少一汲極中間層、至少一汲極間插塞、至少一閘極中間層與至少一閘極間插塞。主動層之材質為三五族半導體。源極位於主動層上。汲極位於主動層上。閘極位於主動層上，並介於源極與汲極之間。間介電層覆蓋源極、汲極與閘極。間介電層具有至少一第一源極間通孔、至少一第一汲極間通孔與至少一閘極間通孔。源極中間層位於間介電層上。源極間插塞位於第一源極間通孔中，並電性連接源極與源極中間層。汲極中間層位於間介電層上。汲極間插塞位於第一汲極間通孔中，並電性連接汲極與汲極中間層。閘極中間層位於間介電層上。閘極間插塞位於閘極間通孔中，並電性連接閘極與閘極中間層。
在一或多個實施方式中，半導體裝置更包含至少一閘極場板，與閘極一體成型。
在一或多個實施方式中，半導體裝置更包含至少一閘極場板，位於主動層與間介電層之間，位於閘極與汲極之間。閘極間插塞與閘極間通孔皆為複數個，至少部份之閘極間插塞電性連接閘極場板與閘極中間層。
在一或多個實施方式中，源極中間層與閘極分別於主動層之正投影不重疊。
在一或多個實施方式中，源極中間層與閘極分別於主動層之正投影部份重疊。
在一或多個實施方式中，半導體裝置更包含保護層，覆蓋主動層。保護層具有至少一源極開口與至少一汲極開口於其中。源極與汲極分別位於源極開口與汲極開口中，以電性接觸主動層。
在一或多個實施方式中，半導體裝置更包含閘極介電層，至少介於閘極與保護層之間。
在一或多個實施方式中，閘極介電層具有至少一第二源極間通孔，且間介電層覆蓋閘極介電層，源極間插塞更位於第二源極間通孔中。
在一或多個實施方式中，閘極介電層具有至少一第二汲極間通孔，且間介電層覆蓋閘極介電層，汲極間插塞更位於第二汲極間通孔中。
在一或多個實施方式中，保護層具有一閘極開口於其中，閘極與閘極介電層共形地覆蓋閘極開口。
在一或多個實施方式中，主動層具有一凹槽，且保護層具有一閘極開口於其中，並暴露凹槽。閘極介電層與閘極共形地覆蓋閘極開口與凹槽。
在一或多個實施方式中，半導體裝置更包含第一絕緣層、第一源極墊、第一汲極墊、至少一源極插塞與至少一汲極插塞。第一絕緣層覆蓋源極中間層、閘極中間層與汲極中間層。第一絕緣層具有至少一源極通孔與至少一汲極通孔於其中。第一源極墊位於第一絕緣層上。第一汲極墊位於第一絕緣層上。源極插塞位於源極通孔中，並電性連接第一源極墊與源極中間層。汲極插塞位於汲極通孔中，並電性連接第一汲極墊與汲極中間層。
在一或多個實施方式中，第一源極墊、第一汲極墊與閘極中間層於主動層上的正投影互不重疊。
在一或多個實施方式中，源極中間層在主動層上的正投影形成一源極區域，第一汲極墊在主動層上的正投影形成一汲極墊區域。汲極墊區域與源極區域至少部分重疊，且汲極墊區域與源極區域的重疊區域之面積，小於或等於40%之源極區域的面積。
在一或多個實施方式中，汲極中間層在主動層上的正投影形成一汲極區域，第一源極墊在主動層上的正投影形成一源極墊區域。源極墊區域與汲極區域至少部分重疊，且源極墊區域與汲極區域的重疊區域之面積，小於或等於40%之汲極區域的面積。
在一或多個實施方式中，單位長度之第一源極墊所具有的電阻值小於單位長度之源極所具有的電阻值。
在一或多個實施方式中，單位長度之第一汲極墊所具有的電阻值小於單位長度之汲極所具有的電阻值。
在一或多個實施方式中，源極、汲極與閘極在主動層上的正投影共同界定出一主動區，且源極墊區域至少部分落在主動區中。
在一或多個實施方式中，源極、汲極與閘極在主動層上的正投影共同界定出一主動區，且第一汲極墊在主動層上的正投影形成一汲極墊區域，汲極墊區域至少部分落在主動區中。
在一或多個實施方式中，第一源極墊包含源極墊本體與至少一源極墊分支。源極墊本體在主動層上的正投影與汲極區域至少部分重疊。第一汲極墊包含汲極墊本體與至少一汲極墊分支。汲極墊本體與源極墊本體分開。汲極墊本體在主動層上的正投影與源極區域至少部分重疊，且源極墊分支由源極墊本體向汲極墊本體的方向延伸。汲極墊分支由汲極墊本體向源極墊本體的方向延伸。
在一或多個實施方式中，半導體裝置更包含第二絕緣層、第二源極墊、第二汲極墊、源極墊連接部與汲極墊連接部。第二絕緣層置於第一源極墊、第一汲極墊與第一絕緣層上，其中第二絕緣層具有一源極墊開口與一汲極墊開口，分別暴露出部分之第一源極墊與第一汲極墊，且第二絕緣層之厚度大於7微米。第二源極墊置於第二絕緣層上。第二汲極墊與第二源極墊分開，且置於第二絕緣層上。源極墊連接部位於源極墊開口中，並電性連接第一源極墊與第二源極墊。汲極墊連接部位於汲極墊開口中，並電性連接第一汲極墊與第二汲極墊。
本發明之另一態樣提供一種半導體裝置封裝體，包含基板、上述之半導體裝置與導線架。半導體裝置置於基板上。導線架置於基板相對半導體裝置之一側，且電性連接閘極。
在一或多個實施方式中，半導體裝置封裝體更包含閘極接腳、源極接腳與汲極接腳。閘極接腳電性連接導線架與閘極。源極接腳與汲極接腳分別電性連接源極與汲極，且分別與導線架電性絕緣。
在一或多個實施方式中，半導體裝置封裝體更包含間絕緣層，置於導線架與基板之間，且基板與導線架之間的寄生電容小於基板與半導體裝置之間的寄生電容。
本發明之再一態樣提供一種半導體裝置封裝體，包含基板、上述之半導體裝置與導線架。半導體裝置置於基板上。導線架置於基板相對於半導體裝置之一側，且分別與閘極、源極與汲極電性絕緣。
在一或多個實施方式中，半導體裝置封裝體更包含閘極接腳、源極接腳與汲極接腳，分別電性連接閘極、源極與汲極。
本發明之又一態樣提供一種半導體裝置封裝體，包含基板、上述之半導體裝置、導線架與間絕緣層。半導體裝置置於基板上。導線架置於基板相對半導體裝置之一側，且電性連接源極或汲極。間絕緣層置於基板與導線架之間，且基板與導線架之間的寄生電容小於基板與半導體裝置之間的寄生電容。
在一或多個實施方式中，半導體裝置封裝體更包含閘極接腳、源極接腳與汲極接腳。閘極接腳電性連接閘極。源極接腳與汲極接腳分別電性連接源極與汲極，且源極接腳與汲極接腳其中一者電性連接導線架。
本發明之又一態樣提供一種半導體裝置封裝體，包含基板、上述之半導體裝置與導線架。半導體裝置置於基板上。導線架包含第一部分、第二部分與第三部分。第一部分電性連接閘極，第二部分電性連接源極，且第三部分電性連接汲極，，其中半導體裝置以覆晶型式電性連接導電架。
在一或多個實施方式中，半導體裝置為一空乏型電晶體。半導體裝置封裝體更包含增強型電晶體，且空乏型電晶體之源極電性連接增強型電晶體之汲極。
在一或多個實施方式中，空乏型電晶體之閘極電性連接該增強型電晶體之源極。
上述本實施方式之半導體裝置能夠降低半導體裝置整體的寄生電容，並且閘極中間層能夠分散半導體裝置內部的電場，以提高崩潰電壓。
100‧‧‧半導體裝置
102‧‧‧主動區
110‧‧‧主動層
112‧‧‧氮化鎵層
114‧‧‧氮化鎵鋁層
116‧‧‧凹槽
120、830‧‧‧源極
130、840‧‧‧汲極
140、820‧‧‧閘極
145‧‧‧閘極場板
147、149、184‧‧‧端點
150‧‧‧間介電層
152‧‧‧第一源極間通孔
154‧‧‧第一汲極間通孔
156‧‧‧閘極間通孔
160‧‧‧源極中間層
165‧‧‧源極間插塞
170‧‧‧汲極中間層
175‧‧‧汲極間插塞
180‧‧‧閘極中間層
185‧‧‧閘極間插塞
190‧‧‧絕緣區
210‧‧‧保護層
212‧‧‧源極開口
214‧‧‧汲極開口
216‧‧‧閘極開口
220‧‧‧閘極介電層
222‧‧‧第二源極間通孔
224‧‧‧第二汲極間通孔
230‧‧‧第一絕緣層
232‧‧‧源極通孔
234‧‧‧汲極通孔
240‧‧‧第一源極墊
242‧‧‧源極墊本體
244‧‧‧源極墊分支
245‧‧‧源極插塞
250‧‧‧第一汲極墊
252‧‧‧汲極墊本體
254‧‧‧汲極墊分支
255‧‧‧汲極插塞
260‧‧‧閘極墊
270‧‧‧第二絕緣層
272‧‧‧源極墊開口
274‧‧‧汲極墊開口
280‧‧‧第二源極墊
285‧‧‧源極墊連接部
290‧‧‧第二汲極墊
295‧‧‧汲極墊連接部
300‧‧‧基板
410‧‧‧第一部分
420‧‧‧第二部分
430‧‧‧第三部分
610‧‧‧閘極接腳
620‧‧‧源極接腳
630‧‧‧汲極接腳
700‧‧‧封裝材
800‧‧‧增強型電晶體
900‧‧‧間絕緣層
A1、A2‧‧‧區域
DA‧‧‧汲極區域
D1、D2‧‧‧距離
DPA‧‧‧汲極墊區域
O1、O2‧‧‧重疊區域
L1、L2、L3‧‧‧長度
SPA‧‧‧源極墊區域
SA‧‧‧源極區域
W1、W2、Ws、Wd‧‧‧寬度
T1、T2、T3、T4‧‧‧厚度
400、400’‧‧‧導線架
500、501、502、503、504、505、506、507、511、512、513、514、515‧‧‧導電元件
2-2、7A-7A、7B-7B、7C-7C、9A-9A、9B-9B、9C-9C、9D-9D、15-15‧‧‧線段
第1圖為本發明一實施方式之半導體裝置的上視圖。
第2圖為沿第1圖之線段2-2的剖面圖。
第3圖為第1圖之半導體裝置另一實施方式的剖面圖。
第4圖為第1圖之半導體裝置又一實施方式的剖面圖。
第5圖為第1圖之半導體裝置再一實施方式的剖面圖。
第6圖為本發明另一實施方式之半導體裝置的上視圖。
第7A圖為沿第6圖之線段7A-7A的剖面圖。
第7B圖為沿第6圖之線段7B-7B的剖面圖。
第7C圖為沿第6圖之線段7C-7C的剖面圖。
第8圖為本發明又一實施方式之半導體裝置的上視圖。
第9A圖為沿第8圖之線段9A-9A的剖面圖。
第9B圖為沿第8圖之線段9B-9B的剖面圖。
第9C圖為沿第8圖之線段9C-9C的剖面圖。
第9D圖為沿第8圖之線段9D-9D的剖面圖。
第10圖為本發明一實施方式之半導體裝置封裝體的上視圖。
第11圖為沿第10圖之線段11-11的剖面圖。
第12圖為本發明另一實施方式之半導體裝置封裝體的上視圖。
第13圖為第12圖之半導體裝置封裝體的電路圖。
第14圖為本發明再一實施方式之半導體裝置封裝體的上視圖。
第15圖為第14圖沿線段15-15的剖面圖。
第16圖為本發明又一實施方式之半導體裝置封裝體的上視圖。
第17圖為本發明另一實施方式之半導體裝置封裝體的上視圖。
第18圖為本發明再一實施方式之半導體裝置封裝體的上視圖。
第19圖為本發明又一實施方式之半導體裝置封裝體的上視圖。
第20圖為本發明另一實施方式之半導體裝置封裝體的上視圖。
第21圖為本發明再一實施方式之半導體裝置封裝體的底視圖。
以下將以圖式揭露本發明的複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
請一併參照第1圖與第2圖，其中第1圖為本發明一實施方式之半導體裝置100的上視圖，第2圖為沿第1圖之線段2-2的剖面圖。如圖所示，半導體裝置100包含主動層110、至少一源極120、至少一汲極130、至少一閘極140、間介電層150、至少一源極中間層160、至少一源極間插塞165、至少一汲極中間層170、至少一汲極間插塞175、至少一閘極中間層180與至少一閘極間插塞185。主動層110之材質為三五族半導體，在本發明之一實施例中，主動層110包含有複數不同能隙的三氮族半導體層，並具有一二維電子氣(two-dimensional electron gas，2DEG)通道，例如可包含有一氮化鎵層與一氮化鎵鋁層。源極120與汲極130皆位於主動層110上。汲極130與源極120電性隔離。閘極140位於主動層110上，並介於源極120與汲極130之間。間介電層150覆蓋源極120、汲極130與閘極140。間介電層150具有至少一第一源極間通孔152、至少一第一汲極間通孔154與至少一閘極間通孔156。源極中間層160位於間介電層150上。源極間插塞165位於第一源極間通孔152中，並電性連接源極120與源極中間層160。汲極中間層170位於間介電層150上。汲極間插塞175位於第一汲極間通孔154中，並電性連接汲極130與汲極中間層170。閘極中間層180位於間介電層150上。閘極間插塞185位於閘極間通孔156中，並電性連接閘極140與閘極中間層180。
應注意的是，為了清楚起見，第1圖之源極中間層160、汲極中間層170與閘極中間層180分別以不同形式的虛線繪示之，實際上，源極中間層160、汲極中間層170與閘極中間層180皆位於間介電層150上。另一方面，源極120、汲極130、閘極140、第一源極間通孔152、第一汲極間通孔154與閘極間通孔156皆未繪示於上視圖中，而僅繪示於剖面圖中。
簡言之，本實施方式之半導體裝置100能夠降低半導體裝置100整體的寄生電容，並且閘極中間層180能夠分散半導體裝置100內部的電場，以提高崩潰電壓。具體而言，一般之電晶體的源極場板(類似於本實施方式之源極中間層160)藉由橫跨至閘極的上方，並且向汲極方向延伸，以達到分散電場的目的。不過如此一來，源極場板與閘極之間便會產生閘極與源極間寄生電容(定義為Cgs)，反而會降低電晶體的品質。然而在本實施方式中，半導體裝置100包含閘極中間層180，其可代替源極場板以達到分散電場的目的，例如電場係分散於閘極中間層180之端點184與主動層110之間，以提高崩潰電壓。再加上閘極中間層180與閘極140電性連接，閘極中間層180與閘極140之間也就不會產生寄生電容。
在本實施方式中，源極中間層160與閘極140分別於主動層110之正投影不重疊。如此一來，源極中間層160與閘極140之間就不會產生Cgs。然而本發明並不以上述之結構為限。
在本實施方式中，半導體裝置100可更包含至少一閘極場板145，與閘極140一體成型。閘極場板145位於主動層110與間介電層150之間，且閘極場板145可自閘極140向汲極130方向延伸，如此的結構能夠更進一步分散與主動層110之間的電場，例如電場可存在於閘極場板145之端點147與主動層110之間，能夠進一步提高崩潰電壓。
在本實施方式中，源極120會直接接觸主動層110，通常源極120為歐姆電極，其單位長度電阻值較大，因此在源極120的上方之源極中間層160有助於降低源極120的電阻值。具體而言，單位長度之源極中間層160所具有的電阻值可小於單位長度之源極120所具有的電阻值(例如在第2圖中，源極中間層160的厚度T1大於源極120的厚度T2)，因此藉由源極中間層160與源極120的電性連接，可降低源極120整體的電阻值。
類似的，汲極130會直接接觸主動層110，通常汲極130為歐姆電極，其單位長度電阻值較大，因此在汲極130的上方之汲極中間層170有助於降低汲極130的電阻值。具體而言，單位長度之汲極中間層170所具有的電阻值可小於單位長度之汲極130所具有的電阻值(例如在第2圖中，汲極中間層170的厚度T1大於汲極130的厚度T2)，因此藉由汲極中間層170與汲極130的電性連接，可降低汲極130整體的電阻值。
在本實施方式中，半導體裝置100可更包含保護層210，覆蓋主動層110。保護層210具有至少一源極開口212與至少一汲極開口214於其中，源極120與汲極130分別位於源極開口212與汲極開口214中，以電性接觸主動層110。
而在一或多個實施方式中，半導體裝置100可更包含閘極介電層220，閘極介電層220至少介於閘極140與主動層110之間。閘極介電層220可選擇覆蓋保護層210，且閘極介電層220具有至少一第二源極間通孔222與至少一第二汲極間通孔224。因此源極間插塞165部份位於第二源極間通孔222中，以電性連接源極中間層160與源極120；而汲極間插塞175部份位於第二汲極間通孔224中，以電性連接汲極中間層170與汲極130。
在一或多個實施方式中，保護層210具有閘極開口216於其中，且閘極介電層220與閘極140共形地(conformally)覆蓋閘極開口216。閘極開口216的存在能夠調整閘極140的電性特性，例如在本實施方式中，半導體裝置100可作為一空乏型(Depletion Mode)電晶體。然而在其他的實施方式中，保護層210亦可不具有閘極開口216，本發明不以此為限。
在一或多個實施方式中，主動層110包含複數不同的氮基(nitride-based)半導體層，以於異質接合(heterojunction)處產生二維電子氣(2DEG)，做為導電通道。例如可使用相互疊合的氮化鎵(GaN)層112與氮化鎵鋁(AlGaN)層114，其中氮化鎵鋁層114位於氮化鎵層112上。此種結構下，二維電子氣可存在於氮化鎵層112與氮化鎵鋁層114之間的界面。因此在半導體裝置100處於開啟狀態下，源極120與汲極130間的導通電流可沿著氮化鎵層112與氮化鎵鋁層114之間的界面而流動。另一方面，主動層110可選擇置於一基板300上，此基板300的材質例如為矽(silicon)基板或藍寶石(sapphire)基板，本發明不以此為限。在本發明之一實施方式中，半導體裝置100可更包含一緩衝層(未繪示)，設置於主動層110與基板300之間。
接著請一併參照第1圖與第2圖。在本實施方式中，源極120、汲極130與閘極140共同界定出一主動區102，而半導體裝置100更包含絕緣區190圍繞於主動區102，且絕緣區190至少部分位於主動層110中，用以避免漏電流的產生，並提高崩潰電壓。另一方面，源極120、汲極130與閘極140的數量皆為複數個，源極120與汲極130交替排列，且閘極140分別位於兩相鄰之源極120與汲極130之間，以增加半導體裝置100的導通電流量。另外，上述所提及之通孔(即第一源極間通孔152、第一汲極間通孔154、閘極間通孔156、第二源極間通孔222與第二汲極間通孔224)，其形狀可根據製程需求而有不同的設計，例如可為圓形、長方形、多邊形、弧形或其組合。
接著請參照第3圖，其為第1圖之半導體裝置100另一實施方式的剖面圖，其剖面位置與第2圖的剖面位置相同。本實施方式與第2圖的實施方式的不同處在於源極中間層160與閘極140之間的相對位置。在本實施方式中，源極中間層160與閘極140分別於主動層110之正投影部份重疊。詳細而言，當源極120與閘極140之間的距離過近時，源極中間層160可部份延伸至閘極140的上方，以降低源極120整體的電阻。而因源極中間層160與閘極140之正投影僅部份重疊，因此其Cgs也比起傳統之電晶體之Cgs較小。至於本實施方式之其他細節因與第2圖之實施方式相同，因此便不再贅述。
接著請參照第4圖，其為第1圖之半導體裝置100又一實施方式的剖面圖，其剖面位置與第2圖的剖面位置相同。本實施方式與第2圖之實施方式的不同處在於閘極場板145的結構。在本實施方式中，閘極場板145位於閘極140與汲極130之間，且與閘極140分離。閘極間插塞185與閘極間通孔156皆為複數個，至少部份之閘極間插塞185電性連接閘極場板145與閘極中間層180。換言之，閘極140能夠藉由閘極間插塞185與閘極中間層180而與閘極場板145電性連接。在本實施方式中，電場可存在於閘極場板145之端點147、149與主動層110之間，能夠提高崩潰電壓。再加上因閘極場板145與閘極140分離，因此閘極場板145與主動層110之間的閘極與汲極間寄生電容能夠較第2圖之半導體裝置100要來得小。至於本實施方式之其他細節因與第2圖之實施方式相同，因此便不再贅述。
接著請參照第5圖，其為第1圖之半導體裝置100再一實施方式的剖面圖，其剖面位置與第2圖之剖面位置相同。本實施方式與第2圖之實施方式的不同處在於閘極140與主動層110之間的結構關係。在本實施方式中，主動層110具有一凹槽116，更具體的說，凹槽116位於氮化鎵鋁層114中，且半導體裝置100之保護層210具有閘極開口216於其中，並暴露凹槽116。閘極介電層220與閘極140共形地覆蓋閘極開口216與凹槽116。閘極140可藉由凹槽116而影響主動層110之二維電子氣的存在，因此相較於第2圖之空乏型電晶體，本實施方式之半導體裝置100可為增強型(Enhancement Mode)電晶體。至於本實施方式的其他細節因與第2圖之實施方式相同，因此便不再贅述。
接著請一併參照第6圖與第7A圖，其中第6圖為本發明另一實施方式之半導體裝置100的上視圖，第7A圖為沿第6圖之線段7A-7A的剖面圖。本實施方式與第1圖之實施方式的不同處在於第一絕緣層230、第一源極墊240、第一汲極墊250、源極插塞245與汲極插塞255。在本實施方式中，半導體裝置100更包含第一絕緣層230、第一源極墊240、第一汲極墊250、至少一源極插塞245與至少一汲極插塞255。第一絕緣層230覆蓋源極中間層160、閘極中間層180與汲極中間層170。第一絕緣層230具有至少一源極通孔232與至少一汲極通孔234於其中。第一源極墊240與第一汲極墊250皆位於第一絕緣層230上。源極插塞245位於源極通孔232中，並電性連接第一源極墊240與源極中間層160。汲極插塞255位於汲極通孔234中，並電性連接第一汲極墊250與汲極中間層170。其中，半導體裝置100可更包含一閘極墊260，此閘極墊260電性連接複數個閘極中間層180。應注意的是，在附圖中為了清楚起見，源極插塞245與汲極插塞255皆未繪示於上視圖中，而僅繪示於剖面圖中。
在本實施方式中，第一源極墊240、第一汲極墊250與閘極中間層180於主動層110上的正投影互不重疊。也就是說，第一源極墊240與第一汲極墊250均不延伸至閘極中間層180的上方。如此的結構能夠進一步降低第一源極墊240、第一汲極墊250與閘極中間層180之間所產生的寄生電容。
請回到第6圖。在本實施方式中，汲極中間層170在主動層110上的正投影形成一汲極區域DA，第一源極墊240在主動層110上的正投影形成一源極墊區域SPA。源極墊區域SPA與汲極區域DA至少部分重疊，且源極墊區域SPA與汲極區域DA的重疊區域O1之面積，小於或等於40%之汲極區域DA的面積。舉例而言，在第6圖中，重疊區域O1具有長度L1，且汲極中間層170具有長度L2，長度L1小於或等於長度L2之40%。
另一方面，源極中間層160在主動層110上的正投影形成一源極區域SA，第一汲極墊250在主動層110上的正投影形成一汲極墊區域DPA。汲極墊區域DPA與源極區域SA至少部分重疊，且汲極墊區域DPA與源極區域SA的重疊區域O2之面積，小於或等於40%之源極區域SA的面積。舉例而言，在第6圖中，重疊區域O2具有長度L3，且源極中間層160具有長度L2，長度L3小於或等於長度L2之40%。
上述之源極墊區域SPA與汲極區域DA形成重疊區域O1，且汲極墊區域DPA與源極區域SA形成重疊區域O2。也就是說，至少部份之第一源極墊240位於汲極中間層170的上方，且至少部份之第一汲極墊250位於源極中間層160的上方，因此可縮小半導體裝置100的尺寸，進而增加主動層110之面積使用率。其中面積使用率係指在本實施方式的半導體裝置100中，源極120與汲極130之間的導通電流於主動層110中實際流動之面積，所佔主動層110中能夠提供電流流動之面積的比例。另一方面，因重疊區域O1之面積小於或等於40%之汲極區域DA的面積，且重疊區域O2之面積小於或等於40%之源極區域SA的面積，因此可有效減少第一源極墊240與汲極中間層170之間，以及第一汲極墊250與源極中間層160之間所產生的寄生電容。在本發明之另一實施方式中，重疊區域O1之面積大於1%之汲極區域DA的面積，而小於20%之汲極區域DA的面積，且重疊區域O2之面積大於1%之源極區域SA的面積，而小於20%之源極區域SA的面積。
詳細而言，在本實施方式中，第一源極墊240包含源極墊本體242與至少一源極墊分支244，其中源極墊本體242的方向約略垂直於源極中間層160之方向，而源極墊分支244的方向約略平行於源極中間層160之方向。源極墊本體242在主動層110(如第7A圖所繪示)上的正投影與汲極區域DA至少部分重疊，例如在第6圖中即為重疊區域O1。第一汲極墊250包含汲極墊本體252與至少一汲極墊分支254，其中汲極墊本體252的方向約略垂直於汲極中間層170之方向，而汲極墊分支254的方向約略平行於汲極中間層170之方向。汲極墊本體252與源極墊本體242分開，其中汲極墊本體252在主動層110上的正投影與源極區域SA至少部分重疊，例如在第6圖中即為重疊區域O2。源極墊分支244由源極墊本體242向汲極墊本體252的方向延伸。汲極墊分支254由汲極墊本體252向源極墊本體242的方向延伸。在本發明之另一實施方式中，源極墊分支244可包含有長條型以外之形狀，例如可為波浪型、折線型、不規則型或其組合，而由源極墊本體242朝向汲極墊本體252延伸。同樣地，汲極墊分支254亦可是產品之設計而採用不同的形狀，而由汲極墊本體252朝向源極墊本體242延伸。在本發明之一實施方式中，第一源極墊240或第一汲極墊250皆可再藉由其他導電元件，例如焊線(bonding wire)、導電帶(ribbon)、夾片(clip)等，連接到外部電路，以便進行進一步電路操作。
請一併參照第6圖與第7A圖。詳細而言，源極墊分支244在主動層110上的正投影與源極中間層160至少部份重疊，因此源極插塞245可位於源極墊分支244與源極中間層160之間，使得第一源極墊240與源極中間層160之間具有充分的電性連接，藉以進一步改善源極中間層160與源極120的電阻值。另一方面，當單位長度之第一源極墊240所具有的電阻值小於單位長度之源極120所具有的電阻值(例如在第7A圖中，第一源極墊240的厚度T3大於源極120的厚度T2)時，此結構亦能達到改善源極中間層160與源極120的電阻值的效果。
另外，汲極墊分支254在主動層110上的正投影與汲極中間層170至少部份重疊，因此汲極插塞255可位於汲極墊分支254與汲極中間層170之間，使得第一汲極墊250與汲極中間層170之間具有充分的電性連接，藉以改善汲極中間層170與汲極130的電阻值。另一方面，當單位長度之第一汲極墊250所具有的電阻值小於單位長度之汲極130所具有的電阻值(例如在第7A圖中，第一汲極墊250的厚度T3大於汲極130的厚度T2)時，此結構亦能達到改善汲極中間層170與汲極130的電阻值的效果。
接著請參照第7B圖，其為沿第6圖之線段7B-7B的剖面圖。對於源極墊本體242而言，源極墊本體242與源極中間層160之間亦可具有源極插塞245，以使得源極墊本體242與源極中間層160之間具有充分的電性連接。另一方面，因源極墊本體242與汲極中間層170之間保持電性絕緣，因此源極墊本體242與汲極中間層170之間(即位於重疊區域O1上方之部份第一絕緣層230)便不存在任何插塞。
接著參照第7C圖，其為沿第6圖之線段7C-7C的剖面圖。對於汲極墊本體252而言，汲極墊本體252與汲極中間層170之間亦可具有汲極插塞255，以使得汲極墊本體252與汲極中間層170之間具有充分的電性連接。另一方面，因汲極墊本體252與源極中間層160之間保持電性絕緣，因此汲極墊本體252與源極中間層160之間(即位於重疊區域O2上方之部份第一絕緣層230)便不存在任何插塞。
請回到第6圖。綜合上述，第一源極墊240藉由源極墊分支244與部份之源極墊本體242與源極中間層160作電性連接，使得第一源極墊240與源極中間層160之間可充份導通電流，藉此改善源極中間層160與源極120(如第7A圖所繪示)之電阻值。同樣的，第一汲極墊250藉由汲極墊分支254與部份之汲極墊本體252而與汲極中間層170作電性連接，使得第一汲極墊250與汲極中間層170之間可充份導通電流，藉此改善汲極中間層170與汲極130(如第7A圖所繪示)之電阻值。
接著請回到第6圖與第7A圖。在本實施方式中，主動區102包含有源極區域SA、汲極區域DA以及位於其間主動層110中會有電流通過的區域。在第6圖中，第一源極墊240與第一汲極墊250皆完全落於主動區102中，換言之，本實施方式之半導體裝置100的尺寸可沿著絕緣區190切割，如此一來，絕大多數的主動區102皆可被使用，而不需於額外非主動區中加入容納汲極墊與源極墊之區域，故可有效縮減半導體元件的尺寸，或在同樣的尺寸下，製作能承受更高崩潰電壓或更大導通電流的半導體元件。
然而在其他的實施方式中，第一源極墊240於主動層110形成之源極墊區域SPA至少部分落在主動區102外，及/或第一汲極墊250於主動層110形成之汲極墊區域DPA至少部分落在主動區102外。基本上，只要源極墊區域SPA與汲極區域DA能夠形成重疊區域O1，且重疊區域O1小於或等於40%之汲極區域DA的面積，及/或汲極墊區域DPA與源極區域SA能夠形成重疊區域O2，且重疊區域O2小於或等於40%之源極區域SA的面積，皆在本發明之範疇中。
接著請回到第6圖。如上所述，源極中間層160與汲極中間層170的數量皆為複數個。因此為了充分電性連接至這些源極中間層160與汲極中間層170，源極墊分支244的數量可為複數個，且汲極墊分支254的數量亦可為複數個。源極墊分支244與汲極墊分支254交替排列且位於源極墊本體242與汲極墊本體252之間，其中該些源極墊分支244皆位於該些源極中間層160的上方，且該些汲極墊分支254皆位於該些汲極中間層170的上方。因此第一源極墊240與第一汲極墊250皆形成指叉形。
接下來將以實施例來說明本實施方式之半導體裝置100的電性特性。請一併參照第6圖與第7A圖。其中應注意的是，為了方便起見，在本實施例中，以單一閘極中間層180、單一源極中間層160與單一汲極中間層170作電性特性之計算以說明。在本實施例中，源極中間層160具有寬度W1=4 μm與長度L2=1000 μm，因此源極區域SA的面積為L2*W1=4000 μm2 。汲極中間層170具有寬度W2=4 μm與長度L2=1000 μm，因此汲極區域DA的面積為L2*W2=4000 μm2 。另外重疊區域O1具有長度L1=100 μm，且重疊區域O2具有長度L3=100 μm，因此重疊區域O1之面積=L1*W1=400 μm2 ，而重疊區域O2之面積=L3*W2=400 μm2 ，即重疊區域O1之面積為10%之汲極區域DA之面積，且重疊區域O2之面積為10%之源極區域SA之面積。相較傳統垂直型電路佈局架構而言，本發明之寄生電容只為傳統垂直型電路佈局架構的20%。
另一方面，源極120與汲極130之厚度T2皆為0.2 μm，源極中間層160與汲極中間層170之厚度T1皆為1 μm，而第一源極墊240與第一汲極墊250之厚度T3皆為4 μm，源極墊本體242與汲極墊分支254相距距離D1=10 μm，汲極墊本體252與源極墊分支244相距距離D2=10 μm，源極墊分支244寬度Ws=15 μm，汲極墊分支254寬度Wd=4.2 μm，且源極120、汲極130、源極中間層160、汲極中間層170、第一源極墊240與第一汲極墊250之電阻係數皆為ρ。由於源極120與汲極130之單位長度之電阻遠大於源極中間層160、汲極中間層170、第一源極墊240與第一汲極墊250之單位長度之電阻，因此在有源極中間層160、汲極中間層170、第一源極墊240與第一汲極墊250之區域，源極120、汲極130之效應可忽略不計，以簡化計算。承前所述，源極中間層160與第一源極墊240結合之阻值大約為Rs=ρ*(L3+D2)/(T1*W1)+ρ*(L2-L3-D2-L1)/(T1*W1+T3*Ws)~40*ρ (在此忽略源極墊本體242的阻值)，且汲極中間層170與第一汲極墊250結合之阻值大約為Rd=ρ*(L1+D1)/(T1*W2)+ρ*(L2-L1-D1-L3)/(T1*W2+T3*Wd)~65*ρ(在此忽略汲極墊本體252的阻值)。如源極120、汲極130、源極中間層160、汲極中間層170、第一源極墊240與第一汲極墊250的材料不變，傳統垂直型電路佈局架構的源極墊或汲極墊之Rs(或Rd)約為625ρ，所以本發明其電阻及寄生電容皆小於傳統垂直型電路佈局架構之習知技術。並且在面積利用率方面也優於水平電路佈局架構(源極墊及汲極墊所需之面積全部在主動區外)之習知技術。
接著請同時參照第8圖至第9D圖，其中第8圖為本發明又一實施方式之半導體裝置100的上視圖，第9A圖為沿第8圖之線段9A-9A的剖面圖，第9B圖為沿第8圖之線段9B-9B的剖面圖，第9C圖為沿第8圖之線段9C-9C的剖面圖，而第9D圖為沿第8圖之線段9D-9D的剖面圖。本實施方式與第6圖之實施方式的不同處在於第二絕緣層270、第二源極墊280、第二汲極墊290、源極墊連接部285與汲極墊連接部295的存在。請先一併參照第8圖、第9A圖與第9B圖。在本實施方式中，第二絕緣層270置於第一源極墊240、第一汲極墊250與第一絕緣層230上。第二絕緣層270具有源極墊開口272，暴露出部分之第一源極墊240，且第二絕緣層270之厚度T4大於7微米。第二源極墊280置於第二絕緣層270上。源極墊連接部285位於源極墊開口272中，並電性連接第一源極墊240與第二源極墊280。如第9A圖所示，第二源極墊280與第一源極墊240藉由源極墊連接部285形成電性連接，如第9B圖所示，僅管第二源極墊280與第一汲極墊250的交疊區域會產生寄生電容，然而因第二絕緣層270的厚度T4大於7微米，其所產生之寄生電容亦不大。如此一來，第二源極墊280於主動層110之正投影的區域A1(如第8圖所標示)之面積可大於源極墊本體242於主動層110之正投影區域之面積，以利於外接線路的連接。
接著請一併參照第8圖、第9C圖與第9D圖。第二絕緣層270更具有汲極墊開口274，暴露出部分之第一汲極墊250。第二汲極墊290與第二源極墊280分開，且亦置於第二絕緣層270上。汲極墊連接部295位於汲極墊開口274中，並電性連接第一汲極墊250與第二汲極墊290。如第9C圖所示，第二汲極墊290與第一汲極墊250藉由汲極墊連接部295形成電性連接。如第9D圖所示，僅管第二汲極墊290與第一源極墊240的交疊區域會產生寄生電容，然而因第二絕緣層270的厚度T4大於7微米，其所產生之寄生電容亦不大。如此一來，第二汲極墊290於主動層110之正投影的區域A2(如第8圖所標示)之面積可大於汲極墊本體252於主動層110之正投影區域之面積，以利於外接線路的連接。
在本實施方式中，第二絕緣層270的材質為聚酰亞胺(Polyimide, PI)、光阻材料(PR)、苯環丁烯(Benzo Cyclo Butane, BCB)、塗式玻璃(Spin on Glass, SOG)、塑膠或上述之任意組合，且第二絕緣層270例如可以旋轉塗佈法形成於第一源極墊240、第一汲極墊250與第一絕緣層230上，本發明不以此為限。至於本實施方式的其他細節因與第6圖之實施方式相同，因此便不再贅述。
本發明之另一態樣提供一種半導體裝置封裝體，請參照第10圖與第11圖，其中第10圖為本發明一實施方式之半導體裝置封裝體的上視圖，且第11圖為沿第10圖之線段11-11的剖面圖。半導體裝置封裝體包含半導體裝置100、基板300與導線架400。半導體裝置100可為上述各實施方式的半導體裝置100，然而在此以第6圖之半導體裝置100作說明。半導體裝置100置於基板300上。導線架400置於基板300相對半導體裝置100之一側，且電性連接半導體裝置100之閘極140，例如導線架400可藉由導電元件500電性連接至半導體裝置100之閘極墊260，再藉由閘極中間層180連接至閘極140。其中導線架400例如可為銅板，然而本發明不以此為限。
簡言之，本實施方式之半導體裝置封裝體可降低半導體裝置100之源極120與汲極130之間的寄生電容。具體而言，導線架400與半導體裝置100之閘極140電性連接，因此導線架400與半導體裝置100之主動層110之間並不會產生源極與汲極間寄生電容(定義為Cds)。如上一來，此種封裝方式能夠更進一步地減少元件整體的寄生電容。
半導體裝置封裝體可更包含閘極接腳610、源極接腳620與汲極接腳630。閘極接腳610電性連接導線架400與閘極140，例如閘極接腳610連接至導線架400，而再藉由導電元件500、閘極墊260與閘極中間層180而電性連接至閘極140。源極接腳620電性連接源極120，例如源極接腳620可藉由導電元件500、第一源極墊240與源極中間層160而電性連接源極120。汲極接腳630電性連接汲極130，例如汲極接腳630可藉由導電元件500、第一汲極墊250與汲極中間層170而電性連接汲極130。源極接腳620與汲極接腳630分別與導線架400電性絕緣。應注意的是，上述之連接方式僅為例示，當第1圖之半導體裝置100應用於第10圖之半導體裝置封裝體時，導電元件500可分別直接連接至源極中間層160、汲極中間層170與閘極中間層180。另外，當第8圖之半導體裝置100應用於第10圖之半導體裝置封裝體時，導電元件500可分別直接連接至第二源極墊280、第二汲極墊290與閘極墊(未繪示)。
另一方面，半導體裝置封裝體可更包含封裝材700，包覆半導體裝置100、基板300、導線架400、導電元件500、部份之閘極接腳610、部份之源極接腳620與部份之汲極接腳630，且暴露出另一部份之閘極接腳610、另一部份之源極接腳620與另一部份之汲極接腳630。其中為了清楚起見，第10圖之封裝材700以虛線表示。封裝材700可保護半導體裝置100，並且半導體裝置封裝體可藉由暴露出之部份閘極接腳610、部份源極接腳620與部份汲極接腳630而與其他元件進行電性連接。
接著請一併參照第12圖與第13圖，其中第12圖為本發明另一實施方式之半導體裝置封裝體的上視圖，第13圖為第12圖之半導體裝置封裝體的電路圖。在本實施方式中，半導體裝置100可為空乏型電晶體，且半導體裝置封裝體可更包含一增強型(Enhancement Mode)電晶體800，與半導體裝置100電性連接。以電路圖而言，如第13圖所示，半導體裝置100之源極120可電性連接增強型電晶體800之汲極840。以結構上而言，如第12圖所示，半導體裝置100之源極120(如第11圖所繪示)電性連接至第一源極墊240，而第一源極墊240再藉由導電元件503電性連接至另一導線架400’。增強型電晶體800之汲極840(如第13圖所標示)相對於源極830設置，也就是說，汲極840直接接觸導線架400’以與之電性連接。如此一來即完成半導體裝置100之源極120與增強型電晶體800之汲極840之間的電性連接。另一方面，閘極接腳610藉由導電元件504電性連接至增強型電晶體800之閘極820，源極接腳620藉由導電元件505而電性連接至增強型電晶體800之源極830，且汲極接腳630藉由導電元件506而電性連接至半導體裝置100之第一汲極墊250。在本發明之一實施例中，半導體裝置100之閘極140可電性連接增強型電晶體800之源極830，以簡化電路控制。如第12圖所示，半導體裝置100之閘極140(如第11圖所繪示)連接至閘極墊260，而閘極墊260再藉由導電元件501電性連接至導線架400，藉由導電元件502電性連接導線架400與增強型電晶體800之源極830，如此一來即完成半導體裝置100之閘極140與增強型電晶體800之源極830之間的電性連接。在本發明之另一實施例中，半導體裝置封裝體可更具有一獨立之接腳，而可視產品需求對半導體裝置100之閘極140進行獨立的電路控制操作。
如此一來，半導體裝置100與增強型電晶體800可共同組成一增強型電晶體裝置。正常而言，半導體裝置100通常具有高操作電壓，增強型電晶體800通常具有高速開關，因此半導體裝置100與增強型電晶體800可等效於一具高操作電極與高速操作之增強型電晶體裝置。
接著請一併參照第14圖與第15圖，其中第14圖為本發明再一實施方式之半導體裝置封裝體的上視圖，第15圖為第14圖沿線段15-15的剖面圖。本實施方式與第10圖之實施方式的不同處在於間絕緣層900的存在。在本實施方式中，半導體裝置封裝體可更包含間絕緣層900，置於導線架400與基板300之間。間絕緣層900的存在可進一步降低半導體裝置封裝體整體的寄生電容。具體而言，因第10圖之半導體裝置封裝體整體的導線架400電性連接至閘極140，因此導線架400與半導體裝置100之間便會存在一閘極與汲極間寄生電容。而在本實施方式中，基板300與半導體裝置100之主動層110之間具有一閘極與汲極間寄生電容(定義為Cgd1)。因間絕緣層900的存在，基板300與導線架400之間會存在另一閘極與汲極間寄生電容(定義為Cgd2)，寄生電容Cgd1與Cgd2以串聯方式存在，因此若寄生電容Cgd2小於寄生電容Cgd1，則可進一步降低半導體裝置封裝體整體的寄生電容。至於本實施方式之其他細節因與第10圖的實施方式相同，因此便不再贅述。
接著請參照第16圖，其為本發明又一實施方式之半導體裝置封裝體的上視圖，其中第16圖之半導體裝置封裝體的電路圖如第13圖所示。本實施方式與第12圖之實施方式的不同處在於間絕緣層900的存在。如此的設置可進一步降低半導體裝置封裝體整體，尤其是半導體裝置100的寄生電容，因此可增加半導體裝置封裝體整體的崩潰電壓。至於本實施方式之其他細節因與第12圖的實施方式相同，因此便不再贅述。
接著請一併參照第17圖與第11圖，其中第17圖為本發明另一實施方式之半導體裝置封裝體的上視圖，而本實施方式之半導體裝置100的剖面圖則如第11圖所示。本實施方式與第10圖之實施方式的不同處在於導線架400與閘極140之間的連接關係。在本實施方式中，導線架400分別與閘極140、源極120與汲極130電性絕緣，也就是說，導線架400具有浮動電位，因此可降低半導體裝置100與導線架400所產生的寄生電容效應。從結構來看，閘極接腳610電性連接閘極140，例如閘極接腳610可藉由導電元件500、閘極墊260與閘極中間層180而電性連接至閘極140。源極接腳620電性連接源極120，例如源極接腳620可藉由導電元件500、第一源極墊240與源極中間層160而電性連接源極120。汲極接腳630電性連接汲極130，例如汲極接腳630可藉由導電元件500、第一汲極墊250與汲極中間層170而電性連接汲極130。閘極接腳610、源極接腳620與汲極接腳630分別與導線架400電性絕緣。至於本實施方式之其他細節因與第10圖的實施方式相同，因此便不再贅述。
接著請參照第18圖，其為本發明再一實施方式之半導體裝置封裝體的上視圖，其中第18圖之半導體裝置封裝體的電路圖如第13圖所示。本實施方式與第12圖之實施方式的不同處在於導線架400與閘極墊260之間的連接關係。在本實施方式中，半導體裝置100之閘極墊260與增強型電晶體800之源極830皆不與導線架400電性連接，閘極墊260藉由導電元件507而直接電性連接源極830，因此導線架400具有浮動電位，可降低半導體裝置100與導線架400所產生的寄生電容效應。至於本實施方式之其他細節因與第12圖的實施方式相同，因此便不再贅述。
接著請一併參照第19圖與第15圖，其中第19圖為本發明又一實施方式之半導體裝置封裝體的上視圖，而本實施方式之半導體裝置100的剖面圖則如第15圖所示。本實施方式與第14圖之實施方式的不同處在於導線架400與閘極140、源極120之間的連接關係。在本實施方式中，導線架400電性連接源極120，然而在其他的實施方式中，導線架400可換為電性連接汲極130。從結構上來看，閘極接腳610電性連接閘極140，例如閘極接腳610可藉由導電元件500、閘極墊260與閘極中間層180而電性連接至閘極140。源極接腳620電性連接源極120，例如源極接腳620可連接導線架400，再藉由導電元件500、第一源極墊240與源極中間層160而電性連接源極120。汲極接腳630電性連接汲極130，例如汲極接腳630可藉由導電元件500、第一汲極墊250與汲極中間層170而電性連接汲極130。
在本實施方式中，基板300與半導體裝置100之主動層110之間具有一源極與汲極間寄生電容(定義為Cds1)，而因間絕緣層900的存在，基板300與導線架400之間會存在另一源極與汲極間寄生電容(定義為Cds2)，寄生電容Cds1與Cds2以串聯方式存在，因此若寄生電容Cds2小於寄生電容Cds1，則可進一步降低半導體裝置封裝體整體的寄生電容。至於本實施方式之其他細節因與第14圖的實施方式相同，因此便不再贅述。
接著請參照第20圖與第15圖，其中第20圖為本發明另一實施方式之半導體裝置封裝體的上視圖，第20圖之半導體裝置封裝體的電路圖如第13圖所示，而本實施方式之半導體裝置100的剖面圖則如第15圖所示。以結構上而言，如第20圖所示，半導體裝置100之閘極140藉由閘極中間層180而連接至閘極墊260，而閘極墊260再藉由導電元件511電性連接至增強型電晶體800之源極830，如此一來即完成半導體裝置100之閘極140與增強型電晶體800之源極830之間的電性連接。另一方面，半導體裝置100之源極120藉由源極中間層160而電性連接至第一源極墊240，而第一源極墊240再藉由導電元件512電性連接至導線架400。增強型電晶體800之汲極840(如第13圖所標示)相對於源極830設置，也就是說，汲極840直接接觸導線架400以與之電性連接。如此一來即完成半導體裝置100之源極120與增強型電晶體800之汲極840之間的電性連接。另一方面，閘極接腳610藉由導電元件513電性連接至增強型電晶體800之閘極820，源極接腳620藉由導電元件514而電性連接至增強型電晶體800之源極830，且汲極接腳630藉由導電元件515而電性連接至半導體裝置100之第一汲極墊250。至於本實施方式之其他細節因與第16圖的實施方式相同，因此便不再贅述。
接著請一併參照第21圖與第11圖，其中第21圖為本發明再一實施方式之半導體裝置封裝體的底視圖，而本實施方式之半導體裝置100的剖面圖則如第11圖所示。本實施方式與第10圖之實施方式的不同處在於導線架的數量與位置。在本實施方式中，半導體裝置封裝體包含導線架400，導線架400包含第一部分410、第二部分420與第三部分430，且半導體裝置100以覆晶型式電性連接導線架400。第一部分410電性連接閘極140，例如在第21圖中，第一部分410藉由閘極墊260與閘極中間層180而電性連接閘極140。第二部分420電性連接源極120，例如在第21圖中，第二部分420藉由第一源極墊240與源極中間層160而電性連接源極120。第三部分430電性連接汲極130，例如在第21圖中，第三部分430藉由第一汲極墊250與汲極中間層170而電性連接汲極130。第一部分410、第二部分420與第三部分430可當成接腳而與其他元件電性連接。在本實施方式中，因第一部分410、第二部分420與第三部分430是分別直接接觸至閘極140、源極120與汲極130，因此第一部分410、第二部分420與第三部分430與半導體裝置100之間也就不會產生寄生電容。至於本實施方式之其他細節因與第10圖的實施方式相同，因此便不再贅述。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 
100‧‧‧半導體裝置
102‧‧‧主動區
110‧‧‧主動層
112‧‧‧氮化鎵層
114‧‧‧氮化鎵鋁層
120‧‧‧源極
130‧‧‧汲極
140‧‧‧閘極
145‧‧‧閘極場板
147、184‧‧‧端點
150‧‧‧間介電層
152‧‧‧第一源極間通孔
154‧‧‧第一汲極間通孔
156‧‧‧閘極間通孔
160‧‧‧源極中間層
165‧‧‧源極間插塞
170‧‧‧汲極中間層
175‧‧‧汲極間插塞
180‧‧‧閘極中間層
185‧‧‧閘極間插塞
190‧‧‧絕緣區
210‧‧‧保護層
212‧‧‧源極開口
214‧‧‧汲極開口
216‧‧‧閘極開口
220‧‧‧閘極介電層
222‧‧‧第二源極間通孔
224‧‧‧第二汲極間通孔
300‧‧‧基板
T1、T2‧‧‧厚度

Claims (31)

  1. 一種半導體裝置，包含：
    一主動層，該主動層之材質為三五族半導體；
    至少一源極，位於該主動層上；
    至少一汲極，位於該主動層上；
    至少一閘極，位於該主動層上，並介於該源極與該汲極之間；
    一間介電層，覆蓋該源極、該汲極與該閘極，該間介電層具有至少一第一源極間通孔、至少一第一汲極間通孔與至少一閘極間通孔；
    至少一源極中間層，位於該間介電層上；
    至少一源極間插塞，位於該第一源極間通孔中，並電性連接該源極與該源極中間層；
    至少一汲極中間層，位於該間介電層上；
    至少一汲極間插塞，位於該第一汲極間通孔中，並電性連接該汲極與該汲極中間層；
    至少一閘極中間層，位於該間介電層上；以及
    至少一閘極間插塞，位於該閘極間通孔中，並電性連接該閘極與該閘極中間層。
  2. 如請求項1所述之半導體裝置，更包含：
    至少一閘極場板，與該閘極一體成型。
  3. 如請求項1所述之半導體裝置，更包含：
    至少一閘極場板，位於該主動層與該間介電層之間，位於該閘極與該汲極之間，該閘極間插塞與該閘極間通孔皆為複數個，至少部份之該閘極間插塞電性連接該閘極場板與該閘極中間層。
  4. 如請求項1所述之半導體裝置，其中該源極中間層與該閘極分別於該主動層之正投影不重疊。
  5. 如請求項1所述之半導體裝置，其中該源極中間層與該閘極分別於該主動層之正投影部份重疊。
  6. 如請求項1所述之半導體裝置，更包含：
    一保護層，覆蓋該主動層，該保護層具有至少一源極開口與至少一汲極開口於其中，該源極與該汲極分別位於該源極開口與該汲極開口中，以電性接觸該主動層。
  7. 如請求項6所述之半導體裝置，更包含一閘極介電層，至少介於該閘極與該保護層之間。
  8. 如請求項7所述之半導體裝置，其中該閘極介電層具有至少一第二源極間通孔，且該間介電層覆蓋該閘極介電層，該源極間插塞更位於該第二源極間通孔中。
  9. 如請求項7所述之半導體裝置，其中該閘極介電層具有至少一第二汲極間通孔，且該間介電層覆蓋該閘極介電層，該汲極間插塞更位於該第二汲極間通孔中。
  10. 如請求項7所述之半導體裝置，其中該保護層具有一閘極開口於其中，該閘極與該閘極介電層共形地覆蓋該閘極開口。
  11. 如請求項7所述之半導體裝置，其中該主動層具有一凹槽，且該保護層具有一閘極開口於其中，並暴露該凹槽，該閘極介電層與該閘極共形地覆蓋該閘極開口與該凹槽。
  12. 如請求項1所述之半導體裝置，更包含：
    一第一絕緣層，覆蓋該源極中間層、該閘極中間層與該汲極中間層，該第一絕緣層具有至少一源極通孔與至少一汲極通孔於其中；
    一第一源極墊，位於該第一絕緣層上；
    一第一汲極墊，位於該第一絕緣層上；
    至少一源極插塞，位於該源極通孔中，並電性連接該第一源極墊與該源極中間層；以及
    至少一汲極插塞，位於該汲極通孔中，並電性連接該第一汲極墊與該汲極中間層。
  13. 如請求項12所述之半導體裝置，其中該第一源極墊、該第一汲極墊與該閘極中間層於該主動層上的正投影互不重疊。
  14. 如請求項12所述之半導體裝置，其中該源極中間層在該主動層上的正投影形成一源極區域，該第一汲極墊在該主動層上的正投影形成一汲極墊區域，該汲極墊區域與該源極區域至少部分重疊，且該汲極墊區域與該源極區域的重疊區域之面積，小於或等於40%之該源極區域的面積。
  15. 如請求項12所述之半導體裝置，其中該汲極中間層在該主動層上的正投影形成一汲極區域，該第一源極墊在該主動層上的正投影形成一源極墊區域，該源極墊區域與該汲極區域至少部分重疊，且該源極墊區域與該汲極區域的重疊區域之面積，小於或等於40%之該汲極區域的面積。
  16. 如請求項12所述之半導體裝置，其中單位長度之該第一源極墊所具有的電阻值小於單位長度之該源極所具有的電阻值。
  17. 如請求項12所述之半導體裝置，其中單位長度之該第一汲極墊所具有的電阻值小於單位長度之該汲極所具有的電阻值。
  18. 如請求項12所述之半導體裝置，其中該源極、該汲極與該閘極在該主動層上的正投影共同界定出一主動區，且該第一源極墊在該主動層上的正投影形成一源極墊區域，該源極墊區域至少部分落在該主動區中。
  19. 如請求項12所述之半導體裝置，其中該源極、該汲極與該閘極在該主動層上的正投影共同界定出一主動區，且該第一汲極墊在該主動層上的正投影形成一汲極墊區域，該汲極墊區域至少部分落在該主動區中。
  20. 如請求項12所述之半導體裝置，其中該汲極中間層在該主動層上的正投影形成一汲極區域，該源極中間層在該主動層上的正投影形成一源極區域，該第一源極墊包含：
    一源極墊本體，其中該源極墊本體在該主動層上的正投影與該汲極區域至少部分重疊；以及
    至少一源極墊分支；
    其中該第一汲極墊包含：
    一汲極墊本體，與該源極墊本體分開，其中該汲極墊本體在該主動層上的正投影與該源極區域至少部分重疊，且該源極墊分支由該源極墊本體向該汲極墊本體的方向延伸；以及
    至少一汲極墊分支，由該汲極墊本體向該源極墊本體的方向延伸。
  21. 如請求項12所述之半導體裝置，更包含：
    一第二絕緣層，置於該第一源極墊、該第一汲極墊與該第一絕緣層上，其中該第二絕緣層具有一源極墊開口與一汲極墊開口，分別暴露出部分之該第一源極墊與該第一汲極墊，且該第二絕緣層之厚度大於7微米；
    一第二源極墊，置於該第二絕緣層上；
    一第二汲極墊，與該第二源極墊分開，且置於該第二絕緣層上；
    一源極墊連接部，位於該源極墊開口中，並電性連接該第一源極墊與該第二源極墊；以及
    一汲極墊連接部，位於該汲極墊開口中，並電性連接該第一汲極墊與該第二汲極墊。
  22. 一種半導體裝置封裝體，包含：
    一基板；
    如請求項1所述之半導體裝置，置於該基板上：以及
    一導線架，置於該基板相對該半導體裝置之一側，且電性連接該閘極。
  23. 如請求項22所述之半導體裝置封裝體，更包含：
    一閘極接腳，電性連接該導線架與該閘極；以及
    一源極接腳與一汲極接腳，分別電性連接該源極與該汲極，且分別與該導線架電性絕緣。
  24. 如請求項22所述之半導體裝置封裝體，更包含：
    一間絕緣層，置於該導線架與該基板之間，且該基板與該導線架之間的寄生電容小於該基板與該半導體裝置之間的寄生電容。
  25. 一種半導體裝置封裝體，包含：
    一基板；
    如請求項1所述之半導體裝置，置於該基板上：以及
    一導線架，置於該基板相對於該半導體裝置之一側，且分別與該閘極、該源極與該汲極電性絕緣。
  26. 如請求項25所述之半導體裝置封裝體，更包含：
    一閘極接腳、一源極接腳與一汲極接腳，分別電性連接該閘極、該源極與該汲極。
  27. 一種半導體裝置封裝體，包含：
    一基板；
    如請求項1所述之半導體裝置，置於該基板上：
    一導線架，置於該基板相對該半導體裝置之一側，且電性連接該源極或該汲極；以及
    一間絕緣層，置於該基板與該導線架之間，且該基板與該導線架之間的寄生電容小於該基板與該半導體裝置之間的寄生電容。
  28. 如請求項27所述之半導體裝置封裝體，更包含：
    一閘極接腳，電性連接該閘極；以及
    一源極接腳與一汲極接腳，分別電性連接該源極與該汲極，且該源極接腳與該汲極接腳其中一者電性連接該導線架。
  29. 一種半導體裝置封裝體，包含：
    一基板；
    如請求項1所述之半導體裝置，置於該基板上：以及
    一導線架，該半導體裝置以覆晶型式電性連接該導線架上，該導線架包含：
    一第一部分，電性連接該閘極；
    一第二部分，電性連接該源極；以及
    一第三部分，電性連接該汲極。
  30. 如請求項22、25、27與29任一項所述之半導體裝置封裝體，其中該半導體裝置為一空乏型電晶體；以及
    其中該半導體裝置封裝體更包含一增強型電晶體，且該空乏型電晶體之該源極電性連接該增強型電晶體之一汲極。
  31. 如請求項30所述之半導體裝置封裝體，其中該空乏型電晶體之該閘極電性連接該增強型電晶體之一源極。
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