TWI567988B

TWI567988B - 半導體裝置封裝體

Info

Publication number: TWI567988B
Application number: TW103114340A
Authority: TW
Inventors: 林立凡; 廖文甲
Original assignee: 台達電子工業股份有限公司
Priority date: 2014-04-21
Filing date: 2014-04-21
Publication date: 2017-01-21
Also published as: TW201541641A

Description

半導體裝置封裝體

本發明是有關於一種半導體裝置封裝體。

場效電晶體(Field Effect Transistor)是一種利用材料中的電場效應以控制電流的開關元件，其被廣泛應用於半導體元件的電路中。具體而言，場效電晶體包含閘極、源極、汲極與主動層，源極與汲極分別位於主動層的相對兩側。藉由控制閘極的電壓而影響主動層的電場，源極與汲極之間因此可導通電流以處於開啟狀態。

一般而言，為了與其他元件做電性連接，場效電晶體可更包含源極墊與汲極墊，分別電性連接源極與汲極。源極墊與汲極墊通常具有較大的焊接面積以供外部線路固定。然而隨著半導體製程的發展，場效電晶體的的尺寸日漸縮小，而如何在場效電晶體中設計源極墊與汲極墊的位置，以在提供足夠的焊接面積的同時，對場效電晶體本身產生較少的電性干擾，為目前業界所努力解決的問題之一。

另一方面，在場效電晶體的封裝結構中，不良的封裝形態會提升場效電晶體的寄生電容，反而會降低場效電晶體本身的效率。因此場效電晶體的封裝設計亦為目前業界發展的重點之一。

本發明之一態樣提供一種半導體裝置封裝體，包含基板、電晶體與導線架。電晶體置於基板上。電晶體包含主動層、至少一源極、至少一汲極、至少一閘極、第一絕緣層、第一源極墊、第一汲極墊、至少一源極插塞與至少一汲極插塞。源極位於主動層上，且源極在主動層上的正投影形成源極區域。汲極位於主動層上，汲極與源極分開，且汲極在主動層上的正投影形成汲極區域。閘極位於主動層上方，並介於源極與汲極之間。第一絕緣層至少覆蓋部份源極與部份汲極，第一絕緣層具有至少一源極通孔與至少一汲極通孔於其中。第一源極墊位於第一絕緣層上，且第一源極墊在主動層上的正投影形成源極墊區域。源極墊區域與汲極區域至少部分重疊，且源極墊區域與汲極區域的重疊面積，小於或等於40%之汲極區域的面積。第一汲極墊位於第一絕緣層上。源極插塞位於源極通孔中，並電性連接第一源極墊與源極。汲極插塞位於汲極通孔中，並電性連接第一汲極墊與汲極。導線架置於基板相對電晶體之一側，且電性連接閘極。

在一或多個實施方式中，半導體裝置封裝體更包含閘極接腳、源極接腳與汲極接腳。閘極接腳電性連接導線架與閘極。源極接腳與汲極接腳分別電性連接源極與汲極，且分別與導線架電性絕緣。

在一或多個實施方式中，半導體裝置封裝體更包含間絕緣層，置於導線架與基板之間。

在一或多個實施方式中，基板與導線架之間的寄生電容小於基板與電晶體之間的寄生電容。

本發明之另一態樣提供一種半導體裝置封裝體，包含基板、導線架與上述之電晶體。電晶體置於基板上。導線架置於基板相對於電晶體之一側，且分別與閘極、源極與汲極電性絕緣。

在一或多個實施方式中，半導體裝置封裝體更包含閘極接腳、源極接腳與汲極接腳，分別電性連接閘極、源極與汲極。

本發明之再一態樣提供一種半導體裝置封裝體，包含基板、上述之電晶體、導線架與間絕緣層。電晶體置於基板上。導線架置於基板相對電晶體之一側，且電性連接源極或汲極。間絕緣層置於基板與導線架之間。

在一或多個實施方式中，半導體裝置封裝體更包含閘極接腳、源極接腳與汲極接腳。閘極接腳電性連接閘極。源極接腳與汲極接腳分別電性連接源極與汲極，且源極接腳或汲極接腳電性連接導線架。

本發明之又一態樣提供一種半導體裝置封裝體，包含基板、導線架與上述之電晶體。導線架包含第一部分、第二部分與第三部分。第一部分電性連接閘極，第二部分電性連接源極，且第三部分電性連接汲極，其中電晶體以覆晶型式電性連接導線架上。

在一或多個實施方式中，電晶體為一空乏型電晶體。半導體裝置封裝體更包含一增強型電晶體，與空乏型電晶體電性連接。

在一或多個實施方式中，空乏型電晶體之源極電性連接增強型電晶體之汲極。

在一或多個實施方式中，空乏型電晶體之閘極電性連接增強型電晶體之源極。

在一或多個實施方式中，電晶體更包含閘極介電層、間介電層、閘極中間層與至少一第一閘極間插塞。閘極介電層至少介於閘極與主動層之間。間介電層覆蓋閘極介電層，且間介電層具有至少一第一閘極間通孔。閘極中間層置於間介電層與第一絕緣層之間。第一閘極間插塞置於第一閘極間通孔中，並電性連接閘極中間層與閘極。

在一或多個實施方式中，第一源極墊、第一汲極墊與閘極於主動層上的正投影均不重疊。

在一或多個實施方式中，第一源極墊以及第一汲極墊至少其中一者與閘極於主動層上的正投影部份重疊。

在一或多個實施方式中，第一源極墊以及第一汲極墊至少其中一者與閘極於主動層上的正投影之重疊面積，小於閘極於主動層的正投影之面積的10%。

在一或多個實施方式中，間介電層包含上介電部與下介電部。上介電部具有至少一第二閘極間通孔。下介電部置於上介電部與閘極介電層之間。電晶體更包含金屬層與至少一第二閘極間插塞。金屬層置於上介電部與下介電部之間，且金屬層與閘極中間層於主動層上的正投影部份重疊。第二閘極間插塞置於第二閘極間通孔中，並電性連接閘極中間層與金屬層。

上述實施方式之半導體裝置封裝體可降低電晶體之源極與汲極間生成的寄生電容，進而降低電晶體之源極與汲極之間的電容值，並且可縮小電晶體的尺寸。

100‧‧‧基板
200‧‧‧電晶體
202‧‧‧主動區
210‧‧‧主動層
212‧‧‧氮化鎵層
214‧‧‧氮化鎵鋁層
216‧‧‧凹槽
220、820‧‧‧閘極
230、830‧‧‧源極
232‧‧‧下源極子部
234‧‧‧上源極子部
236‧‧‧源極間插塞
240、840‧‧‧汲極
242‧‧‧下汲極子部
244‧‧‧上汲極子部
246‧‧‧汲極間插塞
250‧‧‧第一絕緣層
252‧‧‧源極通孔
254‧‧‧汲極通孔
260‧‧‧第一源極墊
262‧‧‧源極墊本體
264‧‧‧源極墊分支
270‧‧‧第一汲極墊
272‧‧‧汲極墊本體
274‧‧‧汲極墊分支
280‧‧‧源極插塞
290‧‧‧汲極插塞
310‧‧‧閘極墊
320‧‧‧絕緣區
330‧‧‧保護層
332‧‧‧源極開口
334‧‧‧汲極開口
336‧‧‧閘極開口
340‧‧‧閘極介電層
342‧‧‧第一源極間通孔
344‧‧‧第一汲極間通孔
350‧‧‧間介電層
352‧‧‧第二源極間通孔
354‧‧‧第二汲極間通孔
356‧‧‧第一閘極間通孔
358‧‧‧上介電部
358a‧‧‧第二閘極間通孔
359‧‧‧下介電部
360‧‧‧閘極中間層
365‧‧‧金屬層
370‧‧‧第一閘極間插塞
375‧‧‧第二閘極間插塞
380‧‧‧第二絕緣層
382‧‧‧源極墊開口
384‧‧‧汲極墊開口
385‧‧‧第二源極墊
390‧‧‧第二汲極墊
395‧‧‧源極墊連接部
397‧‧‧汲極墊連接部
400a‧‧‧第一部分
400b‧‧‧第二部分
400c‧‧‧第三部分
610‧‧‧閘極接腳
620‧‧‧源極接腳
630‧‧‧汲極接腳
700‧‧‧封裝材
800‧‧‧增強型電晶體
900‧‧‧間絕緣層
A1、A2、M‧‧‧區域
D1、D2‧‧‧距離
DA‧‧‧汲極區域
DPA‧‧‧汲極墊區域
L1、L2、L3‧‧‧長度
O1、O2‧‧‧重疊區域
SA‧‧‧源極區域
SPA‧‧‧源極墊區域
T1、T2、T3‧‧‧厚度
W、Ws、Wd‧‧‧寬度
400、400’、410、420、430‧‧‧導線架
500、501、502、503、504、505、506、507、511、512、513、514、515‧‧‧導電元件
3A-3A、3B-3B、3C-3C、7-7、15A-15A、15B-15B、15C-15C、19A-19A、19B-19B、19C-19C、19D-19D‧‧‧線段

第1圖為本發明一實施方式之半導體裝置封裝體的上視圖。

第2圖為第1圖之區域M的局部放大圖。

第3A圖為沿第2圖之線段3A-3A的剖面圖。

第3B圖為沿第2圖之線段3B-3B的剖面圖。

第3C圖為沿第2圖之線段3C-3C的剖面圖。

第4圖為本發明另一實施方式之半導體裝置封裝體的上視圖。

第5圖為第4圖之半導體裝置封裝體的電路圖。

第6圖為本發明再一實施方式之半導體裝置封裝體的上視圖。

第7圖為第6圖沿線段7-7的剖面圖。

第8圖為本發明又一實施方式之半導體裝置封裝體的上視圖。

第9圖為本發明另一實施方式之半導體裝置封裝體的上視圖。

第10圖為本發明再一實施方式之半導體裝置封裝體的上視圖。

第11圖為本發明又一實施方式之半導體裝置封裝體的上視圖。

第12圖為本發明另一實施方式之半導體裝置封裝體的上視圖。

第13圖為本發明再一實施方式之半導體裝置封裝體的底視圖。

第14圖為第1圖之區域M另一實施方式的局部放大圖。

第15A圖為沿第14圖之線段15A-15A的剖面圖。

第15B圖為沿第14圖之線段15B-15B的剖面圖。

第15C圖為沿第14圖之線段15C-15C的剖面圖。

第16A圖為第1圖之電晶體再一實施方式的剖面圖。

第16B圖為第1圖之電晶體再一實施方式的剖面圖。

第16C圖為第1圖之電晶體再一實施方式的剖面圖。

第17圖為第1圖之電晶體又一實施方式的剖面圖。

第18圖為第1圖之電晶體又一實施方式的上視圖。

第19A圖為沿第18圖之線段19A-19A的剖面圖。

第19B圖為沿第18圖之線段19B-19B的剖面圖。

第19C圖為沿第18圖之線段19C-19C的剖面圖。

第19D圖為沿第18圖之線段19D-19D的剖面圖。

以下將以圖式揭露本發明的複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

第1圖為本發明一實施方式之半導體裝置封裝體的上視圖。半導體裝置封裝體包含基板100、電晶體200與導線架400。電晶體200置於基板100上。導線架400置於基板100相對電晶體200之一側，且電性連接電晶體200之閘極。其中導線架400例如可為銅板，基板100的材質例如為矽(silicon)基板或藍寶石(sapphire)基板，然而本發明不以此為限。

接著請一併參照第2圖與第3A圖，其中第2圖為第1圖之區域M的局部放大圖，第3A圖為沿第2圖之線段3A-3A的剖面圖。電晶體200包含主動層210、至少一閘極220、至少一源極230、至少一汲極240、第一絕緣層250、第一源極墊260、第一汲極墊270、至少一源極插塞280與至少一汲極插塞290。源極230位於主動層210上，且源極230在主動層210上的正投影形成源極區域SA。汲極240位於主動層210上，汲極240與源極230分開，且汲極240在主動層210上的正投影形成汲極區域DA。閘極220位於主動層210上方，並介於源極230與汲極240之間。第一絕緣層250至少覆蓋部份源極230與部份汲極240，例如在第3A圖中，第一絕緣層250覆蓋閘極220、源極230與汲極240。其中，請一併參照第1圖與第2圖，電晶體200可更包含一閘極墊310，此閘極墊310電性連接複數個閘極220，且閘極220可藉由閘極墊310電性連接導線架400，其中閘極墊310可再藉由導電元件500，例如焊線(bonding wire)、導電帶(ribbon)、夾片(clip)等，連接到導線架400。本文中所提及之導電元件皆可為上述之任意形態。

接著請一併參照第2圖與第3A圖。第一絕緣層250中具有至少一源極通孔252，其形狀可根據製程需求而有不同的設計，例如可為圓形、長方形、多邊形、弧形或其組合。第一源極墊260位於第一絕緣層250上，且第一源極墊260在主動層210上的正投影形成源極墊區域SPA。源極墊區域SPA與汲極區域DA至少部分重疊，且源極墊區域SPA與汲極區域DA的重疊區域O1，小於或等於40%之汲極區域DA的面積。舉例而言，在第2圖中，重疊區域O1具有長度L1，且汲極240具有長度L2，長度L1小於或等於長度L2之40%。源極插塞280位於源極通孔252中，並電性連接第一源極墊260與源極230。

另一方面，第一絕緣層250亦具有至少一汲極通孔254於其中。第一汲極墊270位於第一絕緣層250上，且第一汲極墊270在主動層210上的正投影形成汲極墊區域DPA。汲極墊區域DPA與源極區域SA至少部分重疊，且汲極墊區域DPA與源極區域SA的的重疊區域O2，小於或等於40%之源極區域SA的面積。舉例而言，在第2圖中，重疊區域O2具有長度L3，且源極230具有長度L2，長度L3小於或等於長度L2之40%。汲極插塞290位於汲極通孔254中，並電性連接第一汲極墊270與汲極240。應注意的是，在附圖中為了清楚起見，源極插塞280與汲極插塞290皆未繪示於上視圖中，而僅繪示於剖面圖中。

請同時參照第1至3A圖。簡言之，本實施方式之半導體裝置封裝體可降低電晶體200之源極230與汲極240之間生成的寄生電容，進而降低電晶體200之源極230與汲極240間的電容值(Cds)，並且可縮小電晶體200的尺寸。首先，導線架400與電晶體200之閘極220電性連接，因此導線架400與電晶體200之主動層210之間並不會產生額外的寄生電容(尤其是Cds)。再加上，因源極墊區域SPA與汲極區域DA形成重疊區域O1，且汲極墊區域DPA與源極區域SA形成重疊區域O2，重疊區域O1之面積小於或等於40%之汲極區域DA的面積，且重疊區域O2之面積小於或等於40%之源極區域SA的面積，因此可有效減少第一源極墊260與汲極240之間，以及第一汲極墊270與源極230之間所生成的寄生電容(尤其是Cds)。在本發明之另一實施方式中，重疊區域O1之面積大於1%之汲極區域DA的面積，而小於20%之汲極區域DA的面積，且重疊區域O2之面積大於1%之源極區域SA的面積，而小於20%之源極區域SA的面積。另一方面，至少部份之第一源極墊260位於汲極240的上方，且至少部份之第一汲極墊270位於源極230的上方，因此可縮小電晶體200的尺寸，進而增加主動層210之面積使用率。

接著請一併參照第1圖與第2圖。半導體裝置封裝體可更包含閘極接腳610、源極接腳620與汲極接腳630。閘極接腳610電性連接導線架400與閘極220，例如在第1圖中，閘極接腳610連接至導線架400，而再藉由導電元件500與閘極墊310而電性連接至閘極220。源極接腳620電性連接源極230，例如源極接腳620可藉由導電元件500與第一源極墊260而與源極230電性連接。汲極接腳630電性連接汲極240，例如汲極接腳630可藉由導電元件500與第一汲極墊270而與汲極240電性連接。源極接腳620與汲極接腳630分別與導線架400電性絕緣。

另一方面，半導體裝置封裝體可更包含封裝材700，包覆基板100、電晶體200、導線架400、導電元件500、部份之閘極接腳610、部份之源極接腳620與部份之汲極接腳630，且暴露出另一部份之閘極接腳610、另一部份之源極接腳620與另一部份之汲極接腳630。其中為了清楚起見，第1圖之封裝材700以虛線表示。封裝材700可保護電晶體200，並且半導體裝置封裝體可藉由暴露出之部份閘極接腳610、部份源極接腳620與部份汲極接腳630而與其他元件進行電性連接。

接著對電晶體200進行進一步的說明。請參照第2圖。詳細而言，在本實施方式中，第一源極墊260包含源極墊本體262與至少一源極墊分支264，其中源極墊本體262的方向約略垂直於源極230之方向，而源極墊分支264的方向約略平行於源極230之方向。源極墊本體262在主動層210(如第3A圖所繪示)上的正投影與汲極區域DA至少部分重疊，例如在第2圖中即為重疊區域O1。第一汲極墊270包含汲極墊本體272與至少一汲極墊分支274，其中汲極墊本體272的方向約略垂直於汲極240之方向，而汲極墊分支274的方向約略平行於汲極240之方向。汲極墊本體272與源極墊本體262分開，其中汲極墊本體272在主動層210上的正投影與源極區域SA至少部分重疊，例如在第2圖中即為重疊區域O2。源極墊分支264由源極墊本體262向汲極墊本體272的方向延伸。汲極墊分支274由汲極墊本體272向源極墊本體262的方向延伸。在本發明之另一實施方式中，源極墊分支264可包含有長條型以外之形狀，例如可為波浪型、折線型、不規則型或其組合，而由源極墊本體262朝向汲極墊本體272延伸。同樣地，汲極墊分支274亦可是產品之設計而採用不同的形狀，而由汲極墊本體272朝向源極墊本體262延伸。

請一併參照第2圖與第3A圖。詳細而言，源極墊分支264在主動層210上的正投影與源極230至少部份重疊，因此源極插塞280可位於源極墊分支264與源極230之間，使得第一源極墊260與源極230之間具有充分的電性連接，藉以改善源極230本身的電阻值。另一方面，當單位長度之源極墊分支264所具有的電阻值小於單位長度之源極230所具有的電阻值(例如在第3A圖中，第一源極墊260的厚度T2，亦即源極墊分支264的厚度，大於源極230的厚度T1)時，此結構亦能達到改善源極230本身的電阻值的效果。

另外，汲極墊分支274在主動層210上的正投影與汲極240至少部份重疊，因此汲極插塞290可位於汲極墊分支274與汲極240之間，使得第一汲極墊270與汲極240之間具有充分的電性連接，藉以改善汲極240本身的電阻值。另一方面，當單位長度之汲極墊分支274所具有的電阻值小於單位長度之汲極240所具有的電阻值(例如在第3A圖中，第一汲極墊270的厚度T2，亦即汲極墊分支274的厚度，大於汲極240的厚度T1)時，此結構亦能達到改善汲極240本身的電阻值的效果。

接著請參照第3B圖，其為沿第2圖之線段3B-3B的剖面圖。對於源極墊本體262而言，源極墊本體262與源極230之間亦可具有源極插塞280，以使得源極墊本體262與源極230之間具有充分的電性連接。另一方面，因源極墊本體262與汲極240之間保持電性絕緣，因此源極墊本體262與汲極240之間(即位於重疊區域O1上方之部份第一絕緣層250)便不存在任何插塞。

接著參照第3C圖，其為沿第1圖之線段3C-3C的剖面圖。對於汲極墊本體272而言，汲極墊本體272與汲極240之間亦可具有汲極插塞290，以使得汲極墊本體272與汲極240之間具有充分的電性連接。另一方面，因汲極墊本體272與源極230之間保持電性絕緣，因此汲極墊本體272與源極230之間(即位於重疊區域O2上方之部份第一絕緣層250)便不存在任何插塞。

請回到第2圖。綜合上述，第一源極墊260藉由源極墊分支264與部份之源極墊本體262而與源極230作電性連接，使得第一源極墊260與源極230之間可充份導通電流，藉此改善源極230之電阻值。同樣的，第一汲極墊270藉由汲極墊分支274與部份之汲極墊本體272而與汲極240作電性連接，使得第一汲極墊270與汲極240之間可充份導通電流，藉此改善汲極240之電阻值。

接著請回到第2圖與第3A圖。在本實施方式中，源極230、汲極240與閘極220共同界定出一主動區202，其包含有源極區域SA、汲極區域DA以及位於其間主動層210中會有電流通過的區域，而電晶體200更包含絕緣區320圍繞於主動區202，且絕緣區320至少部分位於主動層210中，用以避免漏電流的產生，並提高崩潰電壓。在第2圖中，第一源極墊260與第一汲極墊270皆完全落於主動區202中，換言之，本實施方式之電晶體200的尺寸可沿著絕緣區320切割，如此一來，絕大多數的主動區202皆可被使用，而不需於額外非主動區中加入容納汲極墊與源極墊之區域，故可有效縮減電晶體200的尺寸，或在同樣的尺寸下，製作能承受更高崩潰電壓或更大導通電流的電晶體200。然而在其他的實施方式中，第一源極墊260與/或第一汲極墊270可部份落於主動區202中。基本上，只要源極墊區域SPA與汲極區域DA能夠形成重疊區域O1，且重疊區域O1小於或等於40%之汲極區域DA的面積，與/或汲極墊區域DPA與源極區域SA能夠形成重疊區域O2，且重疊區域O2小於或等於40%之源極區域SA的面積，皆在本發明之範疇中。

請參照第3A圖。在一或多個實施方式中，主動層210包含複數不同的氮基(nitride-based)半導體層，以於異質接合(heterojunction)處產生二維電子氣(2DEG)，做為導電通道。例如可使用相互疊合的氮化鎵(GaN)層212與氮化鎵鋁(AlGaN)層214，其中氮化鎵鋁層214位於氮化鎵層212上。此種結構下，二維電子氣可存在於氮化鎵層212與氮化鎵鋁層214之間的界面。因此在電晶體200處於開啟狀態下，源極230與汲極240之間的導通電流可沿著氮化鎵層212與氮化鎵鋁層214之間的界面而流動。另一方面，電晶體200可更包含有一緩衝層(未繪示)，設置於主動層210與基板100之間。

接著請回到第2圖。在本實施方式中，源極230與汲極240的數量皆為複數個，且源極230與汲極240交錯排列，以增加電晶體200的導通電流量。因此為了充分電性連接至這些源極230與汲極240，源極墊分支264的數量可為複數個，且汲極墊分支274的數量亦可為複數個。源極墊分支264與汲極墊分支274交錯排列且位於源極墊本體262與汲極墊本體272之間，其中該些源極墊分支264皆位於該些源極230的上方，且該些汲極墊分支274皆位於該些汲極240的上方。因此第一源極墊260與第一汲極墊270皆形成指叉形。

接著請參照第3A圖。在本實施方式中，電晶體200可更包含保護層330，覆蓋主動層210。保護層330具有至少一源極開口332與至少一汲極開口334於其中，源極230與汲極240分別至少部分位於源極開口332與汲極開口334中，例如在第3A圖中，源極230與汲極240分別位於源極開口332與汲極開口334中，以電性接觸主動層210。

而在一或多個實施方式中，電晶體200可更包含閘極介電層340，閘極介電層340至少介於閘極220與主動層210之間。第一絕緣層250覆蓋閘極介電層340。閘極介電層340可選擇覆蓋保護層330，且閘極介電層340具有至少一第一源極間通孔342與至少一第一汲極間通孔344。因此源極插塞280部份位於第一源極間通孔342中，以電性連接第一源極墊260與源極230；而汲極插塞290部份位於第一汲極間通孔344 中，以電性連接第一汲極墊270與汲極240。

在一或多個實施方式中，保護層330具有閘極開口336於其中，且閘極介電層340與閘極220覆蓋閘極開口336，閘極開口336的存在能夠調整閘極220的電性特性，例如在本實施方式中，電晶體200可作為一空乏型(Depletion Mode)電晶體。然而在其他的實施方式中，保護層330亦可不具有閘極開口336，本發明不以此為限。

接下來將以實施例來說明本實施方式之電晶體200的電性特性。請一併參照第2圖與第3A圖。其中應注意的是，為了方便起見，在本實施例中，以單一閘極220、單一源極230與單一汲極240作電性特性之計算以說明。在本實施例中，源極230與汲極240分別皆具有寬度W=4 μm與長度L2=1000 μm，因此源極區域SA的面積與汲極區域DA的面積皆為L2*W=4000 μm² 。另外重疊區域O1具有長度L1=100 μm，且重疊區域O2具有長度L3=100 μm，因此重疊區域O1之面積=L1*W=400 μm² ，而重疊區域O2之面積=L3*W=400 μm² ，即重疊區域O1之面積為10%之汲極區域DA之面積，且重疊區域O2之面積為10%之源極區域SA之面積。相較傳統垂直型電路佈局架構而言，本發明之寄生電容只為傳統垂直型電路佈局架構的20%。

另一方面，源極230與汲極240之厚度T1皆為0.2 μm，而第一源極墊260與第一汲極墊270之厚度T2皆為4 μm，源極墊本體262與汲極墊分支274相距距離D1=10 μm，汲極墊本體272與源極墊分支264相距距離D2=10 μm，源極墊分支264的寬度Ws=15 μm，汲極墊分支274的寬度Wd=4.2 μm，且源極230、汲極240、第一源極墊260與第一汲極墊270之電阻係數皆為ρ。由於源極230與汲極240之單位長度之電阻遠大於第一源極墊260與第一汲極墊270之單位長度之電阻，因此在有第一源極墊260與第一汲極墊270之區域，源極230、汲極240之效應可忽略不計，以簡化計算。承前所述，源極230與第一源極墊260結合之阻值大約為Rs=ρ*(L3+D2)/(T1*W)+ρ*(L2-L3-D2-L1)/(T2*Ws)~151*ρ (在此忽略源極墊本體260的阻值)，且汲極240與第一汲極墊270結合之阻值大約為Rd=ρ*(L1+D1)/(T1*W)+ρ*(L2-L1-D1-L3)/(T2*Wd)~185*ρ (在此忽略汲極墊本體272的阻值)。如源極230、汲極240、第一源極墊260與第一汲極墊270的材料不變，傳統垂直型電路佈局架構的源極墊或汲極墊之Rs(或Rd)約為625ρ，所以本發明其電阻及寄生電容皆小於傳統垂直型電路佈局架構之習知技術。並且在面積利用率方面也優於水平電路佈局架構(源極墊及汲極墊所需之面積全部在主動區外)之習知技術。

接著請一併參照第4圖與第5圖，其中第4圖為本發明另一實施方式之半導體裝置封裝體的上視圖，第5圖為第4圖之半導體裝置封裝體的電路圖。在本實施方式中，電晶體200可為空乏型電晶體，且半導體裝置封裝體可更包含一增強型(Enhancement Mode)電晶體800，與電晶體200電性連接。以電路圖而言，如第5圖所示，電晶體200之源極230可電性連接增強型電晶體800之汲極840。以結構來看，如第4圖所示，電晶體200之源極230(如第2圖所繪示)電性連接至第一源極墊260，而第一源極墊260再藉由導電元件503電性連接至另一導線架400’。增強型電晶體800之汲極840(如第5圖所標示)相對於源極830設置，也就是說，汲極840直接接觸導線架400’以與之電性連接。如此一來即完成電晶體200之源極230與增強型電晶體800之汲極840之間的電性連接。另一方面，閘極接腳610藉由導電元件504電性連接至增強型電晶體800之閘極820，源極接腳620藉由導電元件505而電性連接至增強型電晶體800之源極830，且汲極接腳630藉由導電元件506而電性連接至電晶體200之第一汲極墊270。請回到第5圖。在本發明之一實施例中，電晶體200之閘極220可電性連接增強型電晶體800之源極830，以簡化電路控制。如第4圖所示，電晶體200之閘極220(如第2圖所繪示)連接至閘極墊310，而閘極墊310再藉由導電元件501電性連接至導線架400，藉由導電元件502電性連接導線架400與增強型電晶體800之源極830，如此一來即完成電晶體200之閘極220與增強型電晶體800之源極830之間的電性連接。在本發明之另一實施例中，電晶體200之閘極220未電性連接至增強型電晶體800之源極830，且半導體裝置封裝體具有一獨立之接腳，連接到電晶體200之閘極220，因此可視產品需求對電晶體200之閘極220進行獨立的電路控制操作。

在本發明之一實施例中，電晶體200係為一具有高操作電壓、低導通電阻之空乏型電晶體，例如氮化鎵電晶體，而增強型電晶體800係為一具有高切換速度的增強型電晶體，因此所組成的開關元件可等效成一具有高操作電壓、低導通電阻與高切換速度的增強型電晶體。

接著請一併參照第6圖與第7圖，其中第6圖為本發明再一實施方式之半導體裝置封裝體的上視圖，第7圖為第6圖沿線段7-7的剖面圖。本實施方式與第1圖之實施方式的不同處在於間絕緣層900的存在。在本實施方式中，半導體裝置封裝體可更包含間絕緣層900，置於導線架400與基板100之間。間絕緣層900的存在可進一步降低半導體裝置封裝體整體的寄生電容。具體而言，因第1圖之半導體裝置封裝體整體的導線架400電性連接至閘極220，因此導線架400與電晶體200之間便會存在一閘極與汲極間寄生電容。而在本實施方式中，基板100與電晶體200之主動層210之間具有一閘極與汲極間寄生電容，而因間絕緣層900的存在，基板100與導線架400之間會存在另一閘極與汲極間寄生電容，此二寄生電容以串聯方式存在，因此若基板100與導線架400之間的閘極與汲極間寄生電容Cgd2小於基板100與主動層210之間的閘極與汲極間寄生電容，則可進一步降低半導體裝置封裝體整體的寄生電容。至於本實施方式之其他細節因與第1圖的實施方式相同，因此便不再贅述。

接著請參照第8圖，其為本發明又一實施方式之半導體裝置封裝體的上視圖，其中第8圖之半導體裝置封裝體的電路圖如第5圖所示。本實施方式與第4圖之實施方式的不同處在於間絕緣層900的存在。如此的設置可進一步降低半導體裝置封裝體整體，尤其是電晶體200的寄生電容，因此可增加半導體裝置封裝體整體的崩潰電壓。至於本實施方式之其他細節因與第4圖的實施方式相同，因此便不再贅述。

接著請一併參照第9圖與第2圖，其中第9圖為本發明另一實施方式之半導體裝置封裝體的上視圖，而本實施方式之電晶體200的結構則如第2圖所示。本實施方式與第1圖之實施方式的不同處在於導線架400與閘極220之間的連接關係。在本實施方式中，導線架400分別與閘極220、源極230與汲極240電性絕緣，也就是說，導線架400具有浮動電位，因此導線架400也就不會與電晶體200之間產生寄生電容。從結構來看，閘極接腳610電性連接閘極220，例如在第9圖中，閘極接腳610可藉由導電元件500與閘極墊310而電性連接至閘極220。源極接腳620電性連接源極230，例如在第9圖中，源極接腳620可藉由導電元件500與第一源極墊260而與源極230電性連接。汲極接腳630電性連接汲極240，例如在第9圖中，汲極接腳630可藉由導電元件500與第一汲極墊270而與汲極240電性連接。閘極接腳610、源極接腳620與汲極接腳630分別與導線架400電性絕緣。另外，在其他的實施方式中，半導體裝置封裝體可更包含間絕緣層900(如第8圖所繪示)，置於基板100與導線架400之間，以進一步降低半導體裝置封裝體整體的電容值。至於本實施方式之其他細節因與第1圖的實施方式相同，因此便不再贅述。

接著請參照第10圖，其為本發明再一實施方式之半導體裝置封裝體的上視圖，其中第10圖之半導體裝置封裝體的電路圖如第5圖所示。本實施方式與第4圖之實施方式的不同處在於導線架400與閘極墊310之間的連接關係。在本實施方式中，電晶體200之閘極墊310與增強型電晶體800之源極830皆不與導線架400電性連接，閘極墊310藉由導電元件507而直接電性連接源極830，因此導線架400具有浮動電位，導線架400也就不會與電晶體200之間產生寄生電容。然而在其他的實施方式中，半導體裝置封裝體可更具有一獨立之接腳，電性連接電晶體200之閘極220，以視產品需求對電晶體200之閘極220進行獨立的電路控制操作。另外，在其他的實施方式中，半導體裝置封裝體可更包含間絕緣層900(如第8圖所繪示)，置於基板100與導線架400之間，以進一步降低半導體裝置封裝體整體的電容值。至於本實施方式之其他細節因與第4圖的實施方式相同，因此便不再贅述。

接著請一併參照第11圖與第7圖，其中第11圖為本發明又一實施方式之半導體裝置封裝體的上視圖，而本實施方式之電晶體200的結構則如第7圖所示。本實施方式與第6圖之實施方式的不同處在於導線架400與閘極220、源極230之間的連接關係。在本實施方式中，導線架400電性連接源極230，然而在其他的實施方式中，導線架400可換為電性連接汲極240。從結構上來看，閘極接腳610電性連接閘極220，例如在第11圖中，閘極接腳610可藉由導電元件500與閘極墊310而電性連接至閘極220。源極接腳620電性連接源極230，例如源極接腳620可連接導線架400，再藉由導電元件500與第一源極墊260而與源極230電性連接。汲極接腳630電性連接汲極240，例如汲極接腳630可藉由導電元件500與第一汲極墊270而與汲極240電性連接。

在本實施方式中，基板100與電晶體200之主動層210之間具有一源極與汲極間寄生電容，而因間絕緣層900的存在，基板100與導線架400之間會存在另一源極與汲極間寄生電容，此二寄生電容以串聯方式存在，因此若基板100與導線架400之間的閘極與汲極間寄生電容小於基板100與主動層210之間的閘極與汲極間寄生電容，則可進一步降低半導體裝置封裝體整體的寄生電容。至於本實施方式之其他細節因與第6圖的實施方式相同，因此便不再贅述。

接著請參照第12圖，其為本發明另一實施方式之半導體裝置封裝體的上視圖，其中第12圖之半導體裝置封裝體的電路圖如第5圖所示，而本實施方式之電晶體200的結構則如第7圖所示。以結構上而言，如第12圖所示，電晶體200之閘極220(如第7圖所繪示)連接至閘極墊310，而閘極墊310再藉由導電元件511電性連接至增強型電晶體800之源極830，如此一來即完成電晶體200之閘極220與增強型電晶體800之源極830之間的電性連接。然而在其他的實施方式中，半導體裝置封裝體可更具有一獨立之接腳，而可視產品需求對電晶體200之閘極220進行獨立的電路控制操作。另一方面，電晶體200之源極230(如第7圖所繪示)電性連接至第一源極墊260，而第一源極墊260再藉由導電元件512電性連接至導線架400。增強型電晶體800之汲極840(如第5圖所標示)相對於源極830設置，也就是說，汲極840直接接觸導線架400以與之電性連接。如此一來即完成電晶體200之源極230與增強型電晶體800之汲極840之間的電性連接。另一方面，閘極接腳610藉由導電元件513電性連接至增強型電晶體800之閘極820，源極接腳620藉由導電元件514而電性連接至增強型電晶體800之源極830，且汲極接腳630藉由導電元件515而電性連接至電晶體200之第一汲極墊270。同樣地，在基板100與導線架400之間可設有一間介電層900，以進一步降低半導體裝置封裝體的電容值，至於本實施方式之其他細節因與第8圖的實施方式相同，因此便不再贅述。

接著請一併參照第13圖與第2圖，其中第13圖為本發明再一實施方式之半導體裝置封裝體的底視圖，而本實施方式之電晶體200的結構則如第2圖所示。本實施方式與第1圖之實施方式的不同處在於導線架400的組成。在本實施方式中，導線架400包含有一第一部分400a、一第二部分400b與一第三部分400c，且電晶體200以覆晶型式電性連接導線架400上，其中第一部分400a藉由閘極墊310而電性連接閘極220，第二部分400b藉由第一源極墊260而電性連接源極230，第三部分400c藉由第一汲極墊270而電性連接汲極240。第一部分400a、第二部分400b與第三部分400c可當成接腳而與其他元件電性連接。此外，為進一步降低半導體裝置封裝體的電容，同樣可以採用前述方式，將基板100與閘極220電性連接，例如透過內部連線或是外部電性連接裝置，將基板100電性連接至閘極220。在本發明之另一實施例中，基板100上相對於電晶體200之另一側，可額外設有一間絕緣層，其上並設有一與閘極220相互電性連接之導電層，以進一步降低半導體裝置封裝體的電容。

上述內容皆是以封裝方面進行敘述，接下來則針對電晶體200內容進行進一步的說明。接著請一併參照第14圖與第15A圖，其中第14圖為第1圖之區域M另一實施方式的局部放大圖，且第15A圖為沿第14圖之線段15A-15A的剖面圖。本實施方式與第2圖之實施方式的不同處在於源極230與汲極240的結構，以及間介電層350的存在。在本實施方式中，電晶體200更包含間介電層350，覆蓋閘極介電層340，且間介電層350具有至少一第二源極間通孔352。另一方面，源極230包含下源極子部232、上源極子部234與至少一源極間插塞236。下源極子部232位於源極開口332中，且上源極子部234位於間介電層350上。源極間插塞236位於第一源極間通孔342與第二源極間通孔352中，並電性連接上源極子部234與下源極子部232。

另外，間介電層350亦可具有至少一第二汲極間通孔354。且汲極240包含下汲極子部242、上汲極子部244與至少一汲極間插塞246。下汲極子部242位於汲極開口334中，且上汲極子部244位於間介電層350上。汲極間插塞246位於第一汲極間通孔344與第二汲極間通孔354中，並電性連接上汲極子部244與下汲極子部242。

在本實施方式中，源極230中的下源極子部232會直接接觸主動層210，通常下源極子部232為歐姆電極，其單位長度電阻值較大，因此在下源極子部232的上方可加上上源極子部234，其中單位長度之上源極子部234所具有的電阻值小於單位長度之下源極子部232所具有的電阻值，因此藉由上源極子部234與下源極子部232的電性連接，可降低源極230整體的電阻值。

類似的，汲極240中的下汲極子部242會直接接觸主動層210，通常下汲極子部242為歐姆電極，其單位長度電阻值較大，因此在下汲極子部242的上方可加上上汲極子部244，其中單位長度之上汲極子部244所具有的電阻值小於單位長度之下汲極子部242所具有的電阻值，因此藉由上汲極子部244與下汲極子部242的電性連接，可降低汲極240整體的電阻值。

接著請參照第15B圖，其為沿第14圖之線段15B-15B的剖面圖。現在將詳細介紹於源極墊本體262下方之各層電極的電性連接。首先，源極墊本體262與上源極子部234之間以源極插塞280形成電性連接，而在源極墊本體262下方之上源極子部234與下源極子部232之間以源極間插塞236形成電性連接，因此源極230與源極墊本體262之間可充分導通電流。另外在源極墊本體262下方之上汲極子部244與下汲極子部242之間以汲極間插塞246形成電性連接，因此之上汲極子部244與下汲極子部242之間可充分導通電流。

接著請參照第15C圖，其為沿第14圖之線段15C-15C的剖面圖。接下來將詳細介紹於汲極墊本體272下方之各層電極的電性連接。首先，汲極墊本體272與上汲極子部244之間以汲極插塞290形成電性連接，而在汲極墊本體272下方之上汲極子部244與下汲極子部242之間以汲極間插塞246形成電性連接，因此汲極240與汲極墊本體272之間可充分導通電流。另外在汲極墊本體272下方之上源極子部234與下源極子部232之間以源極間插塞236形成電性連接，因此之上源極子部234與下源極子部232之間可充分導通電流。至於本實施方式的其他細節因與第2圖之實施方式相同，因此便不再贅述。

接著請參照第16A圖，其為第1圖之電晶體200再一實施方式的剖面圖，其剖面位置與第15A圖之剖面位置相同。本實施方式與第15A圖之實施方式的不同處在於閘極中間層360與第一閘極間插塞370的存在。在本實施方式中，間介電層350更具有至少一第一閘極間通孔356，且電晶體200可更包含閘極中間層360與第一閘極間插塞370。閘極中間層360置於間介電層350與第一絕緣層250之間。第一閘極間插塞370置於第一閘極間通孔356中，並電性連接閘極中間層360與閘極220。請先回到第15A圖，為了分散主動層210之電場，上源極子部234通常會加入場板，此場板延伸至閘極220上方。如此的結構不但使得閘極220與上源極子部234之間會產生閘極-源極間寄生電容，而使得電晶體200之閘極220與源極230間的電容值(Cgs)增加，也會使得上源極子部234與主動層210之間形成源極-汲極間寄生電容，再回到第15C圖，上源極子部234與汲極墊本體272亦會產生寄生電容，而使得電晶體200之源極230與汲極240間的電容值(Cds)增加。請回到第16A圖，不過因在本實施方式中，閘極中間層360位於閘極220上方，因此可替代上源極子部234之場板作用，使得上源極子部234可不必再延伸至閘極220上方，因此可一舉降低電容值Cgs與Cds。再加上，閘極中間層360可與上源極子部234一併製作，因此也就不會增加額外的製程。

另一方面，在一或多個實施方式中，會適當設計第一源極墊260、第一汲極墊270與閘極220之間的位置，以使其於主動層210上的正投影均不重疊，或者第一源極墊260、第一汲極墊270至少一者與閘極220之間的重疊區域小於閘極220於主動層210上的正投影之面積的10%。也就是說，第一源極墊260與第一汲極墊270均不延伸，或僅少部分延伸至閘極220的上方。如此的結構能夠進一步降低電容值Cgs與Cds。至於本實施方式的其他細節因與第15A圖之實施方式相同，因此便不再贅述。

接著請參照第16B圖，其為第1圖之電晶體200再一實施方式的剖面圖，其剖面位置與第16A圖之剖面位置相同。本實施方式與第16A圖之實施方式的不同處在於第一源極墊260、上源極子部234與閘極220之間的相對位置。在本實施方式中，閘極220分別與第一源極墊260以及上源極子部234於主動層210上的正投影均部份重疊，其中重疊區域的面積可小於閘極220於主動層210上的正投影之面積的10%，另外第一源極墊260與閘極中間層360於主動層210上的正投影可不重疊，以降低源極230與閘極220之間的電容值。如此的設置可讓第一源極墊260與上源極子部234皆具有較大的佈線面積，以降低源極230整體之電阻值。另外，在其他的實施方式中，閘極220亦可分別與第一汲極墊270以及上汲極子部244於主動層210上的正投影均部份重疊，其中重疊區域的面積可小於閘極220於主動層210上的正投影之區域的10%，以降低汲極240整體之電阻值。至於本實施方式的其他細節因與第16A圖之實施方式相同，因此便不再贅述。

接著請參照第16C圖，其為第1圖之電晶體200再一實施方式的剖面圖，其剖面位置與第16A圖之剖面位置相同。本實施方式與第16A圖之實施方式的不同處在於間介電層350的結構與金屬層365以及第二閘極間插塞375的設置。在本實施方式中，間介電層350包含上介電部358與下介電部359。上介電部358具有至少一第二閘極間通孔358a。下介電部359置於上介電部358與閘極介電層340之間。電晶體200更包含金屬層365與至少一第二閘極間插塞375。金屬層365置於上介電部358與下介電部359之間，且金屬層365與閘極中間層360於主動層210上的正投影部份重疊。第二閘極間插塞375置於第二閘極間通孔358a中，並電性連接閘極中間層360與金屬層365。金屬層365可更進一步分散閘極220之端點的電場，另外因金屬層365藉由閘極中間層360電性連接至閘極220，因此金屬層365的存在亦不會增加源極230與汲極240之間的電容值。至於本實施方式的其他細節因與第16A圖之實施方式相同，因此便不再贅述。

接著請參照第17圖，其為第1圖之電晶體200又一實施方式的剖面圖，其剖面位置與第3A圖之剖面位置相同。本實施方式與第3A圖之實施方式的不同處在於閘極220與主動層210之間的結構關係。在本實施方式中，主動層210具有一凹槽216，更具體的說，凹槽216位於氮化鎵鋁層214中，且電晶體200之保護層330具有閘極開口336於其中，並暴露凹槽216。閘極介電層340與閘極220覆蓋閘極開口336與凹槽216。閘極220可藉由凹槽216而影響主動層210之二維電子氣的存在，因此相較於第3A圖之空乏型電晶體，本實施方式之電晶體200可為增強型電晶體。至於本實施方式的其他細節因與第3A圖之實施方式相同，因此便不再贅述。

接著請同時參照第18圖至第19D圖，其中第18圖為第1圖之電晶體200又一實施方式的上視圖，第19A圖為沿第18圖之線段19A-19A的剖面圖，第19B圖為沿第18圖之線段19B-19B的剖面圖，第19C圖為沿第18圖之線段19C-19C的剖面圖，而第19D圖為沿第18圖之線段19D-19D的剖面圖。本實施方式與第2圖之實施方式的不同處在於第二絕緣層380、第二源極墊385、第二汲極墊390、源極墊連接部395與汲極墊連接部397的存在。請先一併參照第18圖、第19A圖與第19B圖。在本實施方式中，第二絕緣層380置於第一源極墊260與第一絕緣層250上。第二絕緣層380具有源極墊開口382，暴露出部分之第一源極墊260，且第二絕緣層380之厚度T3大於7微米。第二源極墊385置於第二絕緣層380上。源極墊連接部395位於源極墊開口382中，並電性連接第一源極墊260與第二源極墊385。如第19A圖所示，第二源極墊385與第一源極墊260藉由源極墊連接部395形成電性連接，如第19B圖所示，僅管第二源極墊385與第一汲極墊270的交疊區域會產生寄生電容，然而因第二絕緣層380的厚度T3大於7微米，其所產生之寄生電容亦不大。如此一來，第二源極墊385於主動層210之正投影的區域A1之面積可大於源極墊本體262於主動層210之正投影區域之面積，以利於外接線路的連接。

接著請一併參照第18圖、第19C圖與第19D圖。第二絕緣層380更置於第一汲極墊270上。第二絕緣層380更具有汲極墊開口384，暴露出部分之第一汲極墊270。第二汲極墊390與第二源極墊385分開，且亦置於第二絕緣層380上。汲極墊連接部397位於汲極墊開口384中，並電性連接第一汲極墊270與第二汲極墊390。如第19C圖所示，第二汲極墊390與第一汲極墊270藉由汲極墊連接部397形成電性連接。如第19D圖所示，僅管第二汲極墊390與第一源極墊260的交疊區域會產生寄生電容，然而因第二絕緣層380的厚度T3大於7微米，其所產生之寄生電容亦不大。如此一來，第二汲極墊390於主動層210之正投影的區域A2之面積可大於汲極墊本體272於主動層210之正投影區域之面積，以利於外接線路的連接。

在本實施方式中，第二絕緣層380的材質為聚酰亞胺(Polyimide, PI)、光阻材料(PR)、苯環丁烯(Benzo Cyclo Butane, BCB)、塗式玻璃(Spin on Glass, SOG)、塑膠或上述之任意組合，且第二絕緣層380例如可以旋轉塗佈法形成於第一源極墊260、第一汲極墊270與第一絕緣層250上，本發明不以此為限。至於本實施方式的其他細節因與第2圖之實施方式相同，因此便不再贅述。另外應注意的是，雖然在本實施方式中，第二絕緣層380、第二源極墊385、第二汲極墊390、源極墊連接部395與汲極墊連接部397皆位於第2圖之實施方式的電晶體200上，然而在其他的實施方式中，第二絕緣層380、第二源極墊385、第二汲極墊390、源極墊連接部395與汲極墊連接部397亦可置於其他在上述所提及之實施方式的電晶體200上。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基板

200‧‧‧電晶體

260‧‧‧第一源極墊

270‧‧‧第一汲極墊

310‧‧‧閘極墊

400‧‧‧導線架

500‧‧‧導電元件

610‧‧‧閘極接腳

620‧‧‧源極接腳

630‧‧‧汲極接腳

700‧‧‧封裝材

M‧‧‧區域

Claims

一種半導體裝置封裝體，包含：
一基板；
一電晶體，置於該基板上，該電晶體包含：
一主動層；
至少一源極，位於該主動層上，且該源極在該主動層上的正投影形成一源極區域；
至少一汲極，位於該主動層上，該汲極與該源極分開，且該汲極在該主動層上的正投影形成一汲極區域；
至少一閘極，位於該主動層上方，並介於該源極與該汲極之間；
一第一絕緣層，至少覆蓋部份該源極與部份該汲極，該第一絕緣層具有至少一源極通孔與至少一汲極通孔於其中；
一第一源極墊，位於該第一絕緣層上，且該第一源極墊在該主動層上的正投影形成一源極墊區域，該源極墊區域與該汲極區域至少部分重疊，且該源極墊區域與該汲極區域的重疊面積，小於或等於40%之該汲極區域的面積；
一第一汲極墊，位於該第一絕緣層上；
至少一源極插塞，位於該源極通孔中，並電性連接該第一源極墊與該源極；以及
至少一汲極插塞，位於該汲極通孔中，並電性連接該第一汲極墊與該汲極；以及
一導線架，置於該基板相對該電晶體之一側，且電性連接該閘極。
如請求項1所述之半導體裝置封裝體，更包含：
一閘極接腳，電性連接該導線架與該閘極；以及
一源極接腳與一汲極接腳，分別電性連接該源極與該汲極，且分別與該導線架電性絕緣。
如請求項1所述之半導體裝置封裝體，更包含：
一間絕緣層，置於該導線架與該基板之間。
如請求項3所述之半導體裝置封裝體，其中該基板與該導線架之間的寄生電容小於該基板與該電晶體之間的寄生電容。
一種半導體裝置封裝體，包含：
一基板；
一電晶體，置於該基板上，該電晶體包含：
一主動層；
至少一源極，位於該主動層上，且該源極在該主動層上的正投影形成一源極區域；
至少一汲極，位於該主動層上，該汲極與該源極分開，且該汲極在該主動層上的正投影形成一汲極區域；
至少一閘極，位於該主動層上方，並介於該源極與該汲極之間；
一第一絕緣層，至少覆蓋部份該源極與部份該汲極，該第一絕緣層具有至少一源極通孔與至少一汲極通孔於其中；
一第一源極墊，位於該第一絕緣層上，且該第一源極墊在該主動層上的正投影形成一源極墊區域，該源極墊區域與該汲極區域至少部分重疊，且該源極墊區域與該汲極區域的重疊面積，小於或等於40%之該汲極區域的面積；
一第一汲極墊，位於該第一絕緣層上；
至少一源極插塞，位於該源極通孔中，並電性連接該第一源極墊與該源極；以及
至少一汲極插塞，位於該汲極通孔中，並電性連接該第一汲極墊與該汲極；以及
一導線架，置於該基板相對於該電晶體之一側，且分別與該閘極、該源極與該汲極電性絕緣。
如請求項5所述之半導體裝置封裝體，更包含：
一閘極接腳、一源極接腳與一汲極接腳，分別電性連接該閘極、該源極與該汲極。
一種半導體裝置封裝體，包含：
一基板；
一電晶體，置於該基板上，該電晶體包含：
一主動層；
至少一源極，位於該主動層上，且該源極在該主動層上的正投影形成一源極區域；
至少一汲極，位於該主動層上，該汲極與該源極分開，且該汲極在該主動層上的正投影形成一汲極區域；
至少一閘極，位於該主動層上方，並介於該源極與該汲極之間；
一第一絕緣層，至少覆蓋部份該源極與部份該汲極，該第一絕緣層具有至少一源極通孔與至少一汲極通孔於其中；
一第一源極墊，位於該第一絕緣層上，且該第一源極墊在該主動層上的正投影形成一源極墊區域，該源極墊區域與該汲極區域至少部分重疊，且該源極墊區域與該汲極區域的重疊面積，小於或等於40%之該汲極區域的面積；
一第一汲極墊，位於該第一絕緣層上；
至少一源極插塞，位於該源極通孔中，並電性連接該第一源極墊與該源極；以及
至少一汲極插塞，位於該汲極通孔中，並電性連接該第一汲極墊與該汲極；
一導線架，置於該基板相對該電晶體之一側，且電性連接該源極或該汲極；以及
一間絕緣層，置於該基板與該導線架之間。
如請求項7所述之半導體裝置封裝體，更包含：
一閘極接腳，電性連接該閘極；以及
一源極接腳與一汲極接腳，分別電性連接該源極與該汲極，且該源極接腳或該汲極接腳電性連接該導線架。
如請求項7所述之半導體裝置封裝體，其中該基板與該導線架之間的寄生電容小於該基板與該電晶體之間的寄生電容。
一種半導體裝置封裝體，包含：
一基板；
一電晶體，置於該基板上，該電晶體包含：
一主動層；
至少一源極，位於該主動層上，且該源極在該主動層上的正投影形成一源極區域；
至少一汲極，位於該主動層上，該汲極與該源極分開，且該汲極在該主動層上的正投影形成一汲極區域；
至少一閘極，位於該主動層上方，並介於該源極與該汲極之間；
一第一絕緣層，至少覆蓋部份該源極與部份該汲極，該第一絕緣層具有至少一源極通孔與至少一汲極通孔於其中；
一第一源極墊，位於該第一絕緣層上，且該第一源極墊在該主動層上的正投影形成一源極墊區域，該源極墊區域與該汲極區域至少部分重疊，且該源極墊區域與該汲極區域的重疊面積，小於或等於40%之該汲極區域的面積；
一第一汲極墊，位於該第一絕緣層上；
至少一源極插塞，位於該源極通孔中，並電性連接該第一源極墊與該源極；以及
至少一汲極插塞，位於該汲極通孔中，並電性連接該第一汲極墊與該汲極；以及
一導線架，該電晶體以覆晶型式電性連接該導線架上，該導線架包含：
一第一部分，電性連接該閘極；
一第二部分，電性連接該源極；以及
一第三部分，電性連接該汲極。
如請求項1、5、7與10任一項所述之半導體裝置封裝體，其中該電晶體為一空乏型電晶體；以及
其中該半導體裝置封裝體更包含一增強型電晶體，與該空乏型電晶體電性連接。
如請求項11所述之半導體裝置封裝體，其中該空乏型電晶體之該源極電性連接該增強型電晶體之一汲極。
如請求項12所述之半導體裝置封裝體，其中該空乏型電晶體之該閘極電性連接該增強型電晶體之一源極。
如請求項1、5、7與10任一項所述之半導體裝置封裝體，其中該電晶體之該第一汲極墊在該主動層上的正投影形成一汲極墊區域，該汲極墊區域與該源極區域至少部分重疊，且該汲極墊區域與該源極區域的重疊面積，小於或等於40%之該源極區域的面積。
如請求項1、5、7與10任一項所述之半導體裝置封裝體，其中該電晶體更包含：
一閘極介電層，至少介於該閘極與該主動層之間；
一間介電層，覆蓋該閘極介電層，且該間介電層具有至少一第一閘極間通孔；
一閘極中間層，置於該間介電層與該第一絕緣層之間；以及
至少一第一閘極間插塞，置於該第一閘極間通孔中，並電性連接該閘極中間層與該閘極。
如請求項15所述之半導體裝置封裝體，其中該第一源極墊、該第一汲極墊與該閘極於該主動層上的正投影均不重疊。
如請求項15所述之半導體裝置封裝體，其中該第一源極墊以及該第一汲極墊至少其中一者與該閘極於該主動層上的正投影部份重疊。
如請求項17所述之半導體裝置封裝體，其中該第一源極墊以及該第一汲極墊至少其中一者與該閘極於該主動層上的正投影之重疊面積，小於該閘極於該主動層的正投影之面積的10%。
如請求項15所述之半導體裝置封裝體，其中該間介電層包含：
一上介電部，具有至少一第二閘極間通孔；以及
一下介電部，置於該上介電部與該閘極介電層之間；以及
其中該電晶體更包含：
一金屬層，置於該上介電部與該下介電部之間，且該金屬層與該閘極中間層於該主動層上的正投影部份重疊；以及
至少一第二閘極間插塞，置於該第二閘極間通孔中，並電性連接該閘極中間層與該金屬層。