TWI675474B - 半導體結構 - Google Patents

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Abstract

本發明提出一種半導體結構，包括：半導體裝置、第一導電層以及閘極通路。半導體裝置包括上表面、閘極端、源極端以及汲極端。第一導電層放置上表面且耦接至源極端。閘極通路與第一導電層相互重疊且耦接至閘極端，閘極通路以及第一導電層用以產生閘極端以及源極端之間之寄生電容。

Description

半導體結構
本發明係有關於一種消除米勒導通(miller turn-on)之電晶體結構，特別係有關於一種消除米勒導通之封閉的閘極通路(gate runner)。
目前大多數開關應用中所面臨之最常見的問題係為，由寄生米勒電容所導致的寄生導通效應。第1圖係顯示電晶體之閘極-汲極電容以及閘極-源極電容。如第1圖所示，電晶體10包括閘極-汲極電容Cgd以及閘極-源極電容Cgs。
當電晶體10係為不導通且接收交流電流IAC時，交流電流IAC流經閘極-汲極電容Cgd以及閘極-源極電容Cgs，使得閘極電壓VG上升。一旦閘極電壓VG夠高而將電晶體10導通時，會產生額外的功率損耗以及誤動作，此即為所謂的米勒導通。因此，消除米勒導通的半導體結構非常重要。
有鑑於此，本發明提出一種半導體結構，包括：一半導體裝置、一第一導電層以及一閘極通路。上述半導體裝置包括一上表面、一閘極端、一源極端以及一汲極端。上述第 一導電層放置上述上表面且耦接至上述源極端。上述閘極通路與第一導電層相互重疊且耦接至上述閘極端，其中上述閘極通路以及上述第一導電層用以產生上述閘極端以及上述源極端之間之一寄生電容。
根據本發明之一實施例，上述第一導電層係為一場板。
根據本發明之一實施例，上述閘極通路係放置上述第一導電層之上。
根據本發明之一實施例，半導體結構更包括：一第一絕緣層以及一第二絕緣層。上述第一絕緣層放置於上述第一導電層以及上述上表面之間。上述第二絕緣層放置於上述第一導電層以及上述閘極通路之間。
根據本發明之一實施例，上述導電層被分成為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互重疊。
根據本發明之一實施例，上述第一導電層係與上述閘極通路相互交錯。
根據本發明之一實施例，半導體結構更包括：一第二導電層以及一第三絕緣層。上述第二導電層放置於上述閘極通路以及上述第一導電層之上且耦接至上述源極端，其中上述第二導電層以及上述閘極端用以產生上述寄生電容。上述第三絕緣層放置於上述閘極通路以及上述第二導電層之間。
根據本發明之一實施例，上述第二導電層係為一場板。
根據本發明之一實施例，半導體結構更包括：一金屬層以及一第四絕緣層。上述金屬層放置於上述第二導電層之上且耦接至上述閘極端，其中上述第二導電層以及上述金屬層用以產生上述寄生電容。上述第四絕緣層放置於上述金屬層以及上述第二導電層之間。
根據本發明之一實施例，上述第二導電層具有一孔洞，其中上述閘通路線透過上述孔洞電性耦接至上述金屬層。
根據本發明之一實施例，上述第一導電層被分成為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互重疊。
根據本發明之一實施例，上述閘極通路放置於上述第一導電層以及上述上表面之間。
根據本發明之一實施例，半導體結構更包括：一第一絕緣層以及一第二絕緣層。上述第一絕緣層放置於上述閘極通路以及上述上表面之間。上述第二絕緣層放置於上述第一導電層以及上述閘極通路之間。
本發明更提出一種半導體結構，包括：一三五族裝置、一第一導電層以及一閘極通路。上述三五族裝置包括一上表面、一閘極端、一源極端以一汲極端。上述第一導電層放置於上述上表面之上且耦接至上述源極端。上述閘極通路與上述第一導電層相互重疊且耦接至上述閘極端，其中上述閘極通路以及上述第一導電層用以產生上述閘極端以及上述源極端之間之一寄生電容。
根據本發明之一實施例，上述第一導電層係為一場板。
根據本發明之一實施例，上述閘極通路放置於上述第一導電層之上。
根據本發明之一實施例，半導體結構更包括：一第一絕緣層以及一第二絕緣層。上述第一絕緣層放置於上述第一導電層以及上述上表面之間。上述第二絕緣層放置於上述第一導電層以及上述閘極通路之間。
根據本發明之一實施例，上述第一導電層被分成為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互重疊。
根據本發明之一實施例，上述第一導電層係與上述閘極通路相互交錯。
根據本發明之一實施例，半導體結構更包括：一第二導電層以及一第三絕緣層。上述第二導電層放置於上述閘極通路以及上述第一導電層之間且耦接至上述源極端，其中上述第二導電層以及上述閘極通路用以產生上述寄生電容。上述第三絕緣層放置於上述閘極通路以及上述第二導電層之間。
根據本發明之一實施例，上述第二導電層係為一場板。
根據本發明之一實施例，半導體結構更包括：一金屬層以及一第四絕緣層。上述金屬層放置於上述第二導電層之上且耦接至上述閘極端，其中上述第二導電層與上述金屬層用以產生上述寄生電容。上述第四絕緣層，放置於上述金屬層 以及上述第二導電層之間。
根據本發明之一實施例，上述第二導電層具有一孔洞，其中上述閘極通路通過上述孔洞耦接至上述金屬層。
根據本發明之一實施例，上述第一導電層被分成為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互重疊。
根據本發明之一實施例，上述閘極通路放置於上述第一導電層以及上述上表面之間。
根據本發明之一實施例，半導體結構更包括：一第一絕緣層以及一第二絕緣層。上述第一絕緣層放置於上述閘極通路以及上述上表面之間。上述第二絕緣層放置於上述第一導電層以及上述閘極通路之間。
根據本發明之一實施例，上述三五族裝置係為一氮化鎵高速電子遷移率電晶體(GaN HEMT)。
根據本發明之一實施例，上述三五族裝置係為一增強型高速電子遷移率電晶體(enhancement mode HEMT)。
10‧‧‧電晶體
200、300、400、500、600、700‧‧‧半導體結構
800、900、1000、1100、1200、1300‧‧‧半導體結構
201、401、501、601、701、801、901‧‧‧半導體裝置
202、402、502、602、702、802、902‧‧‧第一絕緣層
203、320、405、503、603、703‧‧‧第一導電層
803、903、1003、1103、1203、1303‧‧‧第一導電層
204、404、504、604、704、804、904‧‧‧第二絕緣層
205、310、403、505、605、705‧‧‧閘極通路
805、905、1005、1105、1205、1305‧‧‧閘極通路
907、1007、1107、1207、1307‧‧‧第二導電層
1009、1109、1209、1309‧‧‧金屬層
503-1、603-1、1103-1、1207-1、1307-1‧‧‧第一部份
503-2、603-2、1103-2、1207-2、1307-2‧‧‧第二部份
1211、1311‧‧‧孔洞
210‧‧‧上表面
301‧‧‧閘極端
302‧‧‧汲極端
303‧‧‧源極端
906‧‧‧第三絕緣層
Cgd‧‧‧閘極-汲極電容
Cgs‧‧‧閘極-源極電容
IAC‧‧‧交流電流
VG‧‧‧閘極電壓
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
TN‧‧‧第N電晶體
第1圖係顯示電晶體之閘極-汲極電容以及閘極-源極電容；第2圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖；第3圖係顯示根據本發明之一實施例所述之第2圖之半導體結構之上視圖； 第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第6圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第7圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第8圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第9圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第10圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖；第11圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖；第12圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖；以及第13圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範 圍當以申請專利範圍所界定者為準。
值得注意的是，以下所揭露的內容可提供多個用以實踐本發明之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本發明之精神，並非用以限定本發明之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。
回到第1圖，當電晶體10不導通且接收交流電流 IAC時，閘極電壓VG係與電容比例程正比，即：。為了消除米勒導通，閘極-源極電容Cgs必須增加以最小化電容比例，使得閘極電壓VG夠小以保持電晶體10維持於不導通狀態。
第2圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖。如第2圖所示，半導體結構200包括半導體裝置201、第一絕緣層202、第一導電層203、第二絕緣層204以及閘極通路205。半導體裝置201包括上表面210以及至少一電晶體，其中該至少一電晶體包括閘極端(並未顯示於第2圖)、源極端(並未顯示於第2圖)以及汲極端(並未顯示於第2圖)。閘極端、源極端以及汲極端將於下文中詳細敘述。
第一絕緣層202放置於上表面層210之上，第一導 電層203係放置於第一絕緣層202之上，並耦接至半導體裝置201之源極端。第二絕緣層204放置於第一導電層203之上，閘極通路205堆疊於第二絕緣層204之上並與第一導電層203重疊，其中閘極通路205耦接至半導體裝置201之閘極端。
根據本發明之一實施例，第一導電層203以及閘極通路205用以貢獻閘極端以及源極端之寄生電容，使得閘極-汲極電容增加而消除米勒導通。根據本發明之一實施例，第一導電層203係為場板(field plate)。根據本發明之一實施例，場板係用以增加電晶體的效能，如電場損耗。
第3圖係顯示根據本發明之一實施例所述之第2圖之半導體結構之上視圖。如第3圖所示，半導體結構300包括第一電晶體T1、第二電晶體T2、第三電晶體T3、......、第N電晶體TN、閘極端301、汲極端302、源極端303、閘極通路310以及第一導電層320。
第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN分別對應至第2圖之半導體裝置210，每一者皆包括閘極端、源極端以及汲極端。第一電晶體T1、第二電晶體T2、第三電晶體T3、......第N電晶體TN之閘極端、源極端以及汲極端分別耦接至閘極端301、汲極端302以及源極端303。
根據本發明之一實施例，對應至第2圖之閘極通路205之閘極通路310耦接至閘極端301，且跨過第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN之每一者。對應至第2圖之第一導電層203之第一導電層320耦接至源 極端303，並覆蓋第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN。
第3圖之閘極通路310僅用以說明解釋之用，並未以任何形式限定於此。根據本發明之一實施例，閘極通路310可不跨越第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN，因此閘極通路310與第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN之每一者具有一間隙。
根據本發明之一實施例，第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN之每一者可為三五族電晶體。根據本發明之另一實施例，第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN之每一者可為氮化鎵高速電子遷移率電晶體(GaN HEMT)。根據本發之另一實施例，第一電晶體T1、第二電晶體T2、第三電晶體T3、......以及第N電晶體TN之每一者可為增強型高速電子遷移率電晶體(enhancement mode HEMT)。
第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。如第4圖所示，半導體結構400包括半導體裝置401、第一絕緣層402、閘極通路403、第二絕緣層404以及第一導電層405。
將第4圖與第2圖相比，半導體裝置401、第一絕緣層402以及第二絕緣層404分別對應至半導體裝置201、第一絕緣層202以及第二絕緣層204。此外，第一導電層405堆疊於閘極通路403。根據本發明之一實施例，第一導電層405係為場 板。根據本發明之一實施例，場板係用以增加電晶體之效能，如電場耗損(electric field dissipation)。
第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。如第5圖所示，半導體結構500包括半導體裝置501、第一絕緣層502、第一導電層503之第一部份503-1以及第二部份503-2、第二絕緣層504以及閘極通路505。
將第5圖與第2圖相比，除了第一導電層503分割為第一部份503-1以及第二部份503-2以外，半導體裝置501、第一絕緣層502、第一導電層503、第二絕緣層504以及閘極通路505分別對應半導體裝置201、第一絕緣層202、第一導電層203、第二絕緣層204以及閘極通路205。此外，閘極通路505係皆與第一部份503-1以及第二部份503-2重疊。
第6圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。如第6圖所示，半導體結構600包括半導體裝置601、第一絕緣層602、第一導電層603之第一部份603-1以及第二部份603-2、一第二絕緣層604以及閘極通路605。
將第6圖與第5圖相比，除了閘極通路605放置於劃分為第一部份603-1以及第二部份603-2之第一導電層603之下，半導體裝置601、第一絕緣層602、第一導電層603、第二絕緣層604以及閘極通路605分別對應至半導體裝置501、第一絕緣層502、第一導電層503、第二絕緣層504以及閘極通路505。此外，第一部份603-1以及第二部份603-2皆與閘極通路605相互重疊。
第7圖係顯示根據本發明之另一實施例所述之半 導體結構之剖面圖。如第7圖所示，半導體結構700包括半導體裝置701、第一絕緣層702、第一導電層703、第二絕緣層704以及閘極通路705。
將第7圖與第2圖相比，除了第一導電層703與閘極通路705相互交錯但仍與閘極通路705相互重疊之外，半導體裝置701、第一絕緣層702、第一導電層703、第二絕緣層704以及閘極通路705分別對應至半導體裝置201、第一絕緣層202、第一導電層203、第二絕緣層204以及閘極通路205。
第8圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。如第8圖所示，半導體結構800包括半導體裝置801、第一絕緣層802、第一導電層803、第二絕緣層804以及閘極通路805。
將第8圖與第2圖相比，除了閘極通路805與第一導電層803相互交錯但仍與第一導電層803相互重疊之外，半導體裝置801、第一絕緣層802、第一導電層803、第二絕緣層804以及閘極通路805分別對應至半導體裝置201、第一絕緣層202、第一導電層203、第二絕緣層204以及閘極通路205。
第9圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。如第9圖所示，半導體結構900包括半導體裝置901、第一絕緣層902、第一導電層903、第二絕緣層904以及閘極通路905，其中半導體裝置901、第一絕緣層902、第一導電層903、第二絕緣層904以及閘極通路905分別對應至半導體裝置201、第一絕緣層202、第一導電層203、第二絕緣層204以及閘極通路205。
半導體結構900更包括第三絕緣層906以及第二導電層907。第二導電層907耦接至半導體裝置901之源極端，使得閘極-源極電容因閘極通路905以及第二導電層907而更增加。根據本發明之一實施例，第二導電層907係為場板。由於第三絕緣層906並不平整，因此看起來像是第二導電層907包圍閘極通路905。
第10圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖。如第10圖所示，半導體結構1000包括第一導電層1003、閘極通路1005、第二導電層1007以及耦接至半導體裝置之閘極端之金屬層1009，其中第一導電層1003、閘極通路1005以及第二導電層1007分別對應至第9圖之第一導電層903、閘極通路905以及第二導電層907。
第二導電層1007以及金屬層1009之間具有第四絕緣層，為了簡化說明，在此將所有絕緣層以及半導體裝置省略。如第10圖所示，閘極通路1005係由第一導電層1003以第二導電層1007所包圍。金屬層1009更用以增加閘極與源極之間的寄生電容，用以消除米勒導通。
根據本發明之另一實施例，第一導電層1003可被劃分為兩部份，閘極通路1005仍與第一導電層1003之每一部份相互重疊。
第11圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖。如第11圖所示，半導體結構1100包括第一導電層1103、閘極通路1105、第二導電層1107以及耦接至半導體裝置之閘極端之金屬層1109。將第11圖與第10圖相比， 第一導電層1103劃分為第一部份1103-1以及第二部份1103-2。
第12圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖。如第12圖所示，半導體結構1200包括第一導電層1203、閘極通路1205、第二導電層1207之第一部份1207-1、第二導電層1207之第二部份1207-2以及金屬層1209。第一導電層1203、閘極通路1205、第二導電層1207以及金屬層1209分別對應至第10圖之第一導電層1003、閘極通路1005、第二導電層1007以及金屬層1009。
第一部份1207-1以及第二部份1207-2之間具有孔洞1211，金屬層1209經過孔洞1211電性耦接至閘極通路1205。根據本發明之一實施例，金屬導線1209利用貫孔(via)耦接至閘極通路1205。根據本發明之另一實施例，金屬層1209係利用金屬填滿孔洞1211，而電性耦接至閘極通路1205。
根據本發明之一實施例，第一導電層1203可劃分為兩部份，閘極通路1205仍與第一導電層1203之兩個部份相互重疊。
第13圖係顯示根據本發明之另一實施例所述之半導體結構之簡化剖面圖。如第13圖所示，半導體結構1300包括第一導電層1303、閘極通路1305、第二導電層1307之第一部份1307-1、第二導電層1307之第二部份1307-2以及金屬層1309。將第13圖與第12圖相比，第一導電層1203劃分為第一部份1203-1以及第二部份1203-2。
以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或 調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。

Claims (28)

  1. 一種半導體結構，包括：一半導體裝置，包括一上表面、一閘極端、一源極端以及一汲極端；一第一導電層，放置上述上表面且耦接至上述源極端；以及一閘極通路，與第一導電層相互重疊且耦接至上述閘極端，其中上述閘通路線以及上述第一導電層用以產生上述閘極端以及上述源極端之間之一寄生電容。
  2. 如申請專利範圍第1項所述之半導體結構，其中上述第一導電層係為一場板。
  3. 如申請專利範圍第1項所述之半導體結構，其中上述閘極通路係放置上述第一導電層之上。
  4. 如申請專利範圍第3項所述之半導體結構，更包括：一第一絕緣層，放置於上述第一導電層以及上述上表面之間；以及一第二絕緣層，放置於上述第一導電層以及上述閘極通路之間。
  5. 如申請專利範圍第3項所述之半導體結構，其中上述導電層劃分為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互重疊。
  6. 如申請專利範圍第1項所述之半導體結構，其中上述第一導電層係與上述閘極通路相互交錯。
  7. 如申請專利範圍第3項所述之半導體結構，更包括： 一第二導電層，放置於上述閘極通路以及上述第一導電層之上且耦接至上述源極端，其中上述第二導電層以及上述閘極端用以產生上述寄生電容；以及一第三絕緣層，放置於上述閘極通路以及上述第二導電層之間。
  8. 如申請專利範圍第7項所述之半導體結構，其中上述第二導電層係為一場板。
  9. 如申請專利範圍第7項所述之半導體結構，更包括：一金屬層，放置於上述第二導電層之上且耦接至上述閘極端，其中上述第二導電層以及上述金屬層用以產生上述寄生電容；以及一第四絕緣層，放置於上述金屬層以及上述第二導電層之間。
  10. 如申請專利範圍第9項所述之半導體結構，其中上述第二導電層具有一孔洞，其中上述閘極通路透過上述孔洞電性耦接至上述金屬層。
  11. 如申請專利範圍第10項所述之半導體結構，其中上述第一導電層被分成為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互重疊。
  12. 如申請專利範圍第1項所述之半導體結構，其中上述閘極通路放置於上述第一導電層以及上述上表面之間。
  13. 如申請專利範圍第12項所述之半導體結構，更包括： 一第一絕緣層，放置於上述閘極通路以及上述上表面之間；以及一第二絕緣層，放置於上述第一導電層以及上述閘極通路之間。
  14. 一種半導體結構，包括：一三五族裝置，包括一上表面、一閘極端、一源極端以一汲極端；一第一導電層，放置於上述上表面之上且耦接至上述源極端；以及一閘極通路，與上述第一導電層相互重疊且耦接至上述閘極端，其中上述閘極通路以及上述第一導電層用以產生上述閘極端以及上述源極端之間之一寄生電容。
  15. 如申請專利範圍第14項所述之半導體結構，其中上述第一導電層係為一場板。
  16. 如申請專利範圍第14項所述之半導體結構，其中上述閘極通路放置於上述第一導電層之上。
  17. 如申請專利範圍第16項所述之半導體結構，更包括：一第一絕緣層，放置於上述第一導電層以及上述上表面之間；以及一第二絕緣層，放置於上述第一導電層以及上述閘極通路之間。
  18. 如申請專利範圍第16項所述之半導體結構，其中上述第一導電層被分成為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互 重疊。
  19. 如申請專利範圍第14項所述之半導體結構，其中上述第一導電層係與上述閘極通路相互交錯。
  20. 如申請專利範圍第16項所述之半導體結構，更包括：一第二導電層，放置於上述閘極通路以及上述第一導電層之間且耦接至上述源極端，其中上述第二導電層以及上述閘極通路用以產生上述寄生電容；以及一第三絕緣層，放置於上述閘極通路以及上述第二導電層之間。
  21. 如申請專利範圍第20項所述之半導體結構，其中上述第二導電層係為一場板。
  22. 如申請專利範圍第20項所述之半導體結構，更包括：一金屬層，放置於上述第二導電層之上且耦接至上述閘極端，其中上述第二導電層與上述金屬層用以產生上述寄生電容；以及一第四絕緣層，放置於上述金屬層以及上述第二導電層之間。
  23. 如申請專利範圍第22項所述之半導體結構，其中上述第二導電層具有一孔洞，其中上述閘極通路通過上述孔洞耦接至上述金屬層。
  24. 如申請專利範圍第23項所述之半導體結構，其中上述第一導電層被分成為一第一部份以及一第二部份，其中上述閘極通路係與上述第一部份以及上述第二部份相互重疊。
  25. 如申請專利範圍第14項所述之半導體結構，其中上述閘極通路放置於上述第一導電層以及上述上表面之間。
  26. 如申請專利範圍第25項所述之半導體結構，更包括：一第一絕緣層，放置於上述閘極通路以及上述上表面之間；以及一第二絕緣層，放置於上述第一導電層以及上述閘極通路之間。
  27. 如申請專利範圍第14項所述之半導體結構，其中上述三五族裝置係為一氮化鎵高速電子遷移率電晶體(GaN HEMT)。
  28. 如申請專利範圍第14項所述之半導體結構，其中上述三五族裝置係為一增強型高速電子遷移率電晶體(enhancement mode HEMT)。
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