KR20150069891A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상부에 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부; 상기 세라믹 본체의 하부에 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 ESR 제어부; 상기 커패시터부와 상기 ESR 제어부 사이에 배치된 갭층; 상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제3 및 제4 내부 전극과 각각 전기적으로 연결된 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급 장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다.
또한, 전원 공급 장치의 효율이 점점 더 중요해지는 현실에서 손실을 줄이기 위해 더욱 빠른 스위칭 속도가 필요하다.
그러나, 스위칭 속도가 증가하면 그로 인한 EMI(Electromagnetic Interference)의 상승과 같이 부정적인 상쇄 현상들이 생길 수 있다.
또한, DC/DC 컨버터(Converter)를 구성하는 FET(Field Effect Transistors)가 스위칭 할 때 배선의 인덕턴스와 상기 FET의 기생용량에 의해 링잉(Ringing)이 발생해 고주파 노이즈를 방사하면서 주변 회로에 장해를 가져오는 사례가 문제되고 있다.
즉, 배선의 인덕턴스와 FET 등의 스위치 소자가 가지는 정전 용량에 의해서 공진이 일어나고 그 고주파 전력에 의해 전자파 장해를 유발하는 것이다.
특히, 최근의 스마트폰, 태블릿(Tablet) PC 등과 같은 소형 휴대 단말기에서는 전원 회로와 무선 회로, 음성 회로 등의 아날로그 회로가 서로 인접해 있어 통신 장해나 음질 열화의 한 요인이 되고 있다.
일반적으로, 상기의 문제를 해결하기 위하여 FET에 C-R 스너버(Snubber)를 추가하는 연구가 이루어지고 있으나, 이러한 방법은 스위칭 시의 전력 중 일부가 상기 C-R 스너버(Snubber)에서 소비되어 DC/DC 컨버터(Converter)의 변환 효율이 저하되는 문제가 있다.
따라서, DC/DC 컨버터(Converter)의 변환 효율의 저하를 막으면서도, 상기 링잉(Ringing)을 억제시켜 노이즈를 저감할 수 있는 연구가 여전히 필요한 실정이다.
하기 특허문헌 1은 적층 세라믹 커패시터의 등가직렬저항(ESR)을 제어하는 구조에 대해 개시하고 있으나, 세라믹 본체의 상부에 커패시터부가, 하부에 ESR 제어부가 형성되고, 상기 커패시터부와 ESR 제어부 사이에 갭층이 배치된 구조는 개시하지 않는다.
일본공개특허 제2012-138415호
당 기술 분야에서는, 저주파 영역에서는 커패시터로 동작하고 고주파 영역에서는 저항으로 동작하여, DC/DC 컨버터의 효율을 저하시키지 않으면서 EMI 노이즈를 제거할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상부에 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부; 상기 세라믹 본체의 하부에 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 ESR 제어부; 상기 커패시터부와 상기 ESR 제어부 사이에 배치된 갭층; 상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제3 및 제4 내부 전극과 각각 전기적으로 연결된 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극은 상기 세라믹 본체의 제1 및 제2 측면을 통해 노출되는 제1 및 제2 리드부를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는, 상기 제3 및 제4 내부 전극에서 상기 세라믹 본체의 제1 및 제2 측면을 향해 1차 연장되고, 길이 방향으로 절곡되어 상기 제1 및 제2 측면을 따라 2차 연장되며, 폭 방향으로 절곡되어 상기 제1 및 제2 측면까지 3차 연장 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 상기 제3 및 제4 내부 전극에서 상기 세라믹 본체의 제1 및 제2 측면까지 직선으로 연장 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극은 상기 제1 및 제2 리드부에 인접한 부분에 적어도 하나의 홈부를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 상기 세라믹 본체의 제1 주면이 실장 면일 수 있다.
본 발명의 일 실시 예에서, 상기 ESR 제어부는 상기 커패시터부에 비해 높은 ESR과 낮은 ESL을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 실장 면에서 상기 ESR 제어부의 하단까지의 거리를 A로, 상기 세라믹 본체의 실장 면에서 상기 커패시터부의 하단까지의 거리를 B로 규정할 때, 2.959 ≤ B/A ≤ 18.576의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 실장 면에서 상기 커패시터부의 하단까지의 거리를 B로, 상기 세라믹 본체의 실장 면에서 상기 ESR 제어부의 상단까지의 거리를 C로 규정할 때, 150.1 ㎛ ≤ B-C ≤ 1387.8 ㎛의 범위를 만족할 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판 상에 설치된 상기 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 세라믹 본체의 상부에 상대적으로 저 ESR과 고 ESL을 갖는 커패시터부를 배치하고, 갭층에 의해 두께 방향으로 이격된 세라믹 본체의 하부에는 상대적으로 고 ESR과 저 ESL을 갖는 ESR 제어부를 배치함으로써, 저주파 영역에서는 커패시터로 동작하고 고주파 영역에서는 저항으로 동작하게 된다.
따라서, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터는, 정전 용량이 큰 커패시터가 필요한 전력을 전송하고, 상대적으로 정전 용량이 작은 커패시터와 ESR이 공진을 억제하는 DC-DC 컨버터용 적층 세라믹 커패시터를 구현할 수 있다. 이로 인하여, 종래 구조에 비하여 변환 효율에 영향을 주지 않으면서도, 공진을 억제하며 노이즈를 저감할 수 있다.
또한, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터는 저주파 영역에서는 ESR이 작고, 고주파 영역에서는 ESR이 증가하는 특성을 가지기 때문에 DC-DC 컨버터의 전력 전환에 필요한 스위칭 전류를 소비하지 않고 고주파 영역에서 증가하는 ESR에 의해서 링잉(Ringing) 현상을 억제할 수 있다.
또한, 상기 구조에 있어서, 비접촉 단자간 간격을 줄임으로써 부품의 소형화가 가능하며, 이로 인하여 더 높은 전류에서도 사용 가능한 효과가 있으며 실장 공간과 비용을 줄일 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제3 및 제4 내부 전극을 나타낸 평면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 저주파 영역과 고주파 영역에서의 임피던스를 나타낸 그래프이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 저주파 영역과 고주파 영역에서의 ESR을 나타낸 그래프이다.
도 7은 종래의 적층 세라믹 커패시터와 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 시간 경과에 따른 소비 전력을 나타낸 그래프이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 제3 및 제4 내부 전극을 나타낸 평면도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 제3 및 제4 내부 전극을 나타낸 평면도이다.
도 10은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 기판에 실장된 모습을 나타낸 사시도이다.
도 11은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 기판에 실장된 모습을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111, 112)이 폭 방향으로 적층된 세라믹 본체(110), 세라믹 본체(110)의 상부에 배치되며 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터부, 세라믹 본체의 하부, 즉 실장 면 측에 배치되며 복수의 제3 및 제4 내부 전극(123-126)을 포함하는 ESR 제어부, 상기 커패시터부와 상기 ESR 제어부 사이에 배치된 갭층(113), 및 제1 내지 제4 외부 전극(131-134)을 포함한다.
즉, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 일명 4단자 커패시터로 볼 수 있다.
도 1 및 도 2를 참조하면, 세라믹 본체(110)는 복수의 유전체층(111, 112)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111, 112) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
본 발명의 일 실시 형태에서는 세라믹 본체(110)의 서로 대향하는 두께 방향의 면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 대향하는 길이 방향의 면을 제1 및 제2 단면(3, 4)으로, 서로 대향하는 폭 방향의 면을 제1 및 제2 측면(5, 6)으로 정의하기로 한다.
유전체층(111, 112)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111, 112)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 3을 참조하면, 상기 커패시터부를 구성하는 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(110) 내에서 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 제1 및 제2 단면(3, 4)을 통해 번갈아 노출되도록 형성된다.
이때, 제1 및 제2 내부 전극(121, 122)은 두께 방향으로 서로 오버랩되며 용량을 형성하는 용량부 및 세라믹 본체(110)의 제1 및 제2 단면(3, 4)을 통해 인출되어 제1 및 제2 외부 전극(131, 132)과 연결하기 위한 리드부로 구성될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 상기 커패시터부에서 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제3 및 제4 내부 전극을 나타낸 평면도이다.
도 4를 참조하면, 상기 ESR 제어부는 적층 세라믹 커패시터(100)의 등가직렬저항(ESR)을 조절하기 위한 것으로서, 상기 커패시터부에 비해 높은 ESR과 낮은 ESL을 가질 수 있다.
이러한 ESR 제어부를 구성하는 제3 및 제4 내부 전극(123-126)은 유전체층(112)를 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(110) 내에서 각각의 유전체층(112)을 사이에 두고 세라믹 본체(110)의 제1 및 제2 측면(5, 6)을 통해 번갈아 노출되도록 형성된다.
이때, 제3 및 제4 내부 전극(123-126)은 두께 방향으로 서로 오버랩되는 부분과 이 오버랩 부분에서 세라믹 본체(110)의 제1 및 제2 측면(5, 6)으로 연장되어 제3 및 제4 외부 전극(133, 134)과 연결하기 위한 제1 및 제2 리드부(123a-126a)로 구성될 수 있다.
또한, 제3 및 제4 내부 전극(123-126)은 중간에 배치된 유전체층(112)에 의해 서로 전기적으로 절연된다.
여기서, 도면부호 123, 124의 제3 및 제4 내부 전극과, 도면부호 125, 126의 제3 및 제4 내부 전극은 제1 및 제2 리드부가 좌우 대칭 구조이며 그 외 구조는 서로 동일하다.
이때, 제1 및 제2 리드부(123a-126a)는 제3 및 제4 내부 전극(123-126)에서 세라믹 본체(110)의 제1 및 제2 측면(5, 6)을 향해 1차 연장되고, 길이 방향으로 절곡되어 제1 및 제2 측면(5, 6)을 따라 제1 및 제2 단면(3, 4)을 향해 2차 연장되고, 폭 방향으로 절곡되어 제1 및 제2 측면(5, 6)의 선단까지 3차 연장되어 형성될 수 있다.
또한, 제3 및 제4 내부 전극(123-126)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
갭층(113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111, 112)와 동일한 재질 및 구성을 가질 수 있다.
이러한 갭층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 두께 방향으로 적층하여 형성할 수 있다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면(3, 4)에 각각 형성되고, 제3 및 제4 외부 전극(133, 134)은 세라믹 본체(110)의 제1 및 제2 측면(5, 6)에 제1 및 제2 외부 전극(131, 132)으로부터 이격하여 각각 형성된다.
이러한 제1 및 제2 외부 전극(131, 132)은 전원 라인과 연결을 위한 외부 단자로 사용될 수 있으며, 예컨대 제1 외부 전극(131)은 전원단에 연결되고, 제2 외부 전극(132)은 그라운드에 연결될 수 있다.
이때, 제1 외부 전극(131)에는 제1 내부 전극(121)의 노출된 부분이 접속되어 전기적으로 연결되고, 제2 외부 전극(132)에는 제2 내부 전극(122)의 노출된 부분이 접속되어 전기적으로 연결된다.
또한, 제3 외부 전극(133)에는 제3 내부 전극(123, 125)의 제1 리드부(123a, 125a)의 노출된 부분이 접속되어 전기적으로 연결되고, 제4 외부 전극(134)에는 제4 내부 전극(124, 126)의 제1 리드부(124a, 126a)의 노출된 부분이 접속되어 전기적으로 연결된다.
이러한 제3 및 제4 외부 전극(133, 134)은 ESR 조정용 외부 전극으로 사용될 수 있으며, 비접촉 단자(No contact terminal)로 이해할 수 있다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 ESR은 저주파 영역에 비해 고주파 영역에서 증가하는 특성을 가질 수 있다.
또한, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터는, 종래 구조에 비하여 정전 용량이 큰 커패시터부가 필요한 전력을 전송하고, 상대적으로 정전 용량이 작은 ESR 제어부가 공진을 억제하는 DC-DC 컨버터용 적층 세라믹 커패시터를 구현할 수 있다.
이로 인하여, 종래 구조에 비해 변환 효율에 영향을 주지 않으면서도, 저주파 영역에서는 ESR이 작고, 고주파 영역에서는 ESR이 증가하는 특성을 가지기 때문에 DC-DC 컨버터의 전력 전환에 필요한 스위칭 전류를 소비하지 않고 고주파 영역에서 증가하는 ESR에 의해서 링잉(Ringing) 현상을 억제시켜 노이즈를 저감할 수 있다.
이러한 제1 내지 제4 외부전극(131-134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 예컨대 니켈(Ni), 구리(Cu), 주석(Sn) 중 하나 또는 이들의 합금 등으로 이루어질 수 있다.
또한, 상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스(glass)일 수 있다.
또한, 제1 내지 제4 외부전극(131-134)을 형성하는 방법은 특별히 제한되지 않으며, 세라믹 본체(110)를 디핑(dipping)하여 형성하거나, 도금 등의 다른 방법을 사용할 수 있음은 물론이다.
한편, 제1 및 제2 외부 전극(131, 132) 위에 제1 및 제2 도금층(미도시)을 형성할 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 회로 기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
한편, 본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 본체(110)의 제1 주면(1)일 수 있다.
즉, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 하면 실장 형태로 이해할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 필요시 다양한 형태로 실장될 수 있음은 물론이다.
본 발명의 일 실시 형태에서, 도 2을 참조하여, 세라믹 본체(110)의 제1 주면(1)에서 상기 ESR 제어부의 하단까지의 거리를 A로, 세라믹 본체(110)의 제1 주면(1)에서 상기 커패시터부의 하단까지의 거리를 B로, 세라믹 본체(110)의 제1 주면(1)에서 상기 ESR 제어부의 상단까지의 거리를 C로, 적층 세라믹 커패시터의 높이를 T로 규정한다.
이때, 상기 커패시터부의 하측 마진과 상기 ESR 제어부의 하측 마진 간의 비 B/A는, 2.959 ≤ B/A ≤ 18.576의 범위를 만족하는 것이 바람직하다.
또한, 갭층(113)의 두께 B-C는, 150.1 ㎛ ≤ B-C ≤ 1387.8 ㎛의 범위를 만족하는 것이 바람직하다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
먼저, 복수의 세라믹 시트를 마련한다.
상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111, 112) 및 갭층(113)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 복수의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성하여 제1 커패시터부를 마련한다.
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 좌우 단면을 통해 각각 노출되도록 형성한다.
그리고, 일부 세라믹 시트들은 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제3 및 제4 내부 전극(123-126)을 형성하여 ESR 제어부를 마련한다.
이때, 제3 및 제4 내부 전극(123-126)은 세라믹 시트의 양 측면을 통해 각각 노출되도록 형성한다.
상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 하부에 ESR 제어부를 배치하고 그 위에 내부 전극이 미형성된 세라믹 시트들을 적층하여 갭층(113)을 형성한 후, 그 위에 커패시터부를 배치하고, 제1 및 제2 주면에서 가압하여 적층체를 마련한다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여, 서로 대향하는 두께 방향의 제1 및 제2 주면(1, 2), 제1 및 제2 내부 전극(121, 122)이 번갈아 노출된 길이 방향의 제1 및 제2 단면(3, 4)과, 제3 및 제4 내부 전극(123-126)이 번갈아 노출된 폭 방향의 제1 및 제2 측면(5, 6)을 갖는 세라믹 본체(110)를 마련한다.
이때, 소성 후 적층 세라믹 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.0 mm×0.5 mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였다.
다음으로, 세라믹 본체(110)의 제1 단면(3)에 제1 내부 전극(121)의 노출된 부분과 접촉하여 전기적으로 연결되도록 제1 외부 전극(131)을 형성하고, 세라믹 본체(110)의 제2 단면(4)에 제2 내부 전극(122)의 노출된 부분과 접촉하여 전기적으로 연결되도록 제2 외부 전극(132)을 형성한다.
이때, 필요시 제1 및 제2 외부 전극(131, 132)을 형성하는 단계 이후에, 제1 및 제2 외부 전극(131, 132)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.
그리고, 세라믹 본체(110)의 제1 측면(3)에 제3 내부 전극(123, 125)의 제1 리드부(123a, 125a)의 노출된 부분과 접촉하여 전기적으로 연결되도록 제3 외부 전극(133)을 형성하고, 세라믹 본체(110)의 제2 측면(4)에 제4 내부 전극(124, 126)의 제1 리드부(124a, 126a)의 노출된 부분과 접촉하여 전기적으로 연결되도록 제4 외부 전극(134)을 형성하여 적층 세라믹 커패시터(100)를 완성한다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 저주파 영역과 고주파 영역에서의 임피던스를 나타낸 그래프이고, 도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 저주파 영역과 고주파 영역에서의 ESR을 나타낸 그래프이다.
도 5 및 도 6을 참조하면, 이와 같이 구성된 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 상부에 상대적으로 저 ESR, 고 ESL을 갖는 커패시터부를 배치하고, 갭층(113)으로 이격된 세라믹 본체(110)의 하부에는 상대적으로 고 ESR, 저 ESL의 ESR 제어부를 배치함으로써, 저주파 영역(F1)에서는 커패시터로 동작하고 고주파 영역(F2)에서는 저항으로 동작하여, DC/DC 컨버터의 효율을 저하시키지 않으면서 EMI 노이즈를 제거할 수 있는 효과가 있다.
도 7은 종래의 적층 세라믹 커패시터와 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 시간 경과에 따른 소비 전력을 나타낸 그래프이다.
여기서, 비교 예인 종래의 적층 세라믹 커패시터는 갭층을 갖지 않으며, 제1 내부 전극의 경우 제1 및 제3 외부 전극과 전기적으로 병렬 연결되고, 제2 내부 전극의 경우 제2 및 제4 외부 전극과 병렬 연결된 구조로 이루어진다.
도 7을 참조하면, 실시 예의 경우 스위칭 회로의 링잉(ringing)파를 저감하여 링잉 때문에 발생하는 방사 노이즈를 억제함을 알 수 있다.
또한, 저주파 영역에서는 ESR이 낮기 때문에 소비 전력의 증가가 적어 저전력 회로에 유용할 수 있다.
이후, 고주파 영역(F2)에서의 임피던스 변곡 구간 형성 여부 및 커패시터 높이 스펙 만족 여부를 측정하여 아래 표 1에 나타내었다.
여기서, 세라믹 본체의 실장 면인 제1 주면에서 상기 ESR 제어부의 하단까지의 거리를 A로, 세라믹 본체의 제1 주면에서 상기 제1 커패시터부의 하단까지의 거리를 B로, 세라믹 본체의 제1 주면에서 상기 ESR 제어부의 상단까지의 거리를 C로, 적층 세라믹 커패시터의 높이를 T로 규정한다.
No A B C B-C 칩높이 T B/A 임피던스
변곡구간		 커패시터
높이스펙
(1.9mm)
(um) (um) (um) (um) (mm) 형성여부 만족여부
1* 80.2 138.7 88.0 50.7 0.533 1.730 X O
2* 80.0 188.2 87.6 100.6 0.581 2.352 X O
3 80.3 237.6 87.5 150.1 0.632 2.959 O O
4 79.8 287.5 87.4 200.1 0.686 3.602 O O
5 80.1 437.8 87.8 350.0 0.834 5.465 O O
6 80.4 589.6 88.2 501.4 0.987 7.333 O O
7 80.2 1091.6 87.9 1003.7 1.489 13.611 O O
8 79.4 1474.9 87.2 1387.8 1.869 18.576 O O
9* 79.7 1588.8 87.3 1501.5 1.983 19.935 O X
상기 표 1을 참조하면, 상기 커패시터부의 하측 마진과 상기 ESR 제어부의 하측 마진 간의 비 B/A가 2.959 미만인 시료 1 및 2의 경우 고주파 영역의 임피던스 변곡 구간이 발생되지 않음을 확인할 수 있다.
또한, 상기 B/A가 18.576을 초과하는 시료 9의 경우 커해시터 높이 스펙이 기준치인 1.9mm를 초과함을 확인할 수 있다.
따라서, 상기 B/A의 바람직한 범위는, 2.959 ≤ B/A ≤ 18.576를 만족함을 알 수 있다.
또한, 갭층의 두께 B-C가 150.1 ㎛ 미만인 시료 1 및 2의 경우 임피던스 변곡 구간이 발생되지 않음을 확인할 수 있다.
또한, 상기 B-C가 1387.8 ㎛를 초과하는 시료 9의 경우 커패시터 높이 스펙이 기준치인 1.9mm를 초과함을 확인할 수 있다.
따라서, 상기 B-C의 바람직한 범위는, 150.1 ㎛ ≤ B-C ≤ 1387.8 ㎛를 만족함을 알 수 있다.
변형 예
본 발명의 제3 및 제4 내부 전극은 적층 세라믹 커패시터의 ESR을 조절하기 위해 다양한 패턴 형상을 가질 수 있으며, 이러한 패턴의 형상에 따라 ESR 특성을 보다 정밀하게 제어할 수 있다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 제3 및 제4 내부 전극을 나타낸 평면도이다.
여기서, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122) 및 제1 내지 제4 외부 전극(131-134)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제3 및 제4 내부 전극(1230, 1240)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 8을 참조하면, 본 발명의 다른 실시 형태는 제3 및 제4 내부 전극(1230, 1240)의 제1 및 제2 리드부(1230a, 1240a)가 제3 및 제4 내부 전극(1230, 1240)에서 세라믹 본체(110)의 제1 및 제2 측면(5, 6)까지 직선으로 형성될 수 있다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 제3 및 제4 내부 전극을 나타낸 평면도이다.
여기서, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122) 및 제1 내지 제4 외부 전극(131-134)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제3 및 제4 내부 전극(1230, 1240)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 9를 참조하면, 본 발명의 또 다른 실시 형태는 제3 및 제4 내부 전극(1230, 1240)의 제1 및 제2 리드부(1230a, 1240a)가 제3 및 제4 내부 전극(1230, 1240)에서 세라믹 본체(110)의 제1 및 제2 측면(5, 6)까지 직선으로 형성될 수 있다.
또한, 제 3 및 제4 내부 전극(1230, 1240)은 제1 및 제2 리드부(1230a, 1240a)에 인접한 부분에 홈부(1230b, 1240b)가 형성될 수 있다.
본 실시 형태에서는 홈부가 각 내부 전극에 1개씩 형성된 것으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되지 않으며, 이러한 홈부의 개수 및 형상은 다양하게 변경될 수 있음은 물론이다.
적층 세라믹 커패시터의 실장 기판
도 10은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 기판에 실장된 모습을 나타낸 사시도이고, 도 11은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 기판에 실장된 모습을 나타낸 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)가 적용되는 실장 기판은 적층 세라믹 커패시터(100)가 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)와 제1 및 제2 전극 패드(221, 222) 사이에 형성된 제3 전극 패드(223)와 제4 전극 패드(미도시)를 포함한다. 제4 전극 패드는 도면 상에는 표시되지 않았으나 제3 전극 패드(223)와 폭 방향으로 대응하는 위치에 서로 이격되게 형성될 수 있다.
이때, 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 제1 주면(1)이 기판(210)과 마주보도록 실장되며, 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 접촉되게 위치하고, 제3 전극 패드(223)는 제3 외부 전극(133)과 제4 전극 패드는 제4 외부 전극(134)과 접촉되게 위치한 상태에서 각각 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111, 112 ; 유전체층 113 ; 갭층
121, 122 ; 제1 및 제2 내부 전극 123, 125, 1230 ; 제3 내부 전극
123a, 125a, 1230a ; 제1 리드부 124a, 126a, 1240a ; 제2 리드부
124, 126, 1240 ; 제4 내부 전극 131, 132 ; 제1 및 제2 외부 전극
133, 134 ; 제3 및 제4 외부 전극 210 ; 회로 기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더

Claims (10)

  1. 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체의 상부에 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부;
    상기 세라믹 본체의 하부에 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 ESR 제어부;
    상기 커패시터부와 상기 ESR 제어부 사이에 배치된 갭층;
    상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 및
    상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제3 및 제4 내부 전극과 각각 전기적으로 연결된 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제3 및 제4 내부 전극은 상기 세라믹 본체의 제1 및 제2 측면을 통해 노출되는 제1 및 제2 리드부를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 제1 및 제2 리드부는, 상기 제3 및 제4 내부 전극에서 상기 세라믹 본체의 제1 및 제2 측면을 향해 1차 연장되고, 길이 방향으로 절곡되어 상기 제1 및 제2 측면을 따라 2차 연장되며, 폭 방향으로 절곡되어 상기 제1 및 제2 측면까지 3차 연장 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제2항에 있어서,
    상기 제1 및 제2 리드부는 상기 제3 및 제4 내부 전극에서 상기 세라믹 본체의 제1 및 제2 측면까지 직선으로 연장 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제2항에 있어서,
    상기 제3 및 제4 내부 전극은 상기 제1 및 제2 리드부에 인접한 부분에 적어도 하나의 홈부를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 세라믹 본체의 제1 주면이 실장 면인 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 ESR 제어부는 상기 커패시터부에 비해 높은 ESR과 낮은 ESL을 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 세라믹 본체의 실장 면에서 상기 ESR 제어부의 하단까지의 거리를 A로, 상기 세라믹 본체의 실장 면에서 상기 커패시터부의 하단까지의 거리를 B로 규정할 때, 2.959 ≤ B/A ≤ 18.576의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 세라믹 본체의 실장 면에서 상기 커패시터부의 하단까지의 거리를 B로, 상기 세라믹 본체의 실장 면에서 상기 ESR 제어부의 상단까지의 거리를 C로 규정할 때, 150.1 ㎛ ≤ B-C ≤ 1387.8 ㎛의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 상부에 길이방향으로 서로 이격되게 형성된 제1 및 제2 전극 패드와 상기 제1 및 제2 전극 패드 사이에 폭 방향으로 서로 이격되게 형성된 제3 및 제4 전극 패드를 갖는 기판; 및
    상기 기판의 제1 내지 제4 전극 패드와 각각 접촉되는 제1 내지 제4 외부 전극을 가지며, 상기 기판 상에 설치된 상기 제1항 내지 제9항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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