KR100369302B1 - 다층 형태의 칩 소자 및 그 제조 방법 - Google Patents

다층 형태의 칩 소자 및 그 제조 방법 Download PDF

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Abstract

다층 형태(multi-layer type)의 칩 소자 및 그 제조 방법을 개시한다. 본 발명의 일 관점은, 내부 전극 패턴과 세라믹(ceramic)층이 다수 반복 적층되어 이루어진 몸체, 및 몸체의 양단부 면에 상감되어 몸체의 내에서 내부 전극 패턴에 전기적으로 연결되고 내부 전극 패턴의 몸체 외부로 노출되는 부분을 덮는 외부 전극을 포함하는 칩 소자를 제공하는 데 있다. 몸체는 입방체 형태로 이루어지고, 외부 전극은 입방체의 상호 대향하는 어느 두 면에 각각 상감되어 이루어져 외부 전극의 표면이 면의 표면과 실질적으로 대등한 표면 높이를 이룬다. 또한, 외부 전극은 면에 인접하고 상호 대향되는 다른 두 면의 가장 자리 부위를 덮도록 더 연장될 수 있다.

Description

다층 형태의 칩 소자 및 그 제조 방법{Chip device of multi-layered type ＆ method thereof}
본 발명은 칩 소자에 관한 것으로, 특히, 개선된 형상의 외부 전극을 가지는 칩 소자 및 그 제조 방법에 관한 것이다.
전기, 전자 제품이 소형화됨에 따라 이러한 전자 제품에 요구되는 부품의 소형화를 위해서 이러한 부품을 칩 소자로 제조하고 있다. 이러한 칩 소자는 커패시터(capacitor), 인덕터(inductor) 또는 이러한 커패시터와 인덕터가 함께 결합된 형태로 이루어지며, 이러한 커패시터 또는 인덕터가 어레이(array)된 형태로 이루어지기도 한다. 이러한 칩 소자를 예시하면, MLCC(Multi-Layer Ceramic Chip capacitor) 소자를 들 수 있다. 이러한 칩 소자는 그 작동 용량을 최대화하고 대량 생산을 위해서 다층 형태(multi-layered type)로 제조된다. 이러한 칩 소자의 제조품인 MLCC를 도시한 도1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 MLCC 소자를 개략적으로 나타낸다.
구체적으로, 종래의 MLCC 소자와 같은 칩 소자는 입방체의 몸체(10)의 양단부의 외측에 양단부를 감싸도록 외부 전극(20)이 형성된다. 몸체(10)는, 표면에 내부 전극 패턴(도시되지 않음)이 프린팅(printing)된 세라믹체 시트(sheet)가 적층되고 이와 같은 시트 적층물이 커팅(cutting)되어 이루어진다. 이러한 커팅에 의해서 몸체(10)의 양단부에 내부 전극 패턴의 일단이 외부로 노출된다.
외부 전극(20)은 몸체(10)의 양단부의 외측을 감싸, 시트 적층물의 커팅에 의해서 입방체의 몸체(10) 외부로 드러나는 내부 전극 패턴에 연결되도록 형성된다. 즉, 내부 전극 패턴은 입방체의 몸체(10) 양단부에 선택적으로 노출되므로, 이러한 입방체의 몸체(10) 양단부를 금속 페이스트(paste)에 디핑(dipping)하여 외부 전극(20)을 묻힌 후, 이러한 외부 전극(20)을 전극 소성 공정을 통해서 소성하여 완성한다. 그리고, 이러한 외부 전극(20)의 표면에 니켈(Ni)층과 SnPb층(또는 Sn층)을 도금하여 칩 소자를 완성한다.
이와 같이 외부 전극(20)이 몸체(10)의 디핑에 의해서 형성되므로, 그 형상이 아령 형태로 불거진 형태를 가지는 것을 피할 수 없다. 또한, 단순히 디핑에 의해서 외부 전극(20)이 형성되므로, 그 형성되는 형상이 불균일한 외관 형태를 가지게 된다. 따라서, 이러한 외부 전극(20) 형상은 칩 소자를 소형화하는 데 제약을 주는 요소로 작용할 수 있다. 현재, MLCC 소자의 경우 개발된 칩의 최소 크기는 0.6㎜×0.3㎜×0.3㎜의 입방체로 아직 대량 생산 판매는 되고 있지 않다. 이 경우, 상기한 형상 상의 제약에 의해서 외부 전극(20)이 차지하는 부피가 커 칩 소자를 더욱 극소형화하는 데 제약이 되고 있고 생산시 많은 문제점을 가지게 된다.
한편, 상기한 바와 같이 외부 전극(10)이 단순히 디핑에 의해서 상기 몸체(10)의 양단부에 묻어 형성되므로, 외부 전극(10) 형성 전 연마가 불충분하면상기 외부 전극(10)과 내부 전극 패턴의 연결이 불확실해질 수 있다. 즉, 외부 전극(10)과 내부 전극 패턴의 접촉이 불량해질 수 있다.
또한, 내부 전극 노출을 위한 연마가 과다할 시에는 외부 전극(20)의 과 연마를 초래할 수 있어, 그리고, 연마 공정 시 외부 전극이 없으므로, 수분이 이러한 내부 전극 패턴을 경로로 하여 칩 소자 내부로 침투하는 불량이 초래될 수 있다. 이러한 수분 침투가 발생되고 충분한 건조가 되지 않으면, 후속의 전극 소성 공정에서 칩 터짐 불량이 초래된다.
이와 같이 종래의 칩 소자 제조 방법은 외부 전극(20)을 디핑 방법에 의해서 형성하므로 인한 상기한 바와 같은 불량 소지가 많아, 새로운 형태로 외부 전극을 형성하는 방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 칩 소자의 극소형화를 구현할 수 있고, 전극 소성 시 칩 터짐과 같은 불량을 방지할 수 있는 새로운 형상의 외부 전극을 가지는 칩 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 칩 소자의 극소형화를 구현할 수 있고, 전극 소성 시 칩 터짐과 같은 불량을 방지할 수 있는 새로운 형상의 외부 전극을 가지는 칩 소자를 제조하는 방법을 제공하는 데 있다.
도 1은 종래의 적층 세라믹 칩 커패시터를 설명하기 위해서 개략적으로 도시한 사시도이다.
도 2 내지 도 6은 본 발명의 제1실시예에 의한 칩 소자를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 7 내지 도 9는 본 발명의 제2실시예에 의한 칩 소자를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 10 내지 도 12는 본 발명의 제3실시예에 의한 칩 소자를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 13 내지 도 22는 본 발명의 제4실시예에 의한 칩 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
<도면의 주요 부호에 대한 간략한 설명>
100; 칩 소자의 몸체, 110; 세라믹층,
111; 세라믹 물질의 세라믹층, 115; 시트 적층물,
117; 단위 칩, 150; 내부 전극 패턴,
180; 필름층, 190; 비아홀,
200; 외부 전극, 201; 외부 전극의 기둥층,
203; 외부 전극의 상부 연장층, 205; 외부 전극의 하부 연장층,
210; 니켈 도금층 250; Sn층 또는 SnPb층.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 내부 전극 패턴과 세라믹층이 다수 반복 적층되어 이루어진 몸체, 및 상기 몸체의 양단부 면에 상감되어 상기 몸체의 내에서 상기 내부 전극 패턴에 전기적으로 연결되고 상기 내부 전극 패턴의 상기 몸체 외부로 노출되는 부분을 덮는 외부 전극을 포함하는 칩 소자를 제공하는 데 있다.
상기 몸체는 입방체 형태로 이루어지고, 상기 외부 전극은 상기 입방체의 상호 대향하는 어느 두 면에 각각 상감되어 이루어져 상기 외부 전극의 표면이 상기 면의 표면과 실질적으로 대등한 표면 높이를 이룬다. 상기 외부 전극은 상기 면을 종주하도록 연장된다. 상기 외부 전극은 상기 면에 인접하고 상호 대향되는 다른 두 면의 가장 자리 부위를 덮도록 더 연장된다.
상기 칩 소자는 상기 외부 전극에 전기적으로 연결되는 Ni 도금층과 SnPb(또는 Sn) 도금층을 더 포함한다. 상기 칩 소자는 다층 세라믹 칩 커패시터, 다층 칩 인덕터(chip inductor), 커패시터 어레이(capacitor array), 인덕터 어레이, 스위칭 다이오드(switching diode), 스플리터(splitter), 커플러(coupler) 또는 인덕터와 커패시터의 복합 소자일 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 관점은, 표면에 배열된 내부 전극 패턴들이 프린팅된 세라믹 물질의 시트들을 순차적으로 적층하여 시트 적층물을 형성한다. 상기 시트 적층물 상에 표면에 상기 내부 전극 패턴들에 겹쳐지게 교차 배열되는 외부 전극의 상부 연장층이 프린팅된 최상층의 시트를 적층한다. 상기 최상층의 시트 표면을 덮는 필름층을 형성한다. 상기 필름층 및 상기 시트 적층물을 관통하여 상기 외부 전극의 상부 연장층에 정렬되게 배열되며 상기 내부 전극 패턴을 그 측벽에 노출하는 비아홀들을 형성한다. 상기 비아홀을 채워 상기 내부 전극 패턴에 연결되는 외부 전극 기둥층을 상기 필름층 상에 형성한다. 상기 필름층을 제거한다. 상기 시트 적층물의 하부 노출 표면에 상기 외부 전극의 상부 연장층에 정렬되어 상기 분리된 외부 전극 기둥층에 연결되는 외부 전극의 하부 연장층을 형성한다. 상기 시트 적층물을 정압 프레스한다. 상기 정압 프레스된 시트 적층물을 단위 칩 별로 잘라 분리한다.
상기 비아홀들을 형성하는 단계는 기계적 펀칭(punching) 또는 레이저 가공으로 수행될 수 있다. 상기 비아홀들을 형성하는 단계에서 화면 인식으로 상기 외부 전극의 상부 연장층을 감지하여 상기 외부 전극의 상부 연장층에 상기 비아홀들이 배열되게 형성시킨다. 상기 단위 칩으로 분리하는 단계는 상기 외부 전극의 기둥층이 평면상에서 상기 외부 전극의 상부 연장층을 따라 종단되고, 상기 비아홀 간으로 평면상에서 상기 외부 전극의 상부 연장층을 교차 횡단되도록 잘려져 수행된다.
상기 단위 칩으로 분리하는 단계는 블레이드 커팅, 레이저 커팅 또는 다이싱으로 수행될 수 있다. 상기 단위 칩으로 분리하는 단계는 이후에, 상기 분리된 단위 칩들을 가소, 소결 및 모서리 연마하는 단계와 상기 단위 칩들의 드러난 외부 전극에 Ni 도금층과 SnPb(또는 Sn) 도금층을 도금하는 단계를 더 수행할 수 있다. 상기 도금하는 단계 이후에, 상기 단위 칩들을 분류하여 테이프의 구멍에 넣는 테이핑 단계를 더 수행할 수 있다. 상기 테이핑하는 단계는 상기 외부 전극의 하부 연장층 또는 상부 연장층이 상기 테이프 면에 일치되도록 칩 삽입을 수행할 수 있다.
본 발명에 따르면, 균일한 외관을 가지는 외부 전극을 칩 소자에 적용할 수 있어, 칩 소자의 극소형화를 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명의 실시예들은 칩 소자의 몸체의 대향되는 양단부의 표면에 상감된 외부 전극을 제시한다. 이와 같이 상감된 외부 전극은 비아홀 형성 및 이를 채우는 외부 전극층의 도트 프린팅(dot printing)에 의해서 균일한 형태로 형성될 수 있다. 이에 따라, 칩 소자의 극소형화를 구현할 수 있다. 보다 상세하게는 다음의 도면들을 인용하는 구체적인 실시예를 통해서 설명한다.
도 2 내지 도 6은 본 발명의 제1실시예에 의한 MLCC 소자를 설명하기 위해서 개략적으로 도시한 도면들이다. 구체적으로, 도 2는 본 발명의 제1실시예에 의한 MLCC 소자의 외부 전극(200)에 도금층(plating layer)이 도금되기 이전의 외관을 개략적으로 도시한 사시도이고, 도 3 및 도 4는 도 2의 MLCC 소자의 X-Z 절단면 및 X-Y 절단면을 각각 개략적으로 도시한 단면도들이다. 도 5 및 도 6은 도 3 및 도 4의 MLCC 소자의 외부 전극(200)에 도금층이 도금된 외관을 개략적으로 도시한 단면도들이다.
도 2, 도 3 및 도 4를 참조하면, 본 발명의 제1실시예에 의한 칩 소자는 몸체(100)의 대향되는 양단부에 상감된 외부 전극(200)을 포함하여 이루어진다. 몸체(100)는 내부 전극 패턴(150)이 표면에 프린팅된 세라믹 물질의 세라믹층(110)들이 다수 반복 적층되어 이루어진다. 이에 따라, 내부 전극 패턴(150)과 상기 세라믹층(110)이 다수 반복된 단면 형상을 몸체(100)는 가지게 된다.
내부 전극 패턴(150)은 MLCC 소자와 같은 다층의 칩 소자의 경우, 상기한 세라믹층(110)을 사이에 두고 서로 엇갈려 겹쳐지게 형성된다. 그리고, 내부 전극 패턴(150)의 일단은 몸체(100) 외부로 노출되나, 다른 부분은 몸체(100) 내에 실딩(shielding)되도록 형성된다. 이와 같은 내부 전극 패턴(150) 및 세라믹층(110)의 적층은 통상의 다층 칩 소자 제조 방법을 이용하여 형성될 수 있다. 한편, 몸체(100)는 상기한 세라믹층(110)의 적층물이 커팅되어 그 형태가 이루어지며, 칩 소자의 원활한 마운팅(mounting)을 위해 입방체의 형상을 갖는 것이 바람직하다.
이때, 외부 전극(200)은 입방체의 몸체(100)의 양단부의 표면에 실질적으로 상감되어 형성된 외부 전극의 기둥층(201)으로 이루어진다. 이러한 상감된 기둥층(201)은 도 4에 명백히 도시되는 바와 같이 내부 전극 패턴(150)의 노출되는 단부를 덮어 차폐하는 크기로 형성되는 것이 바람직하다. 이는 내부 전극 패턴(150)이 몸체(100)의 외부로 노출될 경우 흡습 등에 의해서 칩 소자의 특성이 저하될 수 있기 때문이다. 따라서, 외부 전극의 기둥층(201)의 단면 폭이 내부 전극 패턴(150)의 폭 이상으로 형성하는 것이 바람직하다.
이러한 외부 전극의 기둥층(201)의 노출되는 표면은 몸체(100)의 양단부의표면과 실질적으로 대등한 표면 높이를 이룬다. 또한, 외부 전극의 기둥층(201)은 몸체(100)의 양단부의 면을 종주하여 연장되게 형성된다. 따라서, 이러한 외부 전극의 기둥층(201)은 몸체(100)의 양단부의 면의 대향하는 어느 두 가장 자리(edge) 부위에까지 다다를 수 있다.
이러한 외부 전극의 기둥층(201)은 이후, 상세히 설명하지만, 비아홀(via hole)을 형성하고 비아홀을 도전 물질로 채운 후, 상기한 몸체(100)를 형성하는 커팅 공정에서 커팅되어 형성된다. 따라서, 이러한 외부 전극의 기둥층(201)은 항상 균일한 형상으로 형성되는 것이 가능하다.
한편, 이러한 외부 전극(201)은 사용자의 마운팅 시 원활함을 위해서 외부 전극의 기둥층(201)에 연장되는 외부 전극의 상부 연장층(203) 및 외부 전극의 하부 연장층(205)을 더 구비할 수 있다. 외부 전극의 상부 연장층(203) 및 하부 연장층(205)은 외부 전극의 기둥층(201)에서 연장되고, 외부 전극의 기둥층(201)이 상감된 면에 인접하고 상호 대향되는 입방체 몸체(100)의 다른 두 면에 각각 형성된다. 한편, 이러한 외부 전극의 상부 연장층(203) 및 하부 연장층(205)은 이후에 상세히 설명하지만, 도전 물질 페이스트의 프린팅에 의해서 형성되어 상기한 몸체(100)를 형성하는 커팅 공정에서 패터닝될 수 있다.
이와 같이 외부 전극(200)이 외부 전극의 기둥층(201) 뿐만 아니라 외부 전극의 상부 연장층(203) 및 하부 연장층(205)을 더 구비함에 따라, 후속의 도금 공정 및 사용자의 마운팅 공정 등에서의 공정 마진을 보다 더 확보할 수 있다.
도 5 및 도 6을 참조하면, 이와 같이 본 발명의 제1실시예에 의해 형성된 칩소자의 외부 전극(200)에 도금층(210, 250)이 도금되어 형성된다. 도금층(210, 250)은 전기 도금법에 의해서 외부 전극(200)에 선택적으로 도금되어 형성되며, Ni층(210)에 SnPb층 또는 Sn층(250)이 형성되어 도금층(210, 250)을 이룬다. 도금층(200)은 칩 표면 실장(surface mounting) 후 납땜(soldering)을 위해서 도입된다.
상술한 바와 같은 본 발명의 제1실시예에 따른 칩 소자는 상감된 외부 전극(200)을 구비함으로써, 외부 전극(200)에 의해서 칩 소자의 전체 부피가 증가되는 것을 최대한 억제할 수 있다. 따라서, 칩 소자의 극소형화를 도모할 수 있다.
상술한 바와 같은 본 발명의 제1실시예에 의한 칩 소자의 구조는 MLCC 소자뿐만 아니라 다른 다층 칩 소자에도 적용될 수 있다. 예를 들어, 다층 인덕터 소자, 다층 커패시터 어레이 소자, 인덕터 어레이(inductor array) 소자, 스위칭 다이오드(switching diode) 소자, 스플리터(splitter), 커플러(coupler) 또는 인덕터와 커패시터가 함께 구비되는 복합 소자 등에도 상술한 바와 같은 본 발명의 제1실시예에 따른 칩 소자의 구조가 적용될 수 있다. 이러한 적용예는 다음의 도면들을 인용하는 제2실시예 및 제3실시예에서 보다 구체적으로 설명한다.
도 7 내지 도 9는 본 발명의 제2실시예에 의한 인덕터 칩 소자를 설명하기 위해서 개략적으로 도시한 도면들이다. 구체적으로, 도 7은 본 발명의 제2실시예에 의한 인덕터 칩 소자의 외부 전극(1200)에 솔더층이 도금되기 이전의 외관을 개략적으로 도시한 사시도이고, 도 8 및 도 9는 도 7의 인덕터 칩 소자의 X-Z 절단면 및 X-Y 절단면을 각각 개략적으로 도시한 단면도들이다.
도 7 내지 도 9를 참조하면, 본 발명의 제2실시예에 의한 인덕터 칩 소자는 제1실시예에와 실질적으로 대등한 외부 전극(1200:1201, 1203, 1205) 구조를 가진다. 단지, 몸체(1100) 내부에 위치한, 세라믹 물질의 시트들로 이루어지는 세라믹층(1210)과 내부 전극 패턴(1150) 반복된 형태, 특히, 내부 전극 패턴(1150)이 배열된 형태가 이 제1실시예에서 설명된 MLCC의 경우와 차이가 있다.
따라서, 이러한 인덕터 칩 소자에서도 제1실시예에서 설명한 바와 같은 외부 전극의 기둥층(1201), 외부 전극의 상부 연장층(1203) 및 외부 전극의 하부 연장층(1205)으로 이루어지는 외부 전극(1200)을 도입할 수 있다.
도 10 내지 도 12는 본 발명의 제3실시예에 의한 커패시터 어레이 칩 소자를 설명하기 위해서 개략적으로 도시한 도면들이다. 구체적으로, 도 10은 본 발명의 제3실시예에 의한 커패시터 어레이 칩 소자의 외부 전극(2200:2201, 2203, 2205)에 도금층이 도금되기 이전의 외관을 개략적으로 도시한 사시도이고, 도 11 및 도 12는 도 10의 커패시터 어레이 칩 소자의 X-Z 절단면 및 X-Y 절단면을 각각 개략적으로 도시한 단면도들이다.
도 10 내지 도 12를 참조하면, 본 발명의 제3실시예에 의한 3단자의 커패시터 어레이 칩 소자는 제1실시예에와 실질적으로 대등한 외부 전극(2200:2201, 2203, 2205) 구조를 가진다. 즉, 몸체(2100) 내부에 세라믹층(2110)과 내부 전극 패턴(2150)이 반복되는 점은 동일하나, 커패시터 구조들이 연속적으로 배열된다는 점이 제1실시예에서 설명된 MLCC 소자의 경우와 차이가 있다.
따라서, 이러한 인덕터 칩 소자에서도 제1실시예에서 설명한 바와 같은 외부전극의 기둥층(2201), 외부 전극의 상부 연장층(2203) 및 외부 전극의 하부 연장층(2205)으로 이루어지는 외부 전극(2200)을 도입할 수 있다.
상술한 바와 같은 제2실시예 및 제3실시예는, 제1실시예에서 상세하게 설명한 칩 소자의 외부 전극(도 2의 200) 구조를 MLCC 소자와 다른, 상술한 바와 같은 다층 칩 소자에 적용될 수 있음을 입증한다.
한편, 이러한 본 발명의 실시예들에 의한 칩 소자를 제조하는 방법을 다음의 도면들을 인용하는 본 발명의 제4실시예를 통해서 상세하게 설명한다.
도 13 내지 도 22는 본 발명의 제4실시예에 의한 칩 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 13은 본 발명의 제4실시예에 의한 칩 소자 제조 방법을 공정 흐름에 따라 개략적으로 도시한 흐름도이고, 도 14 내지 도 22는 각 공정 단계를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 13을 참조하면, 본 발명의 제4실시예에 의한 칩 소자를 제조하기 위해서 칩 소자에 사용되는 재료를 준비한다. 먼저, 세라믹 물질의 시트 제조에 사용되는 분말, 예컨대, 대략 1㎛ 또는 그 이하의 입자 분포를 가지는 세라믹 분말을 준비 한다(1301). 이후에, 이러한 분말에 바인더(binder) 등을 믹싱(mixing)하여 슬러리를 제조한다(1302). 믹싱은 상기한 분말 및 바인더 등을 혼합한 것을 배럴(barrel)에 넣어 대략 24시간 또는 48시간 동안 롤링(rolling)함으로써 수행된다.
이와 같이 제조된 슬러리를 이용하여 캐스팅(casting)으로 시트를 제조한다(1303). 이때, 시트는 제조하고자 하는 칩 소자의 크기 또는 종류 등에 따라 다른 규격으로 제조될 수 있으나, 대략 10 내지 50㎛의 두께로 제조된다.
도 14는 시트(111)에 내부 전극 패턴(150)을 프린팅하는 단계를 개략적으로 나타낸다.
도 13 및 도 14를 참조하면, 제조된 시트(111) 상에 내부 전극 패턴(150)을 형성한다. 내부 전극 패턴(150)은 칩 소자의 종류에 따라 다른 배열 형태로 제조될 수 있으나, MLCC의 경우 도 14에 도시된 바와 같이 지그재그(zig zag) 형태로 상호 이격되게 배열된 상태로 내부 전극 패턴(150)들이 프린팅된다. 이러한 내부 전극 패턴(150)은 다양한 도전 물질로 형성될 수 있다. 예를 들어, 니켈 페이스트를 프린팅하여 내부 전극 패턴(150)을 형성한다.
도 15는 시트(111)에 외부 전극의 상부 연장층(203)을 프린팅하는 단계를 개략적으로 나타낸다.
구체적으로, 시트(111) 상에 니켈 페이스트를 이용하여 외부 전극의 상부 연장층(203)을 형성한다(1306). 외부 전극의 상부 연장층(203)은 상호 이격된 라인형(line type)으로 배열되게 형성된다. 이때, 내부 전극 패턴(150)이 프린팅된 시트(111)들 상에 외부 전극의 상부 연장층(203)이 프린팅된 시트(111)가 적층될 때, 라인형의 외부 전극의 상부 연장층(203)이 지그재그 형태로 배열된 내부 전극 패턴(150)의 어느 한 열에서는 내부 전극 패턴(150)의 중심을 교차하고, 이웃하는 다른 열에서는 내부 전극 패턴(150) 간의 사이를 교차하도록 정렬되게 형성되는 것이 바람직하다. 이는, 도 3에 도시된 바와 같이 내부 전극 패턴(150)이 교차적으로 외부 전극(200)에 연결되도록 유도하기 위해서이다.
도 16은 시트(111)들을 적층하여 시트 적층물(115)을 형성하는 단계를 개략적으로 나타낸다.
도 13을 함께 참조하여 구체적으로 설명하면, 상술한 바와 같이 내부 전극 패턴(150)들이 프린팅된 시트(111)들을 내부 전극 패턴(150)들이 정렬되게 적층한다(1305). 이러한 시트(111)들은 대략 1매 내지 수십 또는 수백매 정도 칩 소자에서 요구되는 만큼 적층한다. 이때, MLCC 소자의 경우 상기한 내부 전극 패턴(150)들이 상하 시트에서 도 2에 도시된 바와 같이 서로 엇갈리게 되도록 시트(111)들을 적층하는 것이 바람직하다. 이후에, 시트 적층물(115)의 상측에 상기한 외부 전극의 상부 연장층(203)이 프린팅된 시트(111)를 적층한다. 이에 따라, 시트 적층물(115)의 최상층에는 상기한 외부 전극의 상부 연장층(203)이 프린팅된 시트(111)가 위치하도록 한다.
도 17은 시트 적층물(115) 상에 필름(film)층(180)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 시트 적층물(115)의 최상층의 외부 전극의 상부 연장층(203)이 형성된 시트(111)의 표면을 덮는 필름층(180)을 PET 등의 얇은 고분자 필름으로 형성한다(도 13의 1307). 이러한 필름층(180)은, 이후에 상세히 설명하지만, 후속에 형성되는 외부 전극의 기둥층을 인쇄 형성시 도움주는 층으로 역할한다.
도 18은 비아홀(via hole;190)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 필름층(180) 및 시트 적층물(115)에 배열된 비아홀(190)을 형성한다(도 13의 1308). 이러한 비아홀(190)은 외부 전극의 상부 연장층(203)을 따라배열되도록 형성한다. 비아홀(190)은 펀칭(punching) 등과 같은 기계적 가공 기술이나, 레이저 가공에 의해 형성될 수 있다. 이때, 이러한 펀칭 또는 레이저 가공은, 비아홀(190)이 상기한 외부 전극의 상부 연장층(203)에 정렬되게, 화상 인식 시스템(system)을 이용하여 상기한 외부 전극의 상부 전극층(115)을 확인하며 비아홀(190)이 이러한 외부 전극의 상부 연장층(203)에 정렬하도록 하며 수행되는 것이 바람직하다.
열 내에서의 비아홀(190) 간의 간격은 내부 전극 패턴(150)의 열간 간격과 실질적으로 대등하게 형성될 수 있다. 또한, 비아홀(190)은 적어도 내부 전극 패턴(150)의 폭과 유사한 직경을 가지도록 형성할 수 있다. 그러나, 내부 전극 패턴(150)이 단위 칩에서 외부로 노출되는 것을 방지하기 위해서는, 비아홀(190)은 내부 전극 패턴(150)의 폭 이상의 직경으로 형성되는 것이 바람직하다. 따라서, 비아홀(190)의 직경 내에 내부 전극 패턴(150)의 폭이 포함되도록 비아홀(190)을 정렬시키는 것이 바람직하다.
도 19는 비아홀(190)을 채우는 외부 전극의 기둥층(201)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 비아홀(190)이 형성된 결과물의 필름층(180) 상에 니켈 페이스트 등과 같은 도전 물질의 페이스트를 도포하여 상기 비아홀(190)을 채운다(도 13의 1309). 즉, 비아홀(190)의 존재를 이용한 도트 프린팅으로 이용하여 비아홀(190)을 채우는 외부 전극의 기둥층(201)을 형성한다.
이후에, 필름층(180)을 제거한다. 상술한 바와 같이 비아홀(190)은 내부 전극 패턴(150)의 단부를 측벽에 노출되도록 형성되므로, 이와 같은 비아홀(190)을 채우는 외부 전극의 기둥층(201)은 내부 전극 패턴(150)에 자명하게 연결된다. 또한, MLCC 소자의 경우, 내부 전극 패턴(150)이 상하층이 엇갈리도록 프린팅되므로, 도 2에 도시된 바와 같이 외부 전극의 기둥층(201)은 내부 전극 패턴(150) 각각에 하나 건너 하나씩 연결된다.
도 20은 시트 적층물(115)의 하면에 외부 전극의 하부 연장층(205)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 시트 적층물(115)의 하면, 즉, 시트 적층물(115)의 최하층의 노출된 표면에 외부 전극의 하부 연장층(205)을 니켈 페이스트 등의 도전 물질을 도포하여 형성한다(도 13의 1310). 이러한 외부 전극의 하부 연장층(205)은 상기한 외부 전극의 상부 연장층(203)에 정렬되도록 형성되는 것이 바람직하다.
도 21은 시트 적층물(115)을 정압 프레스(isostatic press)하는 단계를 개략적으로 나타낸다.
구체적으로, 시트 적층물(115)을 정압 프레스하여 압축시켜 그 두께를 감소시킨다. 즉, 라미네이팅(laminating)시킨다(도 13의 1311).
도 22는 압축된 시트 적층물(115)을 단위 칩(117) 별로 잘라 분리시키는 단계를 개략적으로 나타낸다(도 13의 1312). 이러한 커팅은 블레이드 커팅(blade cutting), 레이저 커팅(laser cutting) 또는 다이싱(dicing) 등이 있다. 상기한 커팅은 외부 전극의 기둥층(201)이 평면상에서 상기 외부 전극의 하부 연장층(205) 또는 상부 연장층(203)을 따라 종단되고, 상기 비아홀(190) 간으로 평면상에서 횡단되도록 수행된다.
이에 따라, 입방체의 몸체(100)의 양단부의 대향하는 두 면에 상감된 외부 전극의 기둥층(201) 및 이에 연장되는 외부 전극의 상부 연장층(203)과 하부 연장층(205)을 포함하는 외부 전극(200)을 가지는 단위 칩(117)이 형성된다.
상기한 단위 칩(117)은 아직 소결된 상태가 아니므로, 제품으로 사용되기는 아직 이르다. 따라서, 이러한 단위 칩(117)을 소결하는 공정을 수행한다. 도 13을 참조하면, 먼저, 단위 칩(117)들을 이루는 시트(111)들로부터 폴리머(polymer) 등을 제거하기 위해서 가소(bake out)하는 단계를 수행한다. 가소는 바인더들이 분해되는 온도에서 대략 24시간 정도 장시간 수행된다. 가소된 단위 칩(117)은 소결(sintering)한다(도 13의 1313). 소결은 대략 1200℃ 내지 1300℃ 정도의 온도에서 이루어지며, 이는 시트(111)를 이루는 세라믹 분말이 소결되는 온도이다.
상기한 바와 같은 가소 및 소결 단계에서 단위 칩(117) 내의 내부 전극 패턴(150), 외부 전극(200:201, 203, 205)은 소성될 수 있다. 따라서, 종래의 칩 소자 제조 방법에서 필수적으로 수반되던 전극 소성, 특히 외부 전극 소성 단계는 불필요해져 생략될 수 있다.
이와 같이 소결된 단위 칩(117)은 연마, 즉, 알루미나 등과 같은 연마제가 들어있는 배럴에 단위 칩(117)들을 넣고 배럴을 회전시켜 단위 칩(117)들의 날카로운 모서리 등을 연마 완화시키는 공정을 수행한다(1314). 이는 후속의 사용자 마운팅 시 단위 칩(117)이 깨지는 것을 방지할 목적으로 수행된다.
이후에, 외부 전극(200)에 도금층(도시되지 않음)을 도금한다(도 13의1315). 도금층은 Ni층과 SnPb층(또는 Sn층)의 이중층으로 형성될 수 있으며, 일반적인 전기 도금에 의해서 형성될 수 있다. 종래의 경우, 외부 전극을 형성하기 위해서 터미네이션(termination) 공정이 필수적으로 수반되었으나, 본 발명의 제4실시예에 따른 칩 소자 제조 방법에서는 이러한 터미네이션 공정이 불필요하여 생략될 수 있다.
이후에, 전극 도금이 이루어진 단위 칩(117)들을 전기적 소팅(sorting)하여 선별하고, 납품을 위해 테이핑(taping)한다(도 13의 1316). 이때, 본원 발명의 칩 소자의 외부 전극의 기둥층(203)은 방향성을 가지므로, 즉, 상감된 면에서 어느 한 방향으로 길게 형성되므로, 테이핑을 실시할 때 방향성을 가지도록 한다. 예를 들어, 외부 전극의 상부 연장층(203) 또는 하부 연장층(205) 부위가 상기 테이프 면과 일치하도록 테이프의 구멍에 삽입 테이핑한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 비아홀을 이용하여 균일한 외관을 갖는 칩 소자의 외부 전극을 형성할 수 있다. 이에 따라, 칩 소자를 테이핑할 때 테이핑 효율을 높일 수 있다. 그리고, 내부 전극 패턴과 외부 전극의 접촉 불량을 구조상 방지할 수 있으며, 연마 시 수분의 침투로 인한 전극 소성에서의 칩 터짐 불량을 구조적으로 방지할 수 있다.
또한, 내부 전극 패턴 및 외부 전극이 동시에 소성되어 별도의 외부 전극 소성 공정이 생략 될 수 있다. 종래의 디핑에 따른 터미네이션 공정을 생략할 수 있어, 칩 소자의 크기가 극소형화됨에 따른 터미네이션의 어려움을 극복할 수 있다.

Claims (8)

  1. 내부 전극 패턴과 세라믹층이 다수 반복 적층되어 이루어진 몸체;
    상기 몸체의 양단부 면에 상감되어 상기 몸체 내에서 상기 내부 전극 패턴에 전기적으로 연결되고 상기 내부 전극 패턴의 상기 몸체 외부로 노출되는 부분을 덮는 외부 전극; 및
    상기 외부 전극을 덮어 전기적으로 연결되는 도금층을 포함하는 것을 특징으로 하는 칩 소자.
  2. 제1항에 있어서, 상기 몸체는 입방체 형태로 이루어지고,
    상기 외부 전극은 상기 입방체의 상호 대향하는 어느 두 면에 각각 상감되어 이루어져 상기 외부 전극의 표면이 상기 면의 표면과 실질적으로 대등한 표면 높이를 이루는 것을 특징으로 하는 칩 소자.
  3. 제2항에 있어서, 상기 외부 전극은
    상기 면을 종주하도록 연장되어 상기 면에 인접하고 상호 대향되는 다른 두 면의 가장 자리 부위를 덮도록 더 연장되는 것을 특징으로 하는 칩 소자.
  4. 제1항에 있어서, 상기 칩 소자는
    다층 세라믹 칩 커패시터, 다층 칩 인덕터, 커패시터 어레이, 인덕터 어레이, 스위칭 다이오드, 스플리터, 커플러 및 인덕터와 커패시터의 복합 소자로 이루어지는 일군의 다층 형태의 칩 소자인 것을 특징으로 하는 칩 소자.
  5. 표면에 배열된 내부 전극 패턴들이 프린팅된 세라믹 물질의 시트들을 순차적으로 적층하여 시트 적층물을 형성하는 단계;
    상기 시트 적층물 상에 표면에 상기 내부 전극 패턴들에 겹쳐지게 교차 배열되는 외부 전극의 상부 연장층이 프린팅된 최상층의 시트를 적층하는 단계;
    상기 최상층의 시트 표면을 덮는 필름층을 형성하는 단계;
    상기 필름층 및 상기 시트 적층물을 관통하여 상기 외부 전극의 상부 연장층에 정렬되게 배열되며 상기 내부 전극 패턴을 그 측벽에 노출하는 비아홀들을 형성하는 단계;
    상기 비아홀을 채워 상기 내부 전극 패턴에 연결되는 외부 전극 기둥층을 상기 시트 적층물 상에 형성하는 단계;
    상기 필름층을 제거하는 단계;
    상기 시트 적층물의 하부 노출 표면에 상기 외부 전극의 상부 연장층에 정렬되어 상기 분리된 외부 전극 기둥층에 연결되는 외부 전극의 하부 연장층을 형성하는 단계;
    상기 시트 적층물을 정압 프레스하는 단계;
    상기 정압 프레스된 시트 적층물을 단위 칩 별로 잘라 분리하는 단계;
    상기 분리된 단위 칩들을 가소, 소결 및 모서리 연마하는 단계; 및
    상기 단위 칩들의 드러난 외부 전극에 도금층을 도금하는 단계를 포함하는 것을 특징으로 하는 칩 소자 제조 방법.
  6. 제5항에 있어서, 상기 비아홀들을 형성하는 단계는
    펀칭 또는 레이저 가공으로 수행되는 것을 특징으로 하는 칩 소자 제조 방법.
  7. 제5항에 있어서, 상기 단위 칩으로 분리하는 단계는
    블레이드 커팅, 레이저 커팅 또는 다이싱으로 수행되는 것을 특징으로 하는 칩 소자 제조 방법.
  8. 제5항에 있어서, 상기 도금층을 도금하는 단계 이후에,
    상기 단위 칩들을 분류하여 테이프에 상기 외부 전극의 하부 연장층 또는 상부 연장층이 상기 테이프 면과 일치하도록 테이프에 형성된 구멍에 삽입하는 테이핑 단계를 더 포함하는 것을 특징으로 하는 칩 소자 제조 방법.
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