KR20190116181A - 적층형 전자 부품 - Google Patents

적층형 전자 부품

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KR20190116181A
KR20190116181A KR1020190115902A KR20190115902A KR20190116181A KR 20190116181 A KR20190116181 A KR 20190116181A KR 1020190115902 A KR1020190115902 A KR 1020190115902A KR 20190115902 A KR20190115902 A KR 20190115902A KR 20190116181 A KR20190116181 A KR 20190116181A
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electrode
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electronic components
layer
stacked electronic
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KR1020190115902A
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박채민
조지홍
신웅
이재현
승현우
신우철
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제1, 제2, 제5 및 제6 면 중 어느 하나 이상의 면에 배치되며, 희토류 산화물을 포함하는 방수층; 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함한다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
특히 자동차용 전장 부품의 사용 환경을 고려하면 칩의 크랙 발생, 수분 침투에 의한 고장 등은 치명적인 불량으로 간주되어 더욱 강력한 내습신뢰성 확보 방안이 필요하다.
본 발명의 여러 목적 중 하나는 내습 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 고용량을 확보하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제1, 제2, 제5 및 제6 면 중 어느 하나 이상의 면에 배치되며, 희토류 산화물을 포함하는 방수층; 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함한다.
본 발명의 여러 효과 중 하나는 바디에 희토류 산화물을 포함하는 방수층을 배치하여 내습 신뢰성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4는 도 1의 바디를 개략적으로 도시한 사시도이다.
도 5는 본 발명의 바디에 방수층을 형성하는 공정의 일 예를 도시한 것이다.
도 6은 도 1의 방수층이 형성된 바디를 도시한 것이다.
도 7은 본 발명의 제1 변형예에 따른 바디를 개략적으로 도시한 사시도이다.
도 8은 본 발명의 제1 변형예에 따른 바디 및 방수층을 개략적으로 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4는 도 1의 바디를 개략적으로 도시한 사시도이다.
도 5는 본 발명의 바디에 방수층을 형성하는 공정의 일 예를 도시한 것이다.
도 6은 도 1의 방수층이 형성된 바디를 도시한 것이다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 적층 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제1, 제2, 제5 및 제6 면 중 어느 하나 이상의 면에 배치되며, 희토류 산화물을 포함하는 방수층(117); 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극(131); 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극(132);을 포함한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께는 특별히 한정할 필요는 없다.
다만, 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.4μm 이하인 경우에는 내습 신뢰성이 저하될 우려가 있다.
하술하는 바와 같이 본 발명의 일 실시형태에 따라, 방수층(117)을 포함하는 경우, 적층형 전자 부품의 내습 신뢰성을 향상시킬 수 있기 때문에, 유전체층의 두께가 0.4μm 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다.
따라서, 유전체층(111)의 두께가 0.4μm 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 두께는 상기 제1 및 제2 내부전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점에서의 두께는 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
또한, 바디(110)는 용량 형성부의 양 측면에 각각 배치되는 마진부(114, 115)를 포함할 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미한다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.
내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2 내지 도 4를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않는다. 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께는 0.4μm 이하일 수 있다.
제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부전극(121, 122)의 평균 두께를 의미할 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점에서의 두께는 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
방수층(117)은 제1, 제2, 제5 및 제6 면(1, 2, 5, 6) 중 어느 하나 이상의 면에 배치되며, 희토류 산화물을 포함한다.
방수층(117)은 바디(110)의 미세한 기공이나 크랙을 커버함으로써 수분이 바디의 외표면을 통하여 바디 내부로 침투하는 것을 방지할 수 있다. 또한, 방수층(117)은 희토류 산화물을 포함하기 때문에 발수특성을 가져 수분이 바디의 외표면을 통하여 바디 내부로 침투하는 것을 보다 효과적으로 방지할 수 있다.
희토류 산화물은 최외각 전자껍질(obital)이 옥텟 상태(octet state)를 이루는 구조의 특성상 물 분자와 낮은 상호 작용을 가지게 된다. 따라서, 희토류 산화물은 물 분자와 수소결합(hydrogen bonding) 구조를 이루지 못하여 소수성(hydrophobic) 특성을 나타내며, 방수층(117)이 희토류 산화물을 포함함으로써 내습 신뢰성 향상뿐만 아니라, 이온 마이그레이션(ion migration) 등을 방지하여 신뢰성을 향상시킬 수 있다.
종래에는 내습 신뢰성을 향상시키기 위하여 실리콘 레진, 불소 발수제 등을 바디 표면에 코팅하는 방법을 사용하였으나, 본 발명에 따른 희토류 산화물을 포함하는 방수층(117)은 종래의 코팅 재료인 실리콘 레진, 불소 발수제 등에 비하여 현저히 낮은 투습율을 가지며, 바디(110)와의 접합력이 우수한 장점이 있다.
희토류 산화물은 특별히 한정할 필요는 없으며, 예를 들어 Dy2O3, CeO2, Pr6O11, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb4O7, Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2O3 중에서 선택된 하나 이상일 수 있다.
다만, 희토류 산화물이 Dy2O3인 경우, 다른 희토류 산화물에 비하여 바디(110)와의 정합성을 향상시키는 효과가 있을 수 있다. 따라서, 희토류 산화물은 Dy2O3인 것이 보다 바람직할 수 있다.
방수층(117)의 두께는 100nm 이상일 수 있다.
방수층(117)의 두께가 100nm 미만인 경우에는 내습 신뢰성 향상 효과가 불충분할 수 있다.
방수층(117)의 두께의 상한은 특별히 한정할 필요는 없으며, 커패시터 용량, 커패시터 사이즈 등을 고려하여 결정할 수 있다. 예를 들어, 방수층(117)의 두께의 상한은 1000μm 이하일 수 있다.
한편, 희토류 산화물을 포함하는 방수층(117)을 형성하는 방법은 특별히 한정하지 않는다. 예를 들어, 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성할 수 있다.
희토류 산화물을 포함하는 방수층(117)을 형성하는 보다 바람직한 방법으로는 희토류 산화물을 시트 형식으로 제작하여 바디(110)에 전사하여 방수층(117)을 형성하는 방법이 있다.
도 4 내지 도 6을 참조하면, 바디(110)를 마련한 후, 희토류 산화물을 포함하는 시트(117a, 117b, 117c, 117d)를 바디(110)에 전사하여, 코팅층(117)을 형성할 수 있다.
희토류 산화물을 포함하는 시트는 유전체층(111)을 형성하는 원료를 포함할 수 있으며, 티탄산바륨(BaTiO3) 등의 파우더에 희토류 산화물 및 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
방수층(117)이 유전체층(111)과 동일한 물질을 포함함으로써 바디(110)와 방수층(117) 간의 결합력을 보다 향상시킬 수 있으며, 방수층(117)의 형상 제어가 용이한 장점이 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 상기 제2 외부 전극(132)은 상기 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.
제1 외부 전극(131)은 제3 면(3)에 배치되어 제1 내부 전극(121)과 연결되고, 제2 외부 전극(132)은 제4 면(4)에 배치되어 제2 내부 전극(122)과 연결될 수 있다.
제1 외부 전극(131)은 제3 면(3)으로부터 방수층(117)의 일부를 덮도록 연장되어 배치될 수 있으며, 제2 외부 전극(132)은 제4 면(4)으로부터 방수층(117)의 일부를 덮도록 연장되어 배치될 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 외부 전극(131, 132)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
또한, 외부 전극(131, 132)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성될 수도 있다.
도 2를 참조하여, 외부 전극(131, 132)에 대한 보다 구체적인 예를 들면, 제1 외부 전극(131)은 상기 제1 내부 전극(121)과 접하도록 배치되는 제1 전극층(131a), 상기 제1 전극층(131a) 상에 배치되는 제1 도전성 수지층(131b)을 포함하고, 제2 외부 전극(132)은 상기 제2 내부 전극(122)과 접하도록 배치되는 제2 전극층(132a), 및 상기 제2 전극층(132a) 상에 배치되는 제2 도전성 수지층(132b)을 포함할 수 있다.
이때, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않는다. 예를 들어, 전극층(131a, 132a)에 사용되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
또한, 도전성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다.
여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다.
플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 폭(Y) 방향의 중앙부에서 절단한 X 및 Z 방향 단면(L-T 단면)을 주사전자현미경(Scanning Electron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 확보 및 충격 흡수 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않는다. 예를 들어, 베이스 수지는 에폭시계 수지일 수 있다.
한편, 외부 전극(131, 132)은 실장 특성을 향상시키기 위하여 상기 도전성 수지층(131b, 132b) 상에 배치된 도금층(131c, 132c)을 추가로 포함할 수 있다.
도금층(131c, 132c)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
예를 들어, 도금층(131c, 132c)은 Ni 도금층 및 상기 Ni 도금층 상에 배치된 Sn 도금층을 포함할 수 있다.
한편, 방수층(117)은 바디(110)의 제1, 제2, 제5 및 제6 면에 모두 배치될 수 있다. 방수층(117)이 바디(110)의 제1, 제2, 제5 및 제6 면에 모두 배치됨에 따라 내습 신뢰성 향상 효과를 더욱 향상시킬 수 있다.
다만, 본 발명이 방수층(117)이 바디(110)의 제1, 제2, 제5 및 제6 면에 모두 배치되는 경우에 한정되는 것은 아니며, 제1 면에만 배치되거나, 제1 및 제2 면에만 배치되거나, 제5 및 제6 면에만 배치될 수도 있다.
도 7은 본 발명의 제1 변형예에 따른 바디(110`)를 개략적으로 도시한 사시도이다. 도 8은 본 발명의 제1 변형예에 따른 바디(110`) 및 방수층(117)을 개략적으로 도시한 사시도이다.
도 7 및 도 8을 참조하면, 방수층(117)은 바디(110)의 제1, 제2, 제5 및 제6 면에 배치되고, 제1 내부 전극(121`)은 제4 면(4)과 이격되며 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출되고, 제2 내부 전극(122`)은 제3 면(3)과 이격되며 제4, 제5 및 제6 면(4)을 통해 노출될 수 있다.
이에 따라, 바디(110`)의 제5 및 제6 면으로 노출되는 제1 및 제2 내부 전극(121`, 122`)은 방수층(117)에 의해 덮여 적층형 전자 부품의 외부로부터 보호될 수 있다.
즉, 방수층(117)이 마진부(114, 115) 또는 커버부(112, 113)의 역할을 대신 수행하여, 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
또한, 제1 내부 전극(121`)과 제2 내부 전극(122`)이 중첩되는 면적을 극대화할 수 있어 단위 부피당 용량을 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112, 113: 커버부
117: 방수층
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도전성 수지층
131c, 132c: 도금층

Claims (11)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제1, 제2, 제5 및 제6 면 중 어느 하나 이상의 면에 배치되며, 희토류 산화물을 포함하는 방수층;
    상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및
    상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 희토류 산화물은 Dy2O3, CeO2, Pr6O11, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb4O7, Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2O3 중에서 선택된 하나 이상인
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 희토류 산화물은 Dy2O3인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 방수층의 두께는 100nm 이상인
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 방수층은 상기 유전체층과 동일한 재료를 더 포함하는
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 방수층은 상기 제1, 제2, 제5 및 제6 면에 모두 배치되는
    적층형 전자 부품.
  7. 제6항에 있어서,
    상기 제1 내부 전극은 상기 바디의 제4 면과 이격되며 제3, 제5 및 제6 면을 통해 노출되고,
    상기 제2 내부 전극은 상기 바디의 제3 면과 이격되며 제4, 제5 및 제6 면을 통해 노출되는
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 외부 전극은 상기 제1 내부 전극과 접하도록 배치되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전성 수지층을 포함하고,
    상기 제2 외부 전극은 상기 제2 내부 전극과 접하도록 배치되는 제2 전극층, 및 상기 제2 전극층 상에 배치되는 제2 도전성 수지층을 포함하는
    적층형 전자 부품.
  9. 제8항에 있어서,
    상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는
    적층형 전자 부품.
  10. 제8항에 있어서,
    상기 제1 및 제2 도전성 수지층은 도전성 금속 및 베이스 수지를 포함하는
    적층형 전자 부품.
  11. 제8항에 있어서,
    상기 제1 및 제2 도전성 수지층 상에 배치되는 도금층을 더 포함하는
    적층형 전자 부품.
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