JP2015115518A

JP2015115518A - 積層セラミック電子部品

Info

Publication number: JP2015115518A
Application number: JP2013257819A
Authority: JP
Inventors: 遠藤　誠; Makoto Endo; 誠遠藤; 山口　孝一; Koichi Yamaguchi; 孝一山口; 慶介石田; Keisuke Ishida
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2013-12-13
Filing date: 2013-12-13
Publication date: 2015-06-22
Anticipated expiration: 2033-12-13
Also published as: JP6314466B2

Abstract

【課題】低背形状であっても優れた耐たわみ性を有する、積層セラミックコンデンサなどの積層セラミック電子部品を提供する。【解決手段】複数の誘電体セラミック層２及びその層間に形成された複数の内部電極層３で構成される容量部と、該容量部の上下面に設けられた複数のダミー誘電体セラミック層４ａ−１〜４，４ｂ−１〜４と、その層間に形成された複数のダミー内部電極層５ａ−１〜５，５ｂ−１〜５からなる非容量部と、さらに非容量部の上下面に設けられた外層部１３ａ，１３ｂからなるセラミック基体に対して、前記ダミー内部電極層を相互に連結させるブリッジ７を設ける。【選択図】図１

Description

本発明は、積層セラミックコンデンサ等の積層セラミック電子部品に関するものである。

電子機器の小型化や薄層化に伴い、フレキシブルプリント基板（ＦＰＣ基板）の需要が拡大している。ＦＰＣ基板上に実装させる電子部品には、短小、低背である事に加えて、耐たわみ性が求められる。最近では１００５サイズ（１．０×０．５ｍｍ）においてチップ厚み０．２２ｍｍの低背設計積層セラミックコンデンサが使用されている。
しかしながら、低背設計部品は機械強度が低く、基板のたわみ変形によって、セラミック層と内部電極層の剥離（デラミネーション）やクラックといった構造欠陥が発生し易いという問題がある。

特許文献１は、電子部品の外層部中に緩衝層（ダミー層）を形成させる事により、外的な要因によってクラックが生じても内層へのクラック進行を抑制し、信頼性の低下を防止することができる技術を開示している。

また、特許文献２は、積層体の表面及び／又は内部にダミー配線導体を配設し、外部電極端子と電気的・機械的に接続する事により、外部衝撃による積層体と外部電極端子の剥離を防止できる技術を開示している

特開平１１−２６２９５号公報特許第４４６３０４５公報

特許文献１の技術は、クラックが内層へ進入する事を抑制する事は可能だが、デラミネーションやクラックの発生を抑制する事はできない。
さらに、低背設計部品に対しては、緩衝層（ダミー層）と内層との厚みを十分確保することができないので、クラックが内層へ進入することを阻止する事が困難である。

又、特許文献２の技術によって、積層体と外部電極端子の接続部を高強度にする事ができるが、補強領域が積層体の端部から外部電極の延在部に限定される為、プリント回路基板実装後に熱が加えられたり、プリント回路基板がたわんだ際に、積層体自身の耐たわみ性は向上しないため、クラックやデラミネーション等の発生要因となる。

本発明はこのような実状を鑑みてなされ、その目的は、優れた耐たわみ性を有する、積層セラミックコンデンサなどの積層セラミック電子部品を提供する事である。

上述した課題を解決する為、本発明は、複数の誘電体セラミック層及び、該誘電体セラミック層の間に形成された複数の内部電極層で構成される容量部を有し、前記容量部を挟むように設けられた前記複数の誘電体セラミック層と層間に位置するダミー内部電極層を含む非容量部と、該非容量部の表面に外層部を有するセラミック基体と、前記セラミック基体の両端面に設けられた一対の外部電極とを備える積層セラミック電子部品であって、前記非容量部の隣接する前記ダミー内部電極層を相互に接合させる、金属からなるブリッジを有する事を特徴とする。

非容量部を設ける事で、容量部と外層部のみから成るセラミック基体と比べて、たわみ変形によるクラックの発生を抑制させる事が可能となる。さらに、ダミー内部電極層同士をブリッジにより一体化させる事より、デラミネーションを効果的に抑制する事ができる。その上、ダミー内部電極及びブリッジは、外部電極の形状に制限されることなく配設する事が出来るので、セラミック基体自身の耐たわみ性が向上する。
また、前記容量部を挟むように設けられた複数のダミー内部電極層は、前記一対の外部電極のいずれか一方と接続することが好ましい。上記を満足することで、セラミック基体のたわみ変形時に、セラミック基体と外部端子の接続部近傍に集中する応力をダミー内部電極層およびブリッジに分散させる事が可能になり、耐たわみ性がより強化される。

また、前記ダミー内部電極層を相互に連結させるブリッジは、前記容量部との境界から前記外層部との境界に向かって、該ブリッジの数が多くなることが好ましい。セラミック基体のたわみ変形時作用する曲げ応力は、上端もしくは下端に近くなる程大きい事から、曲げ応力が大きく作用する部位にブリッジを多く設ける事によって、耐たわみ性がより強化される。

本発明によれば、デラミネーションやクラックなどの構造欠陥が発生し難い優れた耐たわみ性を有する、積層セラミックコンデンサなどの積層セラミック電子部品を提供する事が出来る。

本発明の実施例１に係る積層セラミックコンデンサの断面外略図である。比較例２に係る従来の積層セラミックコンデンサの断面外略図である。本発明の実施例５に係る積層セラミックコンデンサの断面外略図である。本発明の実施例に係る積層セラミックコンデンサについて行ったたわみ強度試験の方法を説明する図である。本発明の実施例７に係る積層セラミックコンデンサの断面における、非容量部の走査型電子顕微鏡（ＳＥＭ）写真である。本発明の実施例２〜４に係る積層セラミックコンデンサにおける、非容量部に設けるブリッジの頻度分布である。本発明の実施例５〜７に係る積層セラミックコンデンサにおける、非容量部に設けるブリッジの頻度分布である

以下、図面を参照しながら本発明の好適な実施形態について説明する。ただし、本発明は以下の実施形態に限定されるものではない。また、同一の部材については同一の符号を付すものとし、重複する説明を省略する。なお、図面は模式的なものであり、部材相互間の寸法の比率や部材の形状等は実際のものと異なっていても良い。

＜積層セラミック電子部品（積層セラミックコンデンサ）＞
本発明の積層セラミック電子部品の一実施形態として、図１および図２に積層セラミックコンデンサの断面模式図を示す。

図１は、本発明の一実施形態に係る積層セラミックコンデンサ１（実施例１）の断面
模式図である。積層セラミックコンデンサ１は、セラミック基体１０の内部に配設された
内部電極層３が、誘電体セラミック層２を介して積層され、かつセラミック基体１０の両
端面には、交互に逆側の端面に露出した内部電極層３と導通するように一対の外部電極６a，６ｂが配設される。

セラミック基体１０は、誘電体セラミック層２および内部電極層３が交互に積層され、静電容量を形成する容量部１１を挟み込むように、静電容量の形成に寄与しないダミー誘電体セラミック層４（４ａ−１〜４，４ｂ−１〜４）およびダミー内部電極層５（５ａ−１〜５，５ｂ−１〜５）が交互に積層されている非容量部１２（１２ａ、１２ｂ）を形成し、さらに、最上下層のダミー内部電極層４ａ−１，４ｂ−１を挟み込むように外層部１３（１３ａ，１３ｂ）を形成する。
非容量層１２ａ，１２ｂには、ダミー内部電極層（５ａ−１〜５，５ｂ−１〜５）を相互に連結させるブリッジ７が配設される。

セラミック基体１０の形状は、特に制限されず、目的および用途に応じて適宜選択されるが、形状は通常、直方体とされる。寸法についても、制限はなく、目的および用途に応じて適宜選択され、通常、縦（０．４〜３．２ｍｍ）×横（０．２〜２．５ｍｍ）×高さ（０．１５〜１．９ｍｍ）程度である。

誘電体セラミック層２、ダミー誘電体セラミック層４および外層部１３は、たとえば、
ＢａＴｉＯ_３、ＣａＺｒＯ_３、(Ｂｉ_０．５Ｎａ_０．５)ＴｉＯ_３、ＮａＮｂＯ_３、ＫＮｂＯ_３等を主成分とした誘電体磁器組成物から構成される。

本実施形態では、上記の誘電体粒子は、所望の特性に応じて、添加成分元素を含有してもよい。さらにＳｉ、Ｂ、Ｌｉを含む酸化物を含有してもよい。

外層部１３の厚みは、目的や用途に応じ適宜決定すればよい。
好ましくは、２μｍ〜２０μｍ、より好ましくは、４μｍ〜１０μｍである。

誘電体セラミック層２及びダミー誘電体セラミック層４の厚みは、目的や用途に応じ適宜決定すればよい。好ましくは、１．０μｍ以下、より好ましくは、０．６μｍ以下である。また、ダミー誘電体セラミック層４の厚みは、誘電体セラミック層２の厚みに対して０．５〜１．２倍とする事が好ましい。

内部電極層３及びダミー内部電極層５に含有される導電材は特に限定されないが、たとえば、Ｎｉ，Ｃｕ，Ｎｉ-Ｃｕ合金、Ａｇ−Ｐｄ合金等を用いる事ができる。内部電極層３及びダミー内部電極層５は、異なる導電材であっても良い。

内部電極層３及びダミー内部電極層５の厚みは目的や用途に応じ適宜決定すればよい。好ましくは、１．０μｍ以下、より好ましくは、０．６μｍ以下である。
また、ダミー内部電極層５の厚みは、内部電極層３の厚みに対して１．０〜１．５倍とする事が好ましい。

非容量部１２におけるダミー内部電極層５の層数は、少なくとも２層以上あれば良いが、好ましくは、４〜２０層である。
また、非容量部１２の厚みは、外層部１３に対して０．５〜８．０倍とする事が好ましい。

ブリッジ７は金属から構成されるが、ダミー内部電極層５に含有される導電材と同じ金属でも良く、異なる金属であっても良い。ブリッジ７と、ダミー内部電極層５を異なる金属とする場合は、互いが拡散接合している事が好ましい。ブリッジ７の幅は、好ましくは０．２〜４．０μｍ、より好ましくは０．３μｍ〜２．０μｍである。ダミー内部電極層５の厚みに対して０．５〜２．０倍であるとさらに好ましい。

ブリッジ７の頻度は、ダミー誘電体セラミック層４の面方向に１００μｍあたり３.０〜２０個設ける事が好ましい。

また、ブリッジ７は、容量部１１との境界から外層部１３との境界に向かって、頻度が高くなることが好ましい。曲げ応力が大きく作用する部位にブリッジを多く設ける事によって、耐たわみ性がより強化される。

外部電極６に含有される導電材は特に限定されないが、本発明では安価なＮｉ，Ｃｕ、これらの合金を用いることができる。
又、外部電極６には、それぞれ熱硬化性樹脂と導電性粒子とを主成分とする導電性樹脂からなる樹脂電極層を設けても良い。
＜積層セラミックコンデンサの製造方法＞

本実施形態の積層セラミックコンデンサは、従来の積層セラミックコンデンサと同様に、ペーストを用いた通常の印刷法やシート法によりグリーンチップを作製し、これを焼成した後、外部電極を印刷または転写して焼き付けすることにより製造される。以下、製造方法について具体的に説明する。

まず、誘電体セラミック層を形成するための誘電体セラミック原料を準備し、これを塗料化して、誘電体セラミック層用ペーストを調製する。

誘電体セラミック原料として、まずＢａＴｉＯ_３、ＣａＺｒＯ_３、(Ｂｉ_０．５Ｎａ_０．５)ＴｉＯ_３、ＮａＮｂＯ_３、ＫＮｂＯ_３等を主成分とした粉末を準備する。これらの原料としては、上記した成分の酸化物やその混合物、複合酸化物を用いることができる。また、上記した酸化物や複合酸化物となる各種化合物から適宜選択して用いることができ、これらを混合して用いることもできる。各種化合物としては、たとえば、炭酸塩、シュウ酸塩、硝酸塩、水酸化物、有機金属化合物等が挙げられる。

なお、誘電体セラミック原料は、いわゆる固相法、シュウ酸塩法の他、各種液相法（たとえば、水熱合成法、アルコキシド法、ゾルゲル法など）により製造されたものなど、種々の方法で製造されたものを用いることができる。

さらに、誘電体磁器組成物に上記の主成分以外の成分が含有される場合には、該成分の原料として、それらの成分の酸化物やその混合物、複合酸化物を用いることができる。

次に、上記の誘電体セラミック原料に、有機ビヒクルを混合して誘電体セラミック層用ペーストを作製する。有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。バインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の周知の各種バインダから適宜選択すればよい。有機溶剤も特に限定されず、印刷法やシート法などに応じて、ジヒドロターピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。

内部電極層用ペーストは、導電性金属や合金からなる導電材と、上記の有機ビヒクルを混合して作製する。導電材として用いる金属としてはＮｉ，Ｃｕ，Ｎｉ-Ｃｕ合金、Ａｇ−Ｐｄ合金等が使用できる。

そして、誘電体セラミック層用ペーストを印刷法等によりグリーンシート形状とし、そのグリーンシート上に内部電極層用ペーストを印刷して内部電極層パターンを形成する。このようにして得られた内部電極層パターン印刷済みのグリーンシートを複数積層してグリーンチップを得る。

非容量部に対応するグリーンシート上に印刷するダミー内部電極層用ペーストには、
ペースト中の溶剤がグリーンシート中の有機バインダを膨潤または溶解させる、いわゆる「シートアタック」現象を生じる様に設計した有機ビヒクルを用いる事が好ましい。
グリーンシートとダミー内部電極層用ペーストとの界面から、グリーンシートへ導電材の一部を拡散させる事が出来る。後に記述する焼成工程において、グリーンシートへ拡散した導電材が、隣接するダミー内部電極層同士と金属接合することにより、ブリッジが形成される。

尚、非容量部に対応するグリーンシートへ導電材を含有させる方法は上記に限定されず、たとえば、誘電体セラミック層用ペーストに金属粒子を加え、グリーンシートを作製してもよい。

次に、得られたグリーンチップを脱バインダ工程に供し、加熱によって有機成分を除去する。その後、焼成工程、アニール工程を経て、セラミック基体１０となる。そして、得られたセラミック基体１０に、端子電極６を形成して、積層セラミック電子部品が製造される。

脱バインダ工程における条件としては、昇温速度を好ましくは１０〜３００℃／時間、保持温度を好ましくは５００〜８００℃、温度保持時間を好ましくは０．５〜２４時間とする。また、雰囲気は、空気もしくは還元性雰囲気とする。

焼成工程における条件としては、昇温速度を好ましくは１００℃／時間以上である。
保持温度は、好ましくは１０００〜１３５０℃であり、その保持時間は、好ましくは０．０５〜１時間である。

また、焼成工程の雰囲気は、還元性雰囲気とすることが好ましく、雰囲気ガスとしてはたとえば、Ｎ_２とＨ_２との混合ガスを加湿して用いることができる。酸素分圧は、１０^−６〜１０^−２Ｐａとすることが好ましい。

また、焼結工程において、チップに加圧しながら実施する事で、ブリッジの頻度を好ましい範囲に制御することができる。加圧量は、好ましくは、５〜８０ＭＰａである。加圧しながら焼成を行なう方法として、たとえば、ホットプレス法、ＨＩＰ処理等を採用して行うこともできる。

アニール工程における保持温度は、好ましくは６５０〜１１００℃であり、保持時間は、好ましくは０．１〜２４時間である。また、アニール工程の雰囲気は、加湿したＮ_２ガス（酸素分圧：１．０×１０^−３〜１．０Ｐａ）とすることが好ましい。

上記した脱バインダ工程、焼成工程およびアニール工程において、Ｎ_２ガスや混合ガス等を加湿する場合には、たとえばウェッター等を使用すればよい。

脱バインダ工程、焼成工程およびアニール工程は、連続して行なっても、独立に行なってもよい。尚、必要に応じて焼成工程、アニール工程を複数回実施してもよい。

上記のようにして得られたセラミック基体１０に、たとえばバレル研磨やサンドブラストなどにより端面研磨を施し、外部電極用ペーストを印刷ないし転写して焼成し、外部電極６を形成する。そして必要に応じ、外部電極の外面にめっき等により被覆層を形成する。

このようにして製造された本発明の積層セラミック電子部品は、ハンダ付等によりプ
リント基板上などに実装され、各種電子機器等に使用される。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々
に改変することができる。

たとえば、上述した実施形態では、本発明に係る積層セラミック電子部品として積層セラミックコンデンサを例示したが、本発明に係る積層セラミック電子部品としては、積層セラミックコンデンサに限定されず、ダミー誘電体セラミック層を跨ぐようにダミー内部電極層同士を繋ぐブリッジが形成された、非容量層積層体を有する積層セラミック電子部品であれば何でも良い。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。

＜実施例１＞
本実施例では、ＢａＴｉＯ_３＋ＭｇＯ（１．５質量部）＋ＭｎＯ（０．１質量部）＋Ｙ_２Ｏ_３（１．０質量部）＋ＳｉＯ_２（０．５質量部）＋Ｖ_２Ｏ_５（０．０５質量部）の組成の誘電体セラミック層を有する積層セラミックコンデンサを製造した。
まず、粒径０．１〜１．０μｍのＢａＴｉＯ_３、ＭｇＣＯ_３、ＭｎＣＯ_３、Ｙ_２Ｏ_３、
ＳｉＯ_２の材料粉末を、ボールミルにより１６時湿式混合し、乾燥することによって誘電体セラミック原料を用意した。

得られた誘電体セラミック原料：１００質量部と、ポリビニルブチラール樹脂：１０質量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）：５質量部と、溶媒としてのプロパノール：１００質量部とをボールミルで混合してペースト化し、誘電体セラミック層用ペーストを得た。

次いで、平均粒径０．１５μｍのＮｉ粒子１００質量部に対し、有機ビヒクル（エチルセルロース８質量部とミネラルスピリット４０質量部をジヒドロターピネオール５２質量部に溶解したもの）４０質量部を３本ロールにより混練してペースト化し、内部電極層用ペーストを得た。

次いで、平均粒径０．１５μｍのＮｉ粒子１００質量部に対し、有機ビヒクル（エチルセルロース８質量部をジヒドロターピネオール９２質量部に溶解したもの）４０質量部を３本ロールにより混練してペースト化し、ダミー内部電極層用ペーストを得た。

得られた誘電体セラミック層用ペーストを用いて、ＰＥＴフィルム上に、ドクターブレード法によ
りシート成形を行い、乾燥することにより、グリーンシートを形成した。この上に内部電極用ペースト、ダミー内部電極層用ペーストを印刷した後、ＰＥＴフィルムからシートを剥離した。次いで、内部電極層パターン層印刷済みグリーンシート（１４０枚）、ダミー内部電極層パターン層印刷済みグリーンシート（上下部各５枚）、外層部用グリーンシート（内部電極層用ペーストを印刷しないもの）とを積層、圧着して、グリーン積層体を得た。

次いで、得られたグリーン積層体を、ダイシングソーを適用して切断し、グリーンチップを得た。

続いて、上記切断後の個片化したグリーンチップを高強度プレート上に、積層方向が高強度プレートに対して垂直となるように向け、０．１５ｍｍ間隔で並べ、高強度プレートと共に脱バインダをした。本実施例では、高強度プレートとしてシリコンカーバイドを用いた。

脱バインダ工程は、下記条件にて行なった。
昇温速度：５０℃／時間
保持温度：６００℃
保持時間：２０時間
降温速度：２００℃／時間
雰囲気：６．０×１０^−１７Ｐａ

脱バインダ後のチップを、高強度プレートで挟み、ホットプレス焼成装置を用いて焼成し、焼結体チップを得た。

焼成工程は、下記条件にておこなった。
昇温速度：６００°Ｃ／時間
保持温度：１２００℃
保持時間：０．２時間
降温速度：２０００℃／時間
加圧量：１０ＭＰａ
雰囲気：２．０×１０^−５Ｐａ

焼成後の焼結体チップを、無加圧のバッチ炉を用いてアニール処理した。

アニール工程は、下記条件にて行なった。
昇降温速度：２００℃／時間
保持温度：９００℃
保持時間：２時間
雰囲気：２．０×１０^−２Ｐａ

なお、脱バイ工程、焼成工程およびアニール工程の雰囲気は、Ｈ_２と加湿したＮ_２との混合雰囲気とした。

アニール後の焼結体チップに、バレル研磨にて端面研磨を施し、Ｃｕ端子電極用ペーストを焼き付けて端子電極を形成し、上記実施形態に係る積層セラミックコンデンサ１を形成した。

得られた積層セラミックコンデンサの端子電極部を除いたサイズは、１．０ｍｍ×０．５ｍｍ×０．２１ｍｍであり、内部電極層に挟まれた誘電体セラミック層の数は１２９層、１層あたりの誘電体セラミック層の厚みは、０．７０μｍ、内部電極層の厚みは０．６５μｍ、ダミー誘電体セラミック層の厚みは０．６７μｍ、ダミー内部電極層の厚みは０．７２μｍであった。また、外層部の厚みは上下各５μｍであった。

さらに、得られた積層セラミックコンデンサを積層方向に平行な面で切断し、断面を走査型電子顕微鏡（ＳＥＭ）で観察し、非容量部において、ブリッジを形成している事を確認した。

＜比較例１＞
ダミー内部電極層用ペーストに含まれる導電材をグリーンシートに拡散させない為に、ダミー内部電極層用ペーストの作製工程において、内部電極層用ペーストと同様の有機ビヒクルを用いる他は、実施例１と同様に作製した。
さらに、得られたコンデンサ試料を積層方向に平行な面で切断し、断面を走査型電子顕微鏡（ＳＥＭ）で観察し、非容量部において、ブリッジは存在しない事を確認した。

＜比較例２＞
比較例２に係る、従来の積層セラミックコンデンサ２１の断面模式図を図２に示す。
積層セラミックコンデンサ３１は、セラミック基体１０の内部に配設された内部電極層３が、誘電体セラミック層２を介して積層され、かつセラミック基体１０の両端面には、交互に逆側の端面に露出した内部電極層３と導通するように一対の外部電極５a,５ｂが配設される。セラミック基体１０は、誘電体セラミック層２および内部電極層３が交互に積層された構成の容量部１１を挟み込むように、外層部１３（１３ａ，１３ｂ）を形成する。
焼結体チップの寸法が実施例１と一致するように、ダミー内部電極層パターン印刷済みグリーンシートの代わりに外層部用グリーンシートを積層する他は、実施例１と同様に作製した。

＜たわみ強度評価＞
作製した積層セラミックコンデンサを、はんだ(Ｓｎ９６．５％-Ａｇ３％-Ｃｕ０．５％)を用いてガラスエポキシ基板に実装した後、たわみ試験機を用いて、積層セラミック電子部品の実装部の下側から、ガラスエポキシ基板にたわみ応力を加え、基板曲げ試験を実施した。試験方法を図４に示す。

試験は、積層セラミックコンデンサを実装した基板が８ｍｍたわむまで応力を加え、その後５秒間保持した。そして、積層セラミックコンデンサを積層方向に平行な面で切断し、光学顕微鏡を用いてセラミック基体へのデラミネーションおよびクラックの発生の有無を調べた。積層セラミックコンデンサ１００個について評価をおこない、デラミネーションもしくはクラックが確認できるものを故障と判断し、故障率を求めた。
結果を表１に示す。

表１を見れば明らかなように、非容量部においてブリッジを形成した積層セラミックコンデンサは耐たわみ性が優れている事が確認できる。
一方、比較例１、および比較例２は、故障率が高い事がわかる。

＜実施例２＞
下記に示す焼成工程条件で焼成する他は、実施例１と同様に作製した。
焼成工程は、下記条件にておこなった。
昇温速度：６００°Ｃ／時間（２５〜１０００℃）
１００°Ｃ／時間（１０００〜１２００℃）
保持温度：１２００℃
保持時間：０．２時間
降温速度：２０００°Ｃ／時間
加圧量：１０ＭＰａ
雰囲気：２．０×１０^−５Ｐａ

＜実施例３＞
下記に示す焼成工程条件で焼成する他は、実施例１と同様に作製した。
焼成工程は、下記条件にておこなった。
昇温速度：６００°Ｃ／時間（２５〜１０００℃）
８００°Ｃ／時間（１０００〜１２２０℃）
保持温度：１２２０℃
保持時間：０．１時間
降温速度：２０００°Ｃ／時間
加圧量：１３ＭＰａ
雰囲気：３．０×１０^−５Ｐａ

＜実施例４＞
下記に示す焼成工程条件で焼成する他は、実施例１と同様に作製した。
焼成工程は、下記条件にておこなった。
昇温速度：６００°Ｃ／時間（２５〜１０００℃）
２０００°Ｃ／時間（１０００〜１２４０℃）
保持温度：１２４０℃
保持時間：０．０５時間
降温速度：２０００°Ｃ／時間
加圧量：１６ＭＰａ
雰囲気：７．０×１０^−５Ｐａ

＜実施例５＞
実施例５に係る、積層セラミックコンデンサ３１の断面模式図を図３に示す。
積層セラミックコンデンサ２１は、セラミック基体１０の内部に配設された内部電極層３が、誘電体セラミック層２を介して積層され、かつセラミック基体１０の両端面には、交互に逆側の端面に露出した内部電極層
３と、最上下層と同じ極性となるダミー内部電極層５（５ａ−１〜５，５ｂ−１〜５）が導通するように一対の外部電極６a,６ｂが配設される。

内部電極層パターン印刷および積層工程において、ダミー内部電極層を内部電極層の最上下層と同じ極性となるようにグリーン積相体を作製する他は、実施例２と同様に作製した。

＜実施例６＞
下記に示す焼成工程条件で焼成する他は、実施例５と同様に作製した。
焼成工程は、下記条件にておこなった。
昇温速度：６００°Ｃ／時間（２５〜１０００℃）
８００°Ｃ／時間（１０００〜１２２０℃）
保持温度：１２２０℃
保持時間：０．１時間
降温速度：２０００°Ｃ／時間
加圧量：１３ＭＰａ
雰囲気：３．０×１０^−５Ｐａ

＜実施例７＞
下記に示す焼成工程条件で焼成する他は、実施例５と同様に作製した。
焼成工程は、下記条件にておこなった。
昇降温速度：６００°Ｃ／時間（２５〜１０００℃）
２０００°Ｃ／時間（１０００〜１２４０℃）
保持温度：１２４０℃
保持時間：０．０５時間
降温速度：２０００°Ｃ／時間
加圧量：１６ＭＰａ
雰囲気：７．０×１０^−５Ｐａ

＜ブリッジの頻度評価＞
非容量部の各ダミー誘電体セラミック層を跨ぐブリッジの層別頻度を算出するため、
得られた積層セラミックコンデンサを積層方向に平行な面で切断し、断面を走査型電子顕
鏡（ＳＥＭ）で観察した。上下の非容量部を倍率１０００倍で各８視野撮影した。
実施例７に対して観察した中の１枚を図５に示す。
次いで、各ダミー誘電体セラミック層４ａ−１〜４、４ｂ−１〜４を跨ぐように存在する
ブリッジを数え上げ、ダミー誘電体セラミック層１００μｍ辺りに存在するブリッジの数
を算出した。実施例２〜４に対する評価結果を図６に、実施例５〜７に対する評価結果を図７に示す。

＜たわみ強度評価＞
実施例１と同様に実装し、たわみ強度試験を実施した。
試験は、実施例１と同条件の試験に加え、基板のたわみ変形量を１６ｍｍとした試験を実施した。各試験は積層セラミックコンデンサ１００個について評価をおこない、デラミネーションもしくはクラックが確認できるものを故障と判断し、故障率を求めた。
結果を表２に示す。

表２、図６および図７を見れば明らかなように、
ダミー内部電極層を外部電極と接続させた実施例５，６および７は、故障率が少ない事がわかる。また、実施例４および７は前記容量部との境界から前記外層部との境界に向かってブリッジの数が多くなるので、故障率がより少ない事がわかる。
その上、上記した２項目を満足している実施例７は、耐たわみ性が特に優れている事がわかる。

本発明は、耐たわみ性の優れた積層セラミック電子部品を提供できる。また、本発明は積層セラミックコンデンサに限らず、その他の表面実装型電子部品、たとえば、バリスタ、サーミスタ、ＬＣ複合部品などにも適用可能である。

１，３１… 積層セラミック電子部品（積層セラミックコンデンサ）
２… 誘電体セラミック層
３… 内部電極層
４，４ａ−１〜４，４ｂ−１〜４… ダミー誘電体セラミック層
５，５ａ−１〜４，５ｂ−１〜４… ダミー内部電極層
６，６ａ，６ｂ… 外部電極
７… ブリッジ
１０… セラミック基体
１１… 容量部
１２，１２ａ，１２ｂ… 非容量部
１３，１３ａ，１３ｂ… 外層部
２１… 従来の積層セラミック電子部品（積層セラミックコンデンサ）

Claims

複数の誘電体セラミック層及び、該誘電体セラミック層の間に形成された複数の内部電極層で構成される容量部を有し、前記容量部を挟むように設けられた前記複数の誘電体セラミック層と層間に位置するダミー内部電極層を含む非容量部と、該非容量部の表面に外層部を有するセラミック基体と、前記セラミック基体の両端面に設けられた一対の外部電極とを備える積層セラミック電子部品であって、前記非容量部の隣接する前記ダミー内部電極層を相互に接合させる、金属からなるブリッジを有する事を特徴とする、積層セラミック電子部品。
前記容量部を挟むように設けられた複数のダミー内部電極層は、前記一対の外部電極のいずれか一方と接続することを特徴とする、請求項１に記載の積層セラミック電子部品。
前記ダミー内部電極層を相互に連結させるブリッジは、前記容量部との境界から前記外層部との境界に向かって、該ブリッジの数が多くなることを特徴とする、請求項１または請求項２記載の積層セラミック電子部品。