KR100755654B1 - Ｅｓｒ 특성 제어가능한 적층세라믹 커패시터 - Google Patents

Abstract

ESR 특성 제어가능한 적층세라믹 커패시터가 제공된다.

본 발명은, 유전체층과 그 유전체층 사이에 교대로 배열된 다수의 제1 및 제2 내부전극들을 포함하는 세라믹 적층체; 상기 제1 내부전극들 중 적어도 하나와 전기적으로 연결되도록 상기 적층체의 일측 단부에 형성된 제1 외부전극; 상기 제2 내부전극들 중 적어도 하나와 전기적으로 연결되도록 상기 적층체의 타측 단부에 형성된 제2 외부전극; 및 상기 제1 및 제2 외부전극 상에 형성된 도금층;을 포함하고, 상기 제1 및 제2 외부전극과 상기 도금층 사이에는 상기 외부전극을 이루는 전도성 금속보다 비저항이 높은 저항층이 형성되어 있으며, 상기 저항층은 상기 전도성 금속을 포함하는 합금층으로 조성되어 있는 ESR 제어가능한 적층세라믹 커패시터에 관한 것이다.

커패시터, 저항층, ESR, 병렬공진

Description

ＥＳＲ 특성 제어가능한 적층세라믹 커패시터{Multilayer ceramic capacitor having controlled ESR}

도 1은 통상적인 적층세라믹 커패시터에 대한 단면 개략도이다.

도 2(a)는 통상의 적층세라믹 커패시터를 병렬연결하였을 때 병렬공진(parallel resonance)현상이 일어남을 보이는 그림이며,

도 2(b)는 본 발명의 실시예에 따라 ESR 특성을 높게 함으로써 도 2(a)의 병렬공진 현상을 억제할 수 있음을 보이는 그림이다.

도 3은 본 발명의 일실시예에 따라 제조된 적층세라믹 커패시터에 대한 단면 개략도이다.

본 발명은 ESR 특성 제어가능한 적층세라믹 커패시터에 관한 것으로, 보다 상세하게는, 적층세라믹 커패시터의 외부전극상에 저항층을 형성하고 저항층의 비저항을 조절하여 ESR 특성을 제어할 수 있는 적층세라믹 커패시터에 관한 것이다.

최근 전자기기의 소형화등의 경향에 따라 면실장기판이 증가되고 있으며, 이 에 따라 거기에 실장되는 칩부품의 소형화가 지속되고 있다. 이러한 칩부품의 하나인 커패시터는 아날로그, 디지탈 전자회로에서 다양한 용도로 널리 사용되고 있다.

이러한 통상적인 적층세라믹 커패시터가 도 1에 제시되어 있다. 도 1에 나타난 바와 같이, 적층세라믹 커패시터(10)는 유전체층(1)과 그 유전체층(1) 사이에 교대로 배열된 다수의 내부전극(3)을 포함하는 세라믹적층체;와 상기 세라믹적층체의 양단부에 형성된 외부전극(5)을 포함하여 구성되어 있다. 이러한 커패시터(10)는 통상 유전체층(1)에 내부 전극 페이스트를 이용하여 통상의 인쇄법을 이용하여 내부전극(3)을 형성하고, 이어, 내부전극(3)이 형성된 유전체층을 다수 적층한 후 일정압력으로 압착한 다음 절단하고, 후속하여 높은 온도에서 소성을 실시한 후 외부전극(5)을 형성하는 통상적인 공정을 통하여 제조된다. 이때, 후속하는 납땜공정에서의 문제점을 방지하기 위하여 상기 외부전극(5)상에 Ni도금층(7)과 Sn도금층(9)를 형성함이 일반적이다.

한편, 상기 적층 칩 커패시터를 CPU에 적용하기 위해서는 디커플링 특성이 우수할 것이 요구되는데, CPU의 디커플링성 커패시터로 이용되기 위해서는 1)낮은 ESL(Equivalent Series Inductance), 2)높은 정전용량, 3)적정수준의 ESR(Equivalent Series Resistance), 4)고온신뢰성 등이 요구된다. 그런데 상기 도 1과 같이 이루어진 디커플링 커패시터에서 높은 정전용량을 구현하기 위하여 적층수를 증가시키면 ESR 값이 낮아지게 되고, 커패시터의 병렬연결에 따라 도 2(a)와 같이 캐패시터간 병렬공진(parallel resonance)현상을 일으키게 된다. 그러나 도 2(b)와 같이 커패시터의 ESR 값을 증가시키면 주파수에 따라 임피던스 곡선이 평탄해지고 용량이 다른 커패시터끼리 병렬연결을 하였을 때에도 병렬공진 현상을 억제된다.

상기 ESR을 제어하기 위하여 커패시터의 내부전극 재료를 변경하는 방법을 고려할 수 있으나, 이 방법은 ESR 제어효과는 우수하나 유전체재료와 동시소성이 가능한 재료를 찾기 어렵다는 문제가 있었다. 또한 내부전극의 연결성을 고려하여 ESR을 제어하려는 시도도 있었으나, 이 또한 공정상 구현이 어렵다는 한계가 있었다. 아울러, 내부전극 형상을 고려하여 ESR을 제어하려는 시도도 있으나, 실제 내부전극부에 slot 형상을 구현하여 ESR 변화를 관찰하였으나 그 효과는 미비하였다.

따라서 커패시터의 ESR 특성을 보다 현실적으로 제어할 수 있는 기술개발이 게속되고 있으며, 구체적으로 종래기술의 일예로 미국특허 US5,805,409호에 개시된 발명을 들 수 있다. 상기 특허에서는 커패시터의 외부전극과 외부 도금층 사이에 금속입자와 열경화성수지를 포함하는 금속입자 함유하는 전극층을 형성함으로써 ESR 특성이 개선됨을 제시하고 있다.

또다른 종래기술의 예로서 미국 공개특허 US2004-0042155호에 개시된 발명을 들 수 있다. 상기 공개특허에서는 유전체층과 그 유전체층 사이에 교대로 배열된 내부전극을 갖는 세라믹적층체의 양단부에 외부전극을 형성시, 상기 적층체의 양단부와 외부전극 사이에 저항층을 형성하는 기술을 제시하고 있다.

따라서 본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, ESR 특성을 제어함과 아울러 후속하는 공정에서의 도금액 침투에 따른 IR저하 및 내습불량등을 해소할 수 있는 적층세라믹 커패시터를 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명은,

유전체층과 그 유전체층 사이에 교대로 배열된 다수의 내부전극들을 포함하는 세라믹 적층체;

상기 세라믹 적층체의 양단부에 형성된 외부전극; 및

상기 외부전극 상에 형성된, 상기 외부전극을 이루는 전도성 금속 원소를 포함하는 합금층으로 조성된 저항층;을 포함하는 ESR 제어가능한 적층세라믹 커패시터에 관한 것이다.

또한 본 발명은,

유전체층과 그 유전체층 사이에 교대로 배열된 다수의 제1 및 제2 내부전극들을 포함하는 세라믹 적층체;

상기 제1 내부전극들 중 적어도 하나와 전기적으로 연결되도록 상기 적층체의 일측 단부에 형성된 제1 외부전극;

상기 제2 내부전극들 중 적어도 하나와 전기적으로 연결되도록 상기 적층체 의 타측 단부에 형성된 제2 외부전극; 및

상기 제1 및 제2 외부전극 상에 형성된 도금층;을 포함하고,

상기 제1 및 제2 외부전극과 상기 도금층 사이에는 상기 외부전극을 이루는 전도성 금속보다 비저항이 높은 저항층이 형성되어 있으며, 상기 저항층은 상기 전도성 금속을 포함하는 합금층으로 조성되어 있는 ESR 제어가능한 적층세라믹 커패시터에 관한 것이다.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.

도 3은 본 발명의 일실시예에 따른 적층세라믹 커패시터에 대한 단면 개략도다. 도 3에 나타난 바와 같이, 본 발명의 적층 세라믹 커패시터(100)는 유전체층(10)과 그 유전체층(10) 사이에 교대로 배열된 다수의 제1 내부전극(20)과 제2 내부전극(30)들을 포함하는 세라믹 적층체를 포함한다.

본 발명은 상기 유전체층(10)을 이루는 구체적인 조성성분에 제한되지 않으며, 소망하는 목적에 따라 다양한 조성을 갖는 유전체층을 이용할 수 있다.

또한 본 발명에서는 상기 내부전극(20,30)들을 이루는 구체적인 성분 및 형태에 제한되는 것이 아니다. 예컨대, 상기 내부전극(20,30)을 Ni, Cu, Pd, Ag등의 금속을 이용하여 형성할 수 있다.

본 발명의 적층세라믹 커패시터(100)는 또한 상기 세라믹 적층체의 양단부에 형성된 외부전극을 포함한다. 즉, 상기 제1 내부전극(20)들 중 적어도 하나와 전기 적으로 연결되도록 상기 적층체의 일측 단부에 형성된 제1 외부전극(40)과, 상기 제2 내부전극(30)들 중 적어도 하나와 전기적으로 연결되도록 상기 적층체의 타측 단부에 형성된 제2 외부전극(50)을 포함한다.

본 발명에서는 상기 외부전극(40,50)은 Cu, Ni, Pd, Ag등과 같은 전도성 금속을 이용하여 형성할 수 있으며, 바람직하게는 Cu를 이용하여 형성하는 것이다.

또한 본 발명의 적층세라믹 커패시터(100)는 또한 상기 제1 및 제2 외부전극 상에 형성된 도금층(80)을 포함한다. 이러한 도금층은 후속하는 기판상에서 솔더접합공정에서 야기되던 열적 충격을 완화하기 위하여 형성한다. 이러한 도금층(80)은 Ni 도금층인 것이 바람직하며, 이러한 Ni 도금층(80)상에 Sn 도금층(90)을 형성함이 보다 소망스럽다.

나아가, 발명의 적층세라믹 커패시터는 상기 제1 및 제2 외부전극(40,50)과 상기 도금층(80)들 사이에 형성된 상기 외부전극들을 이루는 전도성 금속보다 비저항이 높은 저항층(70)을 포함한다. 이때, 상기 저항층(70)은 상기 외부전극(40,50)을 이루는 금속을 포함하는 합금층으로 조성됨이 소망스럽다.

예컨대, 상기 외부전극(40,50)이 Cu로 이루어진 경우, 상기 저항층(70)은 Cu-Ni, Cu-Ag, Cu-P중 선택된 1종의 합금층으로 조성됨이 바람직하다.

보다 바람직하게는, 상기 저항층(70)의 두께를 1~100um로 제한하는 것이다.

이와 같이, 적층세라믹 커패시터의 외부전극상에 외부전극보다 비저항이 높 으며, 또한 그 외부전극을 이루는 금속을 포함하는 합금층을 형성함으로써 ESR 특성이 개선된 디커플링 커패시터를 효과적으로 구현할 수 있다.

한편, 본 발명은 상기 적층세라믹 커패시터를 제조하는 구체적인 제조공정에 제한되는 것은 아니며, 통상의 제조공정을 이용할 수 있다.

예컨대, 먼저, 소정의 유전체 분말을 포함하는 원료분말에 유기바인더를 첨가하여 슬러리를 제조한후, 이러한 슬러리를 유전체 시트로 제조한다. 그리고 상기 유전체 시트상에 통상의 인쇄법을 이용하여 Ni,Cu, Ag등으로 내부전극 패턴을 형성한다. 이어, 이러한 내부전극 패턴 형성된 유전체 시트를 다수 적층한 후, 소정의 압력으로 압착하고 절단함으로써 소정 형상의 세라믹 적층체를 제조하고, 후속하여 이 적층체를 고온에서 소성시킨다. 후속하여, 상기 소성된 세라믹 적층체의 양단부에 Cu 페이스트 등과 같은 전도성 금속 페이스트를 도포한후, 이를 소성함으로써 외부전극을 형성한다.

그리고 본 발명에서는 상기 형성된 외부전극상에 외부전극보다 비저항이 높으며, 또한 그 외부전극을 이루는 금속을 포함하는 저항층인 합금층을 형성한다. 이러한 합금층은 합금성분의 페이스트를 상기 외부전극상에 도포한후 소성함으로써 형성될 수 있다.

후속하여, 본 발명에서는 상기 형성된 저항층상에 Ni 도금층, Sn도금층을 순차적으로 형성함으로써 소망하는 특성을 갖는 적층세라믹 커패시터를 제조할 수 있는 것이다.

이하, 실시예를 통하여 본 발명을 상세히 설명한다.

(실시예)

BaTiO₃를 주성분으로 하는 유전체조성 및 Dy를 주성분으로 하는 첨가제 조성을 사용하여 2.4um 두께로 시트를 형성한 다음, Ni 내부전극 페이스트를 사용하여 내부전극을 인쇄하고 인쇄된 시트를 190층 적층하였다. 이후, 압착공정을 거쳐 그린상태의 칩의 길이와 폭을 2.0mm×1.2mm로 절단한 후, 1200~1230℃ H₂-H₂O-N₂ 분위기에서 5℃/min의 승온 속도로 소성하였다.

이후, 외부전극으로서 점도 30,000cps의 Cu 페이스트를 사용하여 도포한 후 750℃에서 전극소성을 통하여 외부전극을 형성하였다. 그리고 상기 외부전극상에 하기 표 1과 같은 Ni, Cu가 포함된 합금층으로 저항층을 형성하였다.

이어, 상기와 같이 제조된 적층세라믹 커패시터의 시편들에 대하여 비저항, 정전용량, 유전손실, ESR을 측정하고 그 결과를 또한 표 1에 나타내었다. 이때, 정전용량 및 유전손실은 1kHz, 1Vrms 조건에서 측정한 것이며, 비저항은 Ni-Cu합금으로 이루어진 페이스트 및 금속(Ag, Ni)-에폭시 페이스트를 일정형상으로 인쇄한 후 건조하여 밀리옴미터 (Milliohmmeter)를 이용하여 측정하였다. 그리고 ESR은 네트워크 애널라이저 (Network Analyzer)를 이용하여 공진 주파수 근처에서 측정하였다.

[표 1]

	외부전극/ 저항층	저항층 조성	입자형상 (구형:침상)	저항층 비저항 (Ωcm)	정전용량 (uF)	tand (%)	ESR (mΩ)
1	Cu				3.3	0.03	4
2	Cu/Ni-Cu	Ni 16wt%	구형 100	0.3×10-4	3.2	0.03	30
3	Cu/Ni-Cu	Ni 30wt%	구형 100	1.1×10-3	3.2	0.03	52

상기 표 1에 나타난 바와 같이, Cu 외부전극상에 Cu-Ni 저항층을 형성하여 비저항을 제어하면, 저항층의 비저항이 증가할수록 커패시터의 ESR값을 증가시킬 수 있음을 알 수 있다.

상술한 바와 같이, 본 발명은 바람직한 실시예를 통하여 상세히 설명되었지만, 본 발명은 이러한 실시예의 내용에 제한되는 것은 아니다. 본원이 속하는 기술분야에서 통상의 지식을 가진 자라면, 비록 실시예에 제시되지 않았지만 첨부된 청구항의 기재범위내에서 다양한 본원발명에 대한 모조나 개량이 가능하며, 이들 모두 본원발명의 기술적 범위에 속함은 너무나 자명하다 할 것이다.

상술한 바와 같이, 본 발명은 적층세라믹 커패시터의 외부전극상에 외부전극보다 비저항이 높으며, 또한 그 외부전극을 이루는 금속을 포함하는 저항층인 합금층을 형성함으로써 ESR 특성을 높일 수 있어 종래의 디커플링 커패시터에서 문제되던 병렬공진 문제를 해결할 수 있다.

또한 이러한 저항층의 형성으로 후속하는 도금공정에서 도금액침투에 따른 IR 저하 및 내습불량 문제를 해결할 수 있어 제품의 신뢰성을 제고할 수 있으며, 아울러, 도금액 침투에 의한 외부전극과 세라믹 적층체와의 접착력 약화문제를 효과적으로 극복할 수 있다.

Claims (10)

1. 유전체층과 그 유전체층 사이에 교대로 배열된 다수의 내부전극들을 포함하는 세라믹 적층체;

   상기 세라믹 적층체의 양단부에 형성된 외부전극; 및

   상기 외부전극 상에 형성된, 상기 외부전극을 이루는 전도성 금속 원소를 포함하는 합금층으로 조성된 저항층;을 포함하는 ESR 제어가능한 적층세라믹 커패시터.
2. 제 1항에 있어서, 상기 외부전극은 Cu, Ni, Pd, Ag중 선택된 1종의 금속으로 조성된 것임을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.
3. 제 1항에 있어서, 상기 외부전극이 Cu로 이루어진 경우, 상기 저항층은 Cu-Ni, Cu-Ag, Cu-P중 선택된 1종의 합금층으로 조성된 것임을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.
4. 제 1항에 있어서, 상기 저항층은 그 두께가 1~100㎛임을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.
5. 제 1항에 있어서, 나아가 상기 저항층상에 Ni 도금층과 Sn 도금층이 순차적 으로 형성되어 있음을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.
6. 유전체층과 그 유전체층 사이에 교대로 배열된 다수의 제1 및 제2 내부전극들을 포함하는 세라믹 적층체;

   상기 제1 내부전극들 중 적어도 하나와 전기적으로 연결되도록 상기 적층체의 일측 단부에 형성된 제1 외부전극;

   상기 제2 내부전극들 중 적어도 하나와 전기적으로 연결되도록 상기 적층체의 타측 단부에 형성된 제2 외부전극; 및

   상기 제1 및 제2 외부전극 상에 형성된 도금층;을 포함하고,

   상기 제1 및 제2 외부전극과 상기 도금층 사이에는 상기 외부전극을 이루는 전도성 금속보다 비저항이 높은 저항층이 형성되어 있으며, 상기 저항층은 상기 전도성 금속을 포함하는 합금층으로 조성되어 있는 ESR 제어가능한 적층세라믹 커패시터.
7. 제 6항에 있어서, 상기 제1 및 제2 외부전극은 Cu, Ni, Pd, Ag중 선택된 1종의 금속으로 조성된 것임을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.
8. 제 6항에 있어서, 상기 제1 및 제2 외부전극이 Cu로 이루어진 경우, 상기 저항층은 Cu-Ni, Cu-Ag, Cu-P중 선택된 1종의 합금층으로 조성된 것임을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.
9. 제 6항에 있어서, 상기 저항층은 그 두께가 1~100㎛임을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.
10. 제 6항에 있어서, 상기 도금층은 Ni 도금층이며, 그리고 상기 Ni 도금층상에 Sn 도금층이 추가로 형성되는 것을 특징으로 하는 ESR 제어가능한 적층세라믹 커패시터.

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