KR20040006445A - 적층 세라믹 커패시터 및 그 전극 조성물 - Google Patents
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Abstract
본 발명은 복수의 니켈-내부전극이 적층된 세라믹 소체와, 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극과 연결된 외부전극으로 이루어진 커패시터에 있어서: 상기 외부전극은, 상기 내부전극에 연결되며 니켈(Ni)전극으로 이루어진 제 1 외부전극; 상기 제 1 외부전극의 외측에 형성되는 구리(Cu) 또는 은(Ag)으로 이루어진 제 2 외부전극; 상기 제 2 외부전극의 외측에 도금되는 니켈(Ni)로 이루어진 제 3 외부전극; 및 상기 제 3 외부전극의 외측에 도금되는 주석-납(Sn-Pb) 합금으로 이루어진 제 4 외부전극;을 구비하여, 외부전극의 조성물을 종래와 다르게 형성함과 아울러 외부전극을 니켈전극층을 포함한 다층 구조로 형성함으로써, 납내열성 및 내도금성 특성이 우수하고 세라믹 소체로 도금액 침투를 완전히 방지하여 절연저항 특성을 높인 적층 세라믹 커패시터 및 그 전극 조성물을 제공한다.
Description
본 발명은 적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor; 이하 '적층 커패시터'라고도 칭함)에 관한 것으로, 특히 니켈(Ni)를 내부전극으로 이용하는 적층 세라믹 커패시터에 있어서, 외부전극의 조성물을 종래와 다르게 형성함과 아울러 외부전극을 니켈전극층을 포함한 다층 구조로 형성함으로써, 납내열성 및 내도금성 특성이 우수하고 세라믹 소체로 도금액 침투를 완전히 방지하여 절연 저항 특성을 높인 적층 세라믹 커패시터 및 그 전극 조성물에 관한 것이다.
일반적인 적층 세라믹 커패시터는 내부전극과 외부전극을 가진 세라믹 적층체로 구성되어 있다. 세라믹 적층체는 유전체 재료로 형성되어 있는 복수개의 그린 세라믹층으로 구성된 그린 세라믹 적층체와 세라믹층 사이에 형성되어 있는 내부전극을 소성시켜 형성된 것이다.
내부전극은, 복수개의 그린 세라믹(Green Ceramic)층 위에 전도성 페이스트(Paste)를 인쇄하고, 그린 세라믹 적층체를 구성하는 복수개의 그린 세라믹층 위에 인쇄된 전도성 페이스트를 소성시키는 방법으로 형성된다. 각각의 내부전극은 그 끝부분이 세라믹층의 모서리 면 중 하나에 노출되도록 형성되어 있다.
그리고, 외부전극은, 세라믹 적층체의 모서리 면에 노출된 내부전극의 끝부분에 연결되도록 세라믹 적층체의 모서리 면 위에 전도성 페이스트를 도포하여 소성시키는 방법으로 형성된다.
외부전극을 형성하기 위한 전도성 페이스트는 전도성 금속, 유리 프릿(glass frit) 및 유기 비히클(Vehicle)을 주성분으로 하고 있다. 특히 전도성 금속으로 구리나 니켈 등의 비금속(卑金屬)을 사용하는 경우, 소성은 전도성 금속이 산화되는 것을 방지하기 위해 환원분위기에서 실행되는 데, 소성이 환원분위기에서 실행될 때 사용되는 유리 프릿으로는 산화바륨(BaO)계 유리(Glass)와 산화아연(ZnO)계 유리가 주로 사용되고 있다.
도 1 및 도 2는 종래 기술에 의한 적층 세라믹 커패시터를 각각 나타낸 단면도로서, 도시된 바와 같이 커패시터는 복수의 내부전극(2)이 적층된 세라믹 소체(1)와, 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극과 연결된 외부전극(3)으로 이루어져 있다.
도 1에 도시된 바와 같이 전도성(Ni) 페이스트를 이용한 내부전극의 경우, 적층 커패시터의 제작시 분말과 PVB(Poly Vinyl Butyral) 바인더를 이용하여 슬러리를 만든 후 소정 코팅방식(Doctor Blade 또는 Dip-Coating)으로 세라믹 그린 시트를 5㎛ 내지 60㎛로 형성한 후 니켈 페이스트를 스크린 프린트법을 이용하여 전극 패턴을 형성하였다.
전극패턴이 인쇄된 그린 시트를 원하는 전기적 특성에 따라 적층한 후 압착하였고, 압착한 바를 절단하였다. 절단한 제품을 유기물을 없애기 위하여 250℃ 내지 400℃의 온도범위에서 바인더를 탈지(burn-out)한 후 환원분위기에서 1200 ~ 1350℃의 범위에서 소결하였다.
상기 소결한 제품에 외부전극을 형성하기 위하여 소결칩을 연마하였으며, 연마 후 구리(Cu)를 이용하여 환원 분위기에서 800 ~ 900℃범위에서 외부전극을 형성하였다.
상기 외부전극(4; Cu)을 형성한 후 납땜성 및 내부식성을 위하여 니켈(5; Ni) 도금을 하고, 그 외부에 주석-납(6; Sn-Pb) 도금을 하였다. 즉, 외부전극(3)은, 구리전극(4)에 니켈(5), 주석-납(6) 순으로 도금층이 형성되어 있다.
상기와 같이 형성되는 종래의 적층 커패시터는 제조공정 중에서 도금시 외부전극 즉, 구리전극의 치밀화가 떨어지므로 세라믹 소체 및 내부전극으로 도금액이 침투하는 현상이 나타나고, 이에 따라 적층칩 커패시터의 전기적 특성, 특히 절연저항 및 신뢰성이 나빠지는 문제점이 있었다.
그리고, 종래의 다른 기술로 도 2에 도시된 바와 같이 내부전극은 도 1과 같은 니켈(Ni)(2)이고, 외부전극(3)이 니켈(7; Ni)로 이루어져 있으며, 니켈전극(7)의 외측면에 니켈도금(8) 및 주석-납(9) 도금층이 형성되어 있다.
상기 구조의 특징으로는 니켈 전극층과 세라믹층을 동시 소성함에 따라 치밀화를 기할 수 있으며, 외부전극 소성공정을 위한 설비투자 없이도 된다는 특징은 있으나, 세라믹 소체로 도금액이 침투하는 현상과 납 내열성이 열화되는 문제는 여전히 남아 있었다.
따라서, 본 발명의 목적은 니켈을 내부전극으로 이용하는 적층 세라믹 커패시터에 있어서, 외부전극의 조성물을 종래와 다르게 형성함과 아울러 외부전극을 니켈전극층을 포함한 다층 구조로 형성함으로써, 납내열성 및 내도금성 특성이 우수하고 세라믹 소체로 도금액 침투를 완전히 방지하여 절연 특성을 높인 적층 세라믹 커패시터 및 그 전극 조성물을 제공하는 데 있다.
도 1은 종래기술에 의한 적층 세라믹 커패시터의 일례를 나타낸 단면도이고,
도 2는 종래기술에 의한 적층 세라믹 커패시터의 다른예를 나타낸 단면도이고,
도 3은 본 발명에 의한 적층 세라믹 커패시터의 일례를 나타낸 단면도이고,
도 4는 본 발명에 의한 적층 세라믹 커패시터의 다른예를 나타낸 단면도이고,
도 5a는 본 발명에 의한 적층 세라믹 커패시터의 제조 과정을 도시한 플로우챠트이고, 도 5b는 종래기술에 의한 적층 세라믹 커패시터의 제조 과정을 도시한 플로우챠트이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor)
11: 세라믹 소체 15: 내부전극
20; 외부전극 21: 제 1 외부전극(Ni)
22: 제 2 외부전극(Cu 또는 Ag) 23: 제 3 외부전극(Ni)
24: 제 4 외부전극(Sn-Pb)
상기 목적을 달성하기 위한 본 발명의 적층 세라믹 커패시터는, 복수의 니켈-내부전극(15)이 적층된 세라믹 소체(11)와 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극과 연결된 외부전극(20)으로 이루어진 커패시터(10)에 있어서: 상기 외부전극(20)은, 상기 내부전극에 연결되며 니켈전극으로 이루어진 제 1 외부전극(21); 상기 제 1 외부전극의 외측에 형성되는 구리 또는 은으로 이루어진 제 2 외부전극(22); 상기 제 2 외부전극의 외측에 도금되는 니켈로 이루어진 제 3 외부전극(23); 및 상기 제 3 외부전극의 외측에 도금되는 주석-납으로 이루어진 제 4 외부전극(24);을 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 적층 세라믹 커패시터의 조성물은, 복수의 니켈-내부전극(15)이 적층된 세라믹 소체(11)와, 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극과 연결된 니켈로 이루어진 외부전극(20)으로 이루어진 커패시터(10)에 있어서: 상기 외부전극(20)은, 내부전극에 연결되는 제 1 외부전극(21)은 니켈로 형성하고, 제 1 외부전극 외측에 형성되는 제 2 외부전극(22)은 은(Ag)으로 형성하며, 상기 제 2 외부전극 외측에 제 3 외부전극(23)인 니켈(Ni)과 제 4 외부전극(24)인 주석-납(Sn-Pb) 도금을 순차적으로 형성하되, 상기 제 1 외부전극(21)은, 니켈분말(구형, 0.5 ~ 3㎛) 30 ~ 90wt%, 니켈분말(판상,0.3 ~ 10㎛) 10 ~ 30wt%, NiO(분말, 0.3 ~ 10㎛) 0 ~ 50wt%, CaZrO3(분말, 0.1 ~ 1㎛) 0 ~ 5wt%, SrZrO3(분말, 0.1 ~ 1㎛) 0 ~ 5wt%, CaO-SiO2-ZnO(유리프릿, 0.5 ~ 3㎛) 0 ~ 10wt%의 분말 조성비로 이루어진 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 적층 세라믹 커패시터의 조성물은, 복수의 니켈-내부전극(15)이 적층된 세라믹 소체(11)와, 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극과 연결된 니켈로 이루어진 외부전극(20)으로 이루어진 커패시터에 있어서: 상기 니켈-내부전극(15)은, 니켈분말(구형, 0.8 ~ 1㎛) 30 ~ 40wt%, 니켈분말(판상, 1.5 ~ 3㎛) 40 ~ 80wt%, CaZrO3(분말, 0.2 ~ 1㎛) 5 ~ 13wt%, SrZrO3(분말, 0.2 ~ 1㎛) 5 ~ 13wt%, (Ca,Sr)(Ti,Zr)O3(분말, 0.2 ~ 2㎛) 0 ~ 5wt%의 분말 조성비로 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.
도 3 및 도 4는 본 발명에 의한 적층 세라믹 커패시터를 각각 나타낸 단면도로서, 도시된 바와 같이 커패시터(10)는, 복수의 내부전극(15)이 적층된 세라믹 소체(11)와, 상기 세라믹 소체(11)의 양측에 형성되어 외부로 다소 돌출된 내부전극(15)과 연결된 외부전극(20)으로 이루어져 있다.
본 발명의 특징은 도 3 및 도 4에 도시된 바와 같이, 내부전극(15)인 니켈을 세라믹 시트에 적층 인쇄하여 세라믹 그린 칩을 형성하고, 세라믹 그린 칩의 양측으로 돌출된 내부전극(15)의 양측에 니켈로 외부전극(20)을 형성하는 것이고, 니켈로 형성된 제 1 외부전극(21)의 외측에 복수의 외부전극층(22, 23, 24)을 형성하는 것이다.
상기 외부전극(20) 중 내부전극(15)에 연결되는 제 1 외부전극(21)은 도 3에서와 같이 니켈(Ni)로 형성하고, 제 1 외부전극(21) 외측에 형성되는 제 2 외부전극(22)은 은(Ag)으로 형성하며, 상기 제 2 외부전극(22) 외측에 니켈(Ni)과 주석-납(Sn-Pb) 도금으로 이루어진 제 3(23) 및 제 4 외부전극(24)을 순차적으로 형성한다.
그리고, 본 발명의 다른 실시예로, 도 4와 같이 내부전극(15)에 연결되는 제 1 외부전극(21)을 니켈(Ni)로 형성하고, 제 1 외부전극(21) 외측에 형성되는 제 2 외부전극(22)은 구리(Cu)로 형성하며, 상기 제 2 외부전극(22) 외측에 니켈(Ni)과 주석-납(Sn-Pb) 도금을 순차적으로 형성한다.
즉, 적층 커패시터에 있어, 종래의 경우를 보면 외부전극(20)을 구리로 형성한 후 그 외면에 니켈, 주석-납 도금을 각각 실행하였으나, 본 발명의 경우 도금시 도금액의 침투를 방지하고자 니켈로 제 1 외부전극(21)을 형성하였고, 상기 제 1 외부전극(21)을 형성한 후 세라믹 소체(11)의 특성과 적층 커패시터의 용도에 따라 은전극을 600℃ 내지 800℃에서 소성하거나 구리전극을 택일하여 제 2 외부전극(22)으로 형성하였고, 그 외면에 니켈로 도금된 제 3 외부전극(23) 및 주석-납으로 도금된 제 4 외부전극(24)으로 이루어져 있다.
따라서, 본 발명에 의한 적층 커패시터는 제 1 내지 제 4 외부전극(21 ~ 24)으로 이루어진 4층구조의 전극층을 형성하여 도금액 침투를 완전히 방지하였다는 데에 그 특징이 있고, 특히 본 발명에서 제안한 4층구조의 적층 커패시터를 고품질 계수를 요구하는 온도보상용 적층 커패시터에서 적용하면 커패시터의 제조시 내도금 침투성과 신뢰성을 더욱 향상시킬 수 있다.
실시예를 보면 다음과 같다.
먼저, 본 발명에 의한 적층 커패시터는 도 5a의 플로우챠트와 같은 절차로 작업을 진행하였으며, 도 5b와 같은 종래의 공정과는 외부전극(20)을 형성하는 과정이 다르다.
본 발명은 도 5a와 같이, 세라믹 시트를 제조한 후 각 세라믹 시트에 내부전극(15)을 형성하고, 내부전극(15)이 형성된 복수의 세라믹 시트를 적층하여 압착한 후 이어 필요한 크기로 절단하여 세라믹 그린 칩을 형성한 후 세라믹 그린 칩을 연마한다.
이어, 세라믹 그린 칩의 양측으로 돌출된 내부전극(15)에 제 1 외부전극(21)인 니켈전극을 형성하고 소성한 후 구리 또는 은을 택일하여 제 2 외부전극(22)으로 형성하고 소성한다. 상기 제 1 및 제 2 외부전극(22)을 형성한 후 그 외측에 니켈과 주석-납 합금을 순차적으로 도금한다.
하지만, 종래에는 도 5b와 같이, 세라믹 시트를 제조한 후 각 세라믹 시트에 내부전극(15)을 형성하고, 내부전극(15)이 형성된 복수의 세라믹 시트를 적층하여 압착한 후 이어 필요한 크기로 절단하여 세라믹 그린 칩을 소성한 후 세라믹 소성 칩을 연마한다.
이어, 세라믹 소성 칩의 양측으로 돌출된 내부전극(15)에 구리전극을 도포 형성하고 소성한 후 구리전극의 외측에 니켈과 주석-납 합금을 순차적으로 도금한다.
본 발명의 주목적인 내도금 침투성과 신뢰성 향상을 위하여 내부전극(15)을 아래와 같은 조성을 사용하였다. 이와 같은 조성을 택하게 된 이유로 신뢰성 항목 중의 하나인 납내열성(300℃, 5초 침투) 실험시 적층 커패시터의 세라믹 소체(11)의 크랙을 없애고자 하였다.
일반적인 내부전극(15)의 니켈전극 조성은 다음과 같다.
니켈분말(구형, 0.8 ~ 1㎛) 30 ~ 40wt%,
니켈분말(판상, 1.5 ~ 3㎛) 40 ~ 80wt%,
지르콘산 칼슘(CaZrO3분말, 0.2 ~ 1㎛) 5 ~ 13wt%,
지르콘산 스트론튬(SrZrO3분말, 0.2 ~ 1㎛) 5 ~ 13wt%,
(Ca,Sr)(Ti,Zr)O3(분말, 0.2 ~ 2㎛) 0 ~ 5wt%.와 같은 분말을 사용하였으며, 분말에 첨가되는 비히클의 비는 분말 40 ~ 70wt%에 비히클 30 ~ 60wt%로 한다.
외부전극(20)의 경우 동시 소성시 세라믹 소체(11)와의 열팽창계수 및 내부전극(15)과의 접촉성(Contact)을 고려하여야 하며, 본 발명의 주관점인 내도금 침투성을 위하여 치밀화가 요구된다. 따라서 본 발명의 내부전극(15)은 세라믹 함량과 외부전극(20)으로 이용하는 니켈금속의 형상, 산화니켈(NiO)의 분말의 입도조절을 통하여 상기의 요구사항을 만족시켰다.
그리고, 본 발명의 외부전극(21; 니켈전극) 조성은 다음과 같다.
니켈분말 (구형, 0.5 ~ 3㎛) 30 ~ 90wt%,
니켈분말(판상, 0.3 ~ 10㎛) 10 ~ 30wt%,
산화니켈(NiO 분말, 0.3 ~ 10㎛) 0 ~ 50wt%,
지르콘산 칼슘(CaZrO3분말, 0.1 ~ 1㎛) 0 ~ 5wt%,
지르콘산 스트론튬(SrZrO3분말, 0.1 ~ 1㎛) 0 ~ 5wt%,
산화칼슘-실리카-산화아연(CaO-SiO2-ZnO 유리프릿, 0.5 ~ 3㎛) 0 ~ 10wt%.와 같은 분말을 사용하였으며, 이때 제조 방법으로는 상기 분말을 적절한 혼합비로 평량한 후 분쇄기(Ball Mill 또는 Bead Mill)를 이용하여 1시간 내지 24시간 혼합한다. 상기 혼합한 분말과 비히클을 혼합하여 분쇄기(3-Roll Mill)를 이용하여 적절한 점도 및 균일성이 유지될 때까지 2 ~ 10회 패스한다.
또한, 분말과 비히클의 배합비로는 분말을 50 ~ 70wt%로 하고, 비히클을 30 ~ 50wt%로 한다.
그리고, 제 2 외부전극(22)으로 사용되는 은 또는 구리의 외부전극(23, 24)을 기존에 이용되는 것을 이용하였다.
본 발명의 특성치인, (Ca,Sr)(Ti,Zr)O3을 주조성으로 하고 산화망간(MnO), 유리 프릿을 첨가한 분말을 이용하였으며, 제작된 적층 커패시터 특성은 EIA규격인 CoG로서 특성은 다음과 같은 방법으로 평가하였다.
1. 내도금 침투성
- 절연저항(Insulated Resistance) 검사, 손실 검사, 초음파검사
내도금성의 경우 외부전극(20)을 통하여 도금시 도금액이 침투되는 것으로서, 도금액에 포함된 니켈(Ni)이온이 내부전극(15)과 반응하여 절연저항을 낮추거나 응력을 발생시켜 절연저항을 저하시킨다. 또한 손실의 경우 절연저항이 저하되면 나빠지는 경향이 있으며, 도금액이 침투된 경우 초음파검사를 하면 세라믹과 전극간에 분리가 된다.
2. 납내열성
- 파손발생 검사, 절연저항 검사, 손실 검사
납내열성의 경우 적층 커패시터를 인쇄회로기판에 부착 사용시 열충격에 의해 세라믹 일부분이 파손되는 현상으로서 내부전극과 세라믹과의 열팽창 계수의 적합성 세라믹과 외부전극(20)과의 적절한 반응성이 요구된다.
실험시 400개의 시료에 대하여 납내열성 및 내도금 침투성을 행하였고, 시험결과는 표 1 및 표 2에 각각 나타내었다.
| 내도금 침투성 | ||||
| 항목 | 절연저항 검사 | 손실 검사 | 초음파 검사 | |
| 비교예 | 1(도 1) | 10/400 | 10/400 | 15/400 |
| 2(도 2) | 0/400 | 25/400 | 0/400 | |
| 실시예 | 1(도 3) | 0/400 | 0/400 | 0/400 |
| 2(도 4) | 0/400 | 0/400 | 0/400 |
상기 표 1에서와 같이 내도금 침투성을 각 항목 별로 시험해 본 결과, 비교예 1에서는 절연저항 검사, 손실 검사, 초음파 검사에서 400개의 각 시료에 대해 불량률이 10개, 10개, 15개가 나왔으며, 비교예 2에서는 절연저항 검사, 손실 검사, 초음파 검사에서 400개의 각 시료에 대해 불량률이 0개, 25개, 0개가 나왔으나, 본 발명에 의한 4층구조의 외부전극(20)을 갖는 적층 커패시터는 불량률이 없었다.
| 납내열성 | ||||
| 항목 | 파손 검사 | 절연저항 검사 | 손실 검사 | |
| 비교예 | 1(도 1) | 4/400 | 6/400 | 6/400 |
| 2(도 2) | 0/400 | 2/400 | 10/400 | |
| 실시예 | 1(도 3) | 0/400 | 0/400 | 0/400 |
| 2(도 4) | 0/400 | 0/400 | 0/400 |
그리고, 상기 표 2에서와 같이 납내열성을 각 항목 별로 시험해 본 결과, 비교예 1에서는 파손 검사, 절연저항 검사, 손실 검사에서 400개의 각 시료에 대해 불량률이 4개, 6개, 6개가 나왔으며, 비교예 2에서는 절연저항 검사, 손실 검사, 초음파 검사에서 400개의 각 시료에 대해 불량률이 0개, 2개, 10개가 나왔으나, 본 발명에 의한 4층구조의 외부전극(20)을 갖는 적층 커패시터는 불량률이 없었다.
이와 같이 본 발명에 의한 니켈 외부전극(21)을 갖는 4층구조의 적층 커패시터는 내도금 침투성과 납내열성 측면에서 매우 우수한 특성을 나타내었다.
상기에서 본 발명의 특정한 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
따라서, 본 발명에서는 (Ca,Sr)(Ti,Zr)O3계 세라믹을 이용한 니켈 페이스트를 적용한 적층 커패시터의 외부전극 형상 및 페이스트에 따른 신뢰성 및 전기적 특성을 검토한 결과 납내열성 및 내도금성의 특성이 매우 우수함을 알 수 있고, 특히 양호한 손실을 나타내는 (Ca,Sr)(Ti,Zr)O3계에 적용함으로써, 도금액 침투에 따른 적층 커패시터의 신뢰성을 개선하였다.
또한, 니켈 분말의 일부를 산화니켈로 대치함으로써, 전기적 특성(손실)에서도 우수한 특성을 얻을 수 있음과 아울러 적층 커패시터를 제조하는 적절한 내부전극과 외부전극의 조성을 제시함으로써, 도금시 일어날 수 있는 크랙이나 전기적 신뢰성을 향상시켰고, 외부전극의 동시 소성에서 일어날 수 있는 문제점을 해결한 유용한 발명이다.
Claims (6)
- 복수의 니켈-내부전극(15)이 적층된 세라믹 소체(11)와, 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극(15)과 연결된 외부전극(20)으로 이루어진 커패시터에 있어서:상기 외부전극은,상기 내부전극과 접속되며 니켈(Ni)전극으로 이루어진 제 1 외부전극;상기 제 1 외부전극의 외측에 형성되는 구리(Cu)로 이루어진 제 2 외부전극;상기 제 2 외부전극의 외측에 도금되는 니켈(Ni)로 이루어진 제 3 외부전극; 및상기 제 3 외부전극의 외측에 도금되는 주석-납(Sn-Pb) 합금으로 이루어진 제 4 외부전극;을 구비한 것을 특징으로 하는 적층 세라믹 커패시터.
- 청구항 1에 있어서,상기 제 2 외부전극은, 은(Ag)으로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
- 복수의 니켈-내부전극(15)이 적층된 세라믹 소체(11)와, 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극과 연결된 니켈로 이루어진 외부전극(20)으로 이루어진 커패시터에 있어서:상기 외부전극(20)은, 내부전극에 연결되는 제 1 외부전극(21)은 니켈로 형성하고, 제 1 외부전극 외측에 형성되는 제 2 외부전극(22)은 은(Ag)으로 형성하며, 상기 제 2 외부전극 외측에 제 3 외부전극인 니켈(Ni)과 제 4 외부전극인 주석-납(Sn-Pb) 도금을 순차적으로 형성하되,상기 제 1 외부전극(21)은, 니켈분말 (구형분말, 0.5 ~ 3㎛) 30 ~ 90wt%, 니켈분말 (판상, 0.3 ~ 10㎛) 10 ~ 30wt%, NiO(분말, 0.3 ~ 10㎛) 0 ~ 50wt%, CaZrO3(분말, 0.1 ~ 1㎛) 0 ~ 5wt%, SrZrO3(분말, 0.1 ~ 1㎛) 0 ~ 5wt%, CaO-SiO2-ZnO (유리 프릿, 0.5 ~ 3㎛) 0 ~ 10wt%의 분말 조성비로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터의 전극 조성물.
- 청구항 3에 있어서,상기 분말에 첨가되는 비히클의 배합비는, 분말이 50 ~ 70wt%일 때 비히클을 30 ~ 50wt%로 혼합하는 것을 특징으로 하는 적층 세라믹 커패시터의 전극 조성물.
- 복수의 니켈-내부전극(15)이 적층된 세라믹 소체(11)와, 상기 세라믹 소체의 양측에 형성되어 외부로 다소 돌출된 내부전극과 연결된 니켈로 이루어진 외부전극(20)으로 이루어진 커패시터에 있어서:상기 니켈-내부전극은,니켈분말(구형, 0.8 ~ 1㎛) 30 ~ 40wt%, 니켈분말(판상, 1.5 ~ 3㎛) 40 ~80wt%, CaZrO3(분말, 0.2 ~ 1㎛) 5 ~ 13wt%, SrZrO3(분말, 0.2 ~ 1㎛) 5 ~ 13wt%, (Ca,Sr)(Ti,Zr)O3(분말, 0.2 ~ 2㎛) 0 ~ 5wt%의 분말 조성비로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터의 전극 조성물.
- 청구항 5에 있어서,상기 분말에 첨가되는 비히클의 배합비는, 분말이 40 ~ 70wt%일 때 비히클을 30 ~ 60wt%로 혼합하는 것을 특징으로 하는 적층 세라믹 커패시터의 전극 조성물.
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