KR100588929B1

KR100588929B1 - 적층 세라믹 전자 부품

Info

Publication number: KR100588929B1
Application number: KR1020000015761A
Authority: KR
Inventors: 모리다케시
Original assignee: 다이요 유덴 가부시키가이샤
Priority date: 1999-03-29
Filing date: 2000-03-28
Publication date: 2006-06-09
Also published as: US6344963B1; MY125390A; KR20000076982A; JP2000277371A

Abstract

본 발명은 열 충격(heat shock)에 의한 적층체(3)의 크랙 발생을 방지함과 아울러, 외부 전극(2, 2)의 납땜을 양호하게 하는 적층 세라믹 전자부품에 관한 것이다.

적층 세라믹 전자부품은 세라믹층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3)와, 이 적층체(3)의 단부에 구비된 외부 전극(2, 2)을 가지며 내부 전극(5, 6)이 세라믹층(7)의 가장자리에 도달하여 적층체(3)의 단면에 내부 전극(5, 6)이 각각 도출되고 이 적층체(3)의 단면에 도출된 내부 전극(5, 6)이 외부 전극(2, 2)에 각각 접속되어 있다. 외부 전극(2, 2)이 적층체(3)의 단면에만 밀착한 제 1 도체층(21)과, 제 1 도체층(22)으로부터 적층체(3)의 단면 집합의 측면의 일부를 덮는 제 2 도체층(22)을 갖는다. 그리고, 제 1 도체층(21)은 제 2 도체층(22)과 비교해서, 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료의 함유율이 크다.

Description

적층 세라믹 전자 부품{MULTI LAYER CERAMIC ELECTRONIC PART}

도 1은 본 발명에 따른 적층 세라믹 전자부품의 예를 나타내는 일부절결사시도이고,

도 2는 동 적층 세라믹 전자부품의 도 1의 A부분을 나타내는 주요부 확대 단면도이고,

도 3은 동 적층 세라믹 전자부품의 적층체의 각 층을 분리하여 나타낸 분해 사시도이고,

도 4는 적층 세라믹 전자부품을 제조하기 위한 세라믹 그린시트의 적층 상태를 나타내는 각 층의 분리 사시도이다.

<도면의 주요부분에 대한 부호의 설명>

2 : 외부 전극 3 : 적층체

5, 6 : 내부 전극 7 : 세라믹층

21 : 외부 전극의 제 1 도체층

22 : 외부 전극의 제 2 도체층

24 : 도금층

본 발명은 예컨대, 내부 전극 패턴과 세라믹층의 적층체를 갖고, 이 적층체의 단부에 상기 내부 전극으로 도통하도록 외부 전극을 구비한 적층 세라믹 전자부품에 관한 것으로, 특히 외부 전극의 적어도 일부에 적층체의 세라믹층을 형성하는 세라믹 재료와 공통하는 공통 재료를 첨가한 적층 세라믹 전자부품에 관한 것이다.

적층 전자부품으로는 예컨대, 적층 캐패시터, 적층 인덕터, 적층 압전부품, 적층 필터, 세라믹 다층 회로 기판 등을 들 수 있다.

예컨대, 적층 전자부품의 가장 대표적인 예인 적층 세라믹 캐패시터는 내부 전극을 갖는 유전체로 이루어지는 세라믹층이 다수층으로 적층되고, 이 적층체의 서로 대향하는 단면에 내부 전극이 교대로 인출되어 있다. 그리고, 이들의 내부 전극이 인출되어 있는 적층체의 단면에 외부 전극이 형성되고, 상기 외부 전극이 각각 상기 내부 전극에 접속되어 있다.

이러한 적층 세라믹 캐패시터의 상기 적층체(3)는 예컨대, 도 3에 나타내는 것과 같은 층구조를 갖는다. 즉, 내부 전극(5, 6)을 갖는 유전체로 이루어지는 세라믹층(7, 7,…)이 도 3에 도시된 순서대로 적층되고, 또한 그 양측에 내부 전극(5, 6)이 형성되어 있지 않은 세라믹층(7, 7,…)이 각각 복수층 겹쳐 쌓아진다. 그리고, 이러한 층구조를 갖는 적층체(3)의 단부에는 내부 전극(5, 6)이 교대로 노출하고 있고, 도 1에 도시하는 바와 같이 적층체(3)의 단부에 상기 외부 전극(2, 2)이 형성된다.

이러한 적층 세라믹 캐패시터는 통상, 도 3에 나타내는 것과 같은 부품 1개 단위가 개개로 제조되는 것이 아니라, 실제는 하기 설명되는 바와 같은 제조 방법이 사용된다. 즉, 우선 미세화한 세라믹 분말과 유기바인더를 혼련(混練)하여 슬러리(slurry)를 만들고, 이것을 닥터 블레이드법에 의해서 폴리에틸렌 테레프탈레이트 필름등으로 이루어지는 캐리어 필름상에 얇게 전개하고 건조하여 세라믹 그린시트를 만든다. 다음에, 이 세라믹 그린시트를 지지필름 상에 실은 채로 컷팅 헤드로 원하는 크기로 절단하고 그 한 면에 스크린 인쇄법으로 도전 페이스트를 인쇄하고 건조한다. 따라서, 도 4에 도시하는 바와 같이, 종횡으로 복수의 쌍으로 나뉘어진 내부 전극 패턴(2a, 2b)이 배열된 세라믹 그린시트(1a, 1b)를 얻을 수 있다.

다음에, 상기한 내부 전극 패턴(2a, 2b)을 갖는 여러 장의 세라믹 그린시트(1a, 1b)를 적층하고 또한, 내부 전극 패턴(2a, 2b)을 갖지 않은 여러 장의 세라믹 그린시트(1, 1,…)를 상하로 겹쳐 쌓아 이들을 압착하여 적층체를 만든다. 여기서, 상기 세라믹 그린시트(1a, 1b)는 내부 전극 패턴(2a, 2b)이 길이 방향으로 절반의 길이분만 어긋난 것을 교대로 겹쳐 쌓는다. 그 다음, 이 적층체를 원하는 사이즈로 절단하여 적층 미소성(未燒成) 칩을 제작하고 이 미소성 칩을 소성(燒成)한다. 이렇게 해서 도 3에 나타내는 것 같은 적층체를 얻을 수 있다.

다음에, 상기 소성이 끝난 적층체(3)의 양단에 도전 페이스트를 도포하고 베이킹(baking)하고 베이킹된 도체막의 표면에 도금하여 양단에 외부 전극(2, 2)이 형성된 도 1에 나타내는 것과 같은 적층 세라믹 캐패시터를 완성한다.

상기한 바와 같은 적층 세라믹 캐패시터 등의 적층 세라믹 전자부품은 회로 기판 상에 탑재되고 그 양단의 외부 전극(2, 2)이 회로 기판상의 랜드(land) 전극 에 납땜된다.

그런데, 상기한 적층 세라믹 캐패시터는 외부 전극의 납땜시의 열 충격(heat shock)이나 납땜 후의 사용 상태 중에 환경온도의 변동에 의해 적층체(3)에 열응력이 발생한다. 이 열응력에 의해 특히 적층체(3)의 외부 전극(2, 2)의 가장자리 부분에 크랙이 발생하기 쉽다. 적층체(3)에 발생한 상기 크랙은 습기의 침입 등에 의한 절연성의 저하나 내부 전극(5, 6)의 불연속성에 의한 정전 용량의 저하 등의 전기적 특성의 열화를 초래하여 신뢰성을 저하시키는 원인이 된다.

이러한 적층체에 크랙을 발생시키는 열응력은 적층체(3)를 형성하는 주재료인 세라믹 재료와 외부 전극(2, 2)을 형성하는 주재료인 도체와의 열팽창률의 차이에 의해 발생한다. 따라서, 종래에는 외부 전극(2, 2)을 형성하는 도전 페이스트 중에 세라믹층(7)을 형성하는 세라믹 재료를 공통재료로서 첨가하여 세라믹층(7)과 외부 전극(2, 2)과의 열응력 등의 물리적인 특성의 차이를 작게 하는 대책이 사용되고 있다.

그러나, 외부 전극(2, 2)을 형성하는 도전 페이스트 중에 세라믹층(7)을 형성하는 세라믹 재료인 공통 재료를 많이 첨가하면 외부 전극(2, 2)과 내부 전극(5, 6)과의 밀착성이 나쁘게 되고, 외부 전극(2, 2)과 내부 전극(5, 6)과의 접촉 저항이 크고 전기 특성이 나쁘게 된다. 또한, 외부 전극(2, 2)의 표면으로의 땜납 도금이나 Sn 도금 등의 부착성도 나쁘게 된다. 이 결과, 외부 전극(2, 2)의 땜납 습윤성이 나쁘게 되어 적층 세라믹 전자부품을 회로 기판에 탑재할 때 탑재 오류가 일어나기 쉽게 된다.

따라서, 본 발명은 상기한 바를 해결하기 위하여 안출된 것으로서, 납땜 할 때나 납땜한 후의 사용 환경 중에 온도 변동에 따른 열 충격에 의한 적층체의 크랙이 발생하기 어렵고, 또한 외부 전극과 내부 전극과의 밀착성도 양호하고 외부 전극의 도금의 부착성도 양호하기 때문에 외부 전극의 납땜성도 양호한 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.

본 발명에서는 상기한 목적을 달성하기 위해서, 내부 전극(5, 6)의 가장자리가 도출된 적층체(3)의 단면에만 도체 성분에 대하여 비교적 적은 공통 재료를 함유한 제 1 도체막(21)을 형성하고 상기 제 1 도체막(21)의 위와 적층체(3)의 단면 집합의 측면의 일부에 걸쳐 공통 재료가 함유되어 있지 않든 가 또는 극히 소량 함유시킨 제 2 도체막(22)을 구비하여 이들에 의해 외부 전극(2, 2)을 형성한 것이다.

즉, 본 발명에 의한 적층 세라믹 전자부품은 세라믹층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3)와, 상기 적층체(3)의 단부에 구비된 외부 전극(2, 2)을 갖고 상기 내부 전극(5, 6)이 세라믹층(7)의 가장자리에 도달하여 적층체(3)의 단면에 내부 전극(5, 6)이 각각 도출되고, 상기 적층체(3)의 단면에 도출된 내부 전극(5, 6)이 상기 외부 전극(2, 2)에 각각 접속되어 있는 적층 세라믹 전자부품에 있어서, 상기 외부 전극(2, 2)이 적층체(3)의 단면에만 밀착한 제 1 도체층(21)과, 상기 제 1 도체층(21)으로부터 적층체(3)의 단면 집합의 측면의 일부를 덮는 제 2 도체층(22)을 갖는다. 그리고, 상기 제 1 도체층(21)은 상기 제 2 도체층(22)과 비 교해서 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료의 함유율이 크다.

여기서, 외부 전극(2, 2)의 제 2 도체층(22)은 제 1 도체층(21)과 비교해서 도체 밀도가 높다.

또, 외부 전극(2, 2)의 상기 제 1 도체층(21)과 상기 제 2 도체층(22)은 동시베이킹하여 일체의 도체층으로서 형성되어 있다.

이러한 적층 세라믹 전자부품에서는 적층체(3)의 단면에 구비된 외부 전극(2, 2)의 제 1 도체층(21)이 비교적 소량의 공통 재료를 함유하고 있기 때문에 적층체(3)의 단면에 있어서 세라믹층(7)의 표면과의 밀착성과 내부 전극(5, 6)의 밀착성이 양호하게 된다. 따라서, 외부 전극(2, 2)과 내부 전극(5, 6)과의 접촉 저항이 작아짐과 동시에 적층체(3)의 단면으로부터의 제 1 도체층(21)의 박리가 일어나기 어렵다.

한편, 회로 기판상의 랜드 전극 등에 납땜되는 외부 전극(2, 2)의 제 2 도체층(22)에서는 공통 재료를 함유하고 있지 않든 가 또는 극히 소량 함유하고 있고 그 도체밀도가 크다. 이 때문에, 외부 전극(2, 2)의 표면에서의 땜납 도금이나 Sn 도금 등의 부착성이 양호하게 된다. 이 결과, 외부 전극(2, 2)의 땜납 습윤성도 양호해지고 탑재 시의 납땜 강도도 높아지게 된다.

더구나, 적층체(3)의 측면의 일부로 회전하여 들어오고 있는 외부 전극(2, 2)의 제 2 도체층(22)은 도체 밀도가 크고 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료의 함유율이 작기 때문에, 적층체(3)의 측면을 형성하고 있는 세라믹층(7)의 표면과의 밀착력이 작다. 이 때문에 온도 변동이 발생하여도 제 2 도체층(22)과 적층체(3)의 측면 부분과의 사이에 어긋남이 일어나기 어렵고 적층체(3)에 열응력이 발생하기 어렵다. 따라서, 적층체(3)의 크랙도 발생하기 어렵게 된다.

외부 전극(2, 2)의 제 1 도체층(21)의 공통 재료의 함유율은 도체 성분의 100 중량%에 대하여 3∼40 중량%으로 하는 것이 좋다. 제 1 도체층(21)의 공통 재료의 함유율이 도체 성분의 100 중량%에 대하여 3 중량% 미만이면 그 세라믹층(7)과의 밀착성이 나쁘게 되고 이에 따라 제 1 도체층(21)이 적층체(3)의 단면으로부터 박리되기 쉽다. 한편, 제 1 도체층(21)의 공통 재료의 함유율이 도체 성분의 100 중량%에 대하여 40 중량%을 넘으면 제 1 도체층(21)의 내부 전극(5, 6)으로의 밀착성이 나빠져 외부 전극(2, 2)과 내부 전극(5, 6)과의 접촉 저항이 커진다.

외부 전극(2, 2)의 제 2 도체층(21)은 공통 재료를 함유하지 않고 있더라도 좋지만 공통 재료를 함유하고 있는 경우라도, 그 함유율은 도체 성분의 100 중량%에 대하여 2 중량% 이하로, 극히 적게 하는 것이 좋다. 외부 전극(2, 2)의 제 2 도체층(21)의 공통 재료의 함유율이 도체 성분의 100 중량%에 대하여 2 중량%를 넘으면 그 세라믹층(7)의 표면과의 밀착성이 양호하게 되는 것이 지나쳐 온도 변동시에 외부 전극(2, 2)의 가장자리에 있는 적층체(3)의 열응력이 커지게 된다.

다음에 도면을 참조하면서 본 발명의 실시예에 대하여 구체적이고 또한 상세히 설명한다.

적층 세라믹 전자부품의 예로서, 적층세라믹 캐패시터와 그 제조 방법에 대하여 설명한다.

우선, 티탄산 바륨 등의 유전체 세라믹 원료분말을 용제에 용해한 에틸 셀룰로오스 등의 유기바인더에 균일하게 분산하고 세라믹 슬러리를 조정한다. 이 세라믹 슬러리를 폴리에틸렌 테레프 탈레이트 필름 등의 베이스 필름상에 얇고 균일한 두께로 도포하고 건조하여 막 형상의 세라믹 그린시트를 만든다. 그 다음, 상기 세라믹 그린시트를 적당한 크기로 재단한다.

다음에, 도 4에 도시하는 바와 같이, 상기 재단한 세라믹 그린시트(1a, 1b) 위에 도전 페이스트를 사용하여 두 종류의 내부 전극 패턴(2a, 2b)을 각각 인쇄한다. 예컨대, 도전 페이스트는 Ni, Cu, Ag, Pd, Ag-Pd 등에서 선택된 한 종류의 도체 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스, 아크릴, 폴리에스테르등에서 선택된 한 종류를 3∼12 중량%, 용제로서 부틸카르비톨, 부틸카르비톨 아세테이트, 텔르피네올, 에틸세로솔브, 탄화수소 등에서 선택된 한 종류를 80∼120 중량% 첨가하여 균일하게 혼합, 분산한 것을 사용한다.

이러한 내부 전극 패턴(2a, 2b)이 인쇄된 세라믹 그린시트(1a, 1b)를 도 4에 도시하는 바와 같이 교대로 겹쳐 쌓고, 또한 그 양측에 내부 전극 패턴(2a, 2b)이 인쇄되어 있지 않은 세라믹 그린시트(1, 1), 소위 더미시트를 겹쳐 쌓고 이들을 압착하여 적층체를 얻는다. 또한, 이 적층체를 종횡으로 재단하여 개개의 칩 형상의 적층체로 분할한다. 그 다음 이들의 적층체를 소성함으로써 도 3에 나타내는 것 같은 층구조를 갖는 소성이 끝난 적층체(3)를 얻는다.

도 3에 도시하는 바와 같이, 적층체(3)는 내부 전극(5, 6)을 갖는 유전체로 이루어지는 세라믹층(7, 7,…)이 적층되고, 또한 그 양측에 내부 전극(5, 6)이 형성되어 있지 않은 세라믹층(7, 7,…)이 각각 복수층 겹쳐 쌓여진 것이다. 이러한 적층체(3)는 세라믹층(7)에 대해 대향하고 있는 각 내부 전극(5, 6)이 적층체(3)의 양단면에 교대로 도출되어 있다.

도 1에 도시하는 바와 같이, 내부 전극(5, 6)이 각각 도출하고 있는 적층체(3)의 양단에 도전 페이스트가 도포되어 이것이 베이킹되고, 외부 전극(2, 2)이 형성된다.

여기서는 Ni 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스를 3∼12 중량%, 용제를 80∼120 중량%, 소위 공통 재료로서 티탄산 바륨 분말을 3∼40 중량% 첨가한 제 1 도전 페이스트와, Ni 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스를 3∼12 중량%, 용제를 80∼120 중량%, 소위 공통 재료로서 티탄산 바륨 분말을 0∼2 중량% 첨가한 제 2 도전 페이스트를 준비한다.

그리고 우선, 내부 전극(5, 6)이 각각 도출하고 있는 적층체(3)의 양단면에만 상기한 제 1 도전 페이스트를 도포하고 건조한다. 그 다음, 상기 건조한 제 1 도전 페이스트의 위와 적층체(3)의 단면에 연속해 있는 적층체(3)의 측면의 일부에 걸쳐, 상기한 제 2 도전 페이스트를 도포하고 건조한다. 그리고 이들 도포한 도전 페이스트를 1200℃ 정도의 온도로 베이킹한다.

또한, 상기한 바와 같이 베이킹하여 형성된 도전막상에 Sn 또는 땜납도금이 실시되어 외부 전극(2, 2)이 형성된다. 이렇게 하여, 적층 세라믹 전자부품을 완성 한다.

도 2는 상기한 바와 같이 하여 형성된 외부 전극(2)의 단면을 모식적으로 나타내는 것으로, 도 1의 A부분 해당하는 부분의 확대 단면도이다. 도면 부호 24는 외부 전극(2)의 가장 외측의 도금층을 나타낸다.

상기한 도 2에 도시하는 바와 같이, 외부 전극(2)은 제 1 및 제 2 도전 페이스트의 도포층이 동시에 베이킹되고 일체의 도체층으로서 형성되어 있다. 제 1 도체층(21)은 내부 전극(5, 6)이 도출한 적층체(3)의 단면에만 형성되어 있다. 제 2 도체층(22)은 제 1 도체층(21)의 위에서 적층체(3)의 단면 집합의 측면의 일부에 걸쳐 형성되어 있다.

또한, 외부 전극(2)의 제 1 도체층(21)과 제 2 도체층(22)은 각각 공통 재료의 함유율이 다르고, 그 때문에 도체 밀도도 다르다. 즉, 외부 전극(2)의 제 2 도체층(22)과 비교해서 외부 전극(2)의 제 1 도체층(21)은 공통 재료의 함유량이 크고, 그 나눈 몫만 도체 밀도가 작게 되어 있다. 구체적으로는, 외부 전극(2)의 제 1 도체층(21)에서는 Ni 분말 100 중량%에 대하여, 소위 공통 재료로서 티탄산 바륨이 3∼40중량% 함유되어 있고, 외부 전극(2)의 제 2 도체층(22)에서는 Ni 분말의 100 중량%에 대하여, 소위 공통 재료로서 티탄산 바륨 분말이 0∼2 중량% 함유되어 있다.

다음에, 본 발명의 보다 구체적인 실시예와 그것들에 대한 비교예에 대하여 설명한다.

(실시예)

티탄산 바륨 등의 유전체 세라믹 원료분말을 용제에 용해한 에틸 셀룰로오스 등의 유기바인더에 균일하게 분산한 세라믹 슬러리를 만들고 이것을 폴리 에틸렌 테레프 탈레이트 필름 등의 베이스 필름상에 얇고 균일한 두께로 도포하고 건조하여 막형상의 세라믹 그린시트를 만들었다. 그 다음, 상기 세라믹 그린시트를 베이스필름으로부터 박리하여 150㎜×150㎜의 세라믹 그린시트를 여러 장 만들었다.

한편, Ni 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스를 8 중량%, 용제를 100 중량%, 소위 공통 재료로서 티탄산 바륨 분말을 15 중량% 첨가하여 균일하게 혼합, 분산하여 도전 페이스트를 조정하였다. 이 Ni 페이스트를 사용하여 스크린 인쇄기로 각각의 세라믹 그린시트에 도 4에 나타내는 것과 같은 내부 전극 패턴(1a, 1b)을 각각 형성하였다.

이러한 내부 전극 패턴(1a, 1b)이 인쇄된 세라믹 그린시트(2a, 2b)를 교대로 소정 장수 겹쳐 쌓아 그의 상하로 내부 전극 패턴이 인쇄되어 있지 않은 세라믹 그린시트, 소위 더미시트를 겹쳐 쌓고 이들을 적층 방향으로 120℃의 온도하에 200t의 압력으로 가압하고 압착하여 적층체를 얻었다.

상기 적층체를 5.3㎜×5.0㎜의 크기로 재단하고 이 적층체를 1320℃의 온도로 소성하여, 도 3에 나타내는 것과 같은 소성이 끝난 적층체(3)를 얻었다.

Ni 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스를 3∼12중량%, 용제를 80∼120 중량%, 소위 공통 재료로서 티탄산 바륨 분말을 30 중량% 첨가한 제 1 도전 페이스트와, Ni 분말의 100 중량%에 대하여, 바인더로서 에틸 셀룰로오스를 3∼12 중량%, 용제를 80∼120 중량% 첨가하여, 소위 공통 재료로서 티탄산 바 륨 분말을 첨가하지 않은 제 2 도전 페이스트를 준비하였다.

우선, 내부 전극(5, 6)이 각각 도출해 있는 적층체(3)의 양단면에만 상기한 제 1 도전 페이스트를 도포하고 건조하였다. 그 다음, 상기 건조한 제 1 도전 페이스트의 위와 적층체(3)의 단면 집합의 측면 부분에 상기한 제 2 도전 페이스트를 도포하고 건조하였다. 그 다음, 상기 건조한 제 2 도전 페이스트의 위에 상기한 제 1 도전 페이스트를 도포하고 건조하였다. 그리고 이들 도포한 도전 페이스트를 1200℃ 정도의 온도로 베이킹하였다.

그 다음, 칩을 전해 배럴 도금조에 넣어 Ni막 상에 Sn 도금막을 실시하였다. 이에 따라, 외부 전극(2, 2)을 형성하여, 도 1에 나타내는 것과 같은 적층 세라믹 캐패시터를 만들었다. 상기 적층 세라믹 캐패시터를 표 1의 실시예 1로서 나타내었다.

상기 실시예 1의 적층 세라믹 캐패시터에서 임의로 100개를 발췌하고 이들의 적층 세라믹 캐패시터의 100개를 회로 기판 상에 탑재하여, 그 외부 전극(2, 2)을 회로 기판상의 랜드 전극으로 납땜하였다. 그 다음, 적층 세라믹 캐패시터를 회로 기판에서 분리하여 아크릴계 수지에 매립, 유지한 상태로 상기 적층 세라믹 캐패시터를 내부 전극(5, 6)의 적층 방향과 직교하는 방향으로 연마하였다.

상기 연마에 의해 노출한 단면 부분에서 적층체(3)의 내부의 크랙의 유무를 관찰한 바, 전체 100개의 적층 세라믹 캐패시터 중에서 적층체(3)의 내부의 크랙이 보인 것은 없으며 그의 수를 표 1에「○」으로서 나타내었다.

또한, 이 100개의 적층 세라믹 캐패시터의 외부 전극(2)과 내부 전극(5, 6) 과의 밀착 상태를 광학 현미경으로 관찰하였다. 이 관찰의 결과, 적층 세라믹 캐패시터의 100개에 있어서, 모두 외부 전극(2)과 내부 전극(5, 6)과의 밀착 상태가 양호하고, 이것을 표 1에「○」으로 나타내었다.

상기 실시예와 동일하게, 표 1의 실시예 2∼4에 나타내는 것과 같은 제 1 및 제 2 Ni 페이스트를 각각 사용하여 외부 전극(2)을 형성한 적층 세라믹 캐패시터를 만들었다.

제조한 적층 세라믹 캐패시터에서 각각 임의로 100개씩 발췌하여 이들 100개의 적층 세라믹 캐패시터를 상기 실시예 1과 동일하게 회로 기판에 탑재한 후 분리하였다.

그리고, 상기 실시예 1과 동일하게, 이들 적층 세라믹 캐패시터의 적층체(3)의 내부의 크랙의 유무를 관찰하였다. 그 결과, 전체 100개의 적층 세라믹 캐패시터중에서, 적층체(3)의 내부의 크랙이 보인 것은 없으며 그 수를 표 1에「○」으로 나타내었다.

또한, 상기 실시예 1과 동일하게 하여, 이 100개의 적층 세라믹 캐패시터의 외부 전극(2)과 내부 전극(5, 6)과의 밀착 상태를 광학 현미경으로 관찰하였다. 상기 관찰 결과, 적층 세라믹 캐패시터의 100개에 있어서, 모두 외부 전극(2)과 내부 전극(5, 6)과의 밀착 상태가 양호하였으므로, 이것을 표 1에「○」으로 나타내었다.

(비교예)

상기 실시예 1에 있어서, 제 1 및 제 2 도전 페이스트의 공통 재료의 조성을 표 1에 도시하는 바와 같이 변환하여 외부 전극(2)을 형성한 것 이외는 상기 실시예와 동일하게 적층 세라믹 전자부품을 제조하였다. 이것을 표 1에 비교예 1∼3으로서 나타내었다.

제조한 적층 세라믹 캐패시터에서 각각 임의로 100개씩 발췌하고 이들 100개의 적층 세라믹 캐패시터를 상기 실시예 1과 동일하게 회로 기판에 탑재한 후 분리하였다.

그리고, 상기 실시예 1과 동일하게 하여, 이들 적층 세라믹 캐패시터의 적층체(3)의 내부의 크랙의 유무를 관찰하였다. 그 결과, 전체 100개의 적층 세라믹 캐패시터 중에서, 적층체(3)의 내부에 크랙을 보인 수를 표 1에 나타내었다.

또한, 상기 실시예 1와 동일하게, 상기 100개의 적층 세라믹 캐패시터의 외부 전극(2)과 내부 전극(5, 6)과의 밀착 상태를 관찰하였다. 이 관찰의 결과, 적층 세라믹 캐패시터 100개에 있어서, 외부 전극(2)과 내부 전극(5, 6)과의 밀착 상태가 양호했다는 것을 표 1에「○」으로, 불량이었던 것을 표 1에 「×」로 나타내었다.

	도전 페이스트의 공통 재료 함유율		크랙 발생수	내부전극-외부전극간의 밀착성	소체-외부전극간의 밀착성
	제 1 (wt%)	제 2 (wt%)	크랙 발생수	내부전극-외부전극간의 밀착성	소체-외부전극간의 밀착성
실시예 1	30	0	0	○	○
실시예 2	30	2	0	○	○
실시예 3	3	0	0	○	○
실시예 4	40	0	0	○	○
비교예 1	2	0	0	○	×
비교예 2	45	0	0	×	○
비교예 3	30	3	8	○	○

또, 이상의 예는, 적층 세라믹 전자부품으로서 적층 세라믹 캐패시터를 위주 로 설명하였지만, 본 발명에 의한 적층 세라믹 전자부품은 예컨대, 적층 세라믹 인덕터, 적층 세라믹 LC 복합부품, 세라믹 다층 배선 기판 등, 그 밖의 적층 세라믹 전자부품에도 동일하게 적용할 수 있다.

이상 설명한 바와 같이, 본 발명에 의한 적층 세라믹 전자부품에서는 적층체(3)의 단면에 있는 외부 전극(2, 2)과 내부 전극(5, 6)과의 밀착성뿐만 아니라, 외부 전극(2, 2)과 세라믹층(7)과의 밀착성도 양호하게 된다. 또한, 외부 전극(2, 2)의 표면에서의 땜납이나 Sn 등의 도금 부착성이 양호하게 된다. 이 결과, 외부 전극(2, 2)의 땜납 습윤성도 양호하게 되어 탑재 때의 납땜 강도도 높아지게 된다.

더불어, 온도 변동에 따르는 적층체의 열응력이 발생하기 어렵고 세라믹층(7)에 크랙도 발생하지 않게 된다.

Claims

세라믹층(7)과 내부 전극(5, 6)이 교대로 적층된 적층체(3)와, 상기 적층체(3)의 단부에 구비된 외부 전극(2, 2)을 갖고, 상기 내부 전극(5, 6)이 세라믹층(7)의 가장자리에 도달하여, 상기 적층체(3)의 단면에 내부 전극(5, 6)이 각각 도출되고 상기적층체(3)의 단면에 도출된 내부 전극(5, 6)이 상기 외부 전극(2, 2)에 각각 접속되어 있는 적층 세라믹 전자부품에 있어서,

상기 외부 전극(2, 2)이 상기 적층체(3)의 단면에만 밀착한 제 1 도체층(21)과;

상기 제 1 도체층(2)으로부터 상기 적층체(3)의 단면집합의 측면의 일부를 덮는 제 2 도체층(22)을 갖되,

상기 제 1 도체층(21)은 상기 제 2 도체층(22)과 비교해서, 상기 세라믹층(7)을 형성하는 세라믹 재료와 공통하는 공통 재료의 함유율이 큰 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항에 있어서,

상기 외부 전극(2, 2)의 상기 제 2 도체층(22)은 상기 제 1 도체층(21)과 비교해서 도체밀도가 높은 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 외부 전극(2, 2)의 상기 제 1 도체층(21)의 공통 재료의 함유율은 도체 성분의 100 중량%에 대하여 3∼40 중량%인 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 외부 전극(2, 2)의 상기 제 2 도체층(22)의 공통 재료의 함유율은 도체 성분의 100 중량%에 대하여 0∼2 중량%인 것을 특징으로 하는 적층 세라믹 전자부품.
제 1 항 또는 제 2 항에 있어서,

상기 외부 전극(2, 2)의 상기 제 1 도체층(21)과 상기 제 2 도체층(22)은 동시 베이킹하여 일체의 도체층으로서 형성되어 있는 것을 특징으로 하는 적층 세라믹 전자부품.