JP2018011047A - 積層型キャパシタ及びその実装基板並びにその製造方法 - Google Patents

Abstract

【課題】
互いに異なる極性を有する内部電極の重なり面積を増加させて製品を小型化させながら、製品の容量を増加させることができる積層型キャパシタを提供する。
【解決手段】
本発明は、誘電体層、上記誘電体層を挟んで交互に配置される第１及び第２内部電極、及び対向する第１及び第２面に上記誘電体層が積層される第１方向に沿って設けられ、上記第１及び第２内部電極とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、上記第１溝部及び上記第２溝部にそれぞれ形成され、上記第１内部電極及び上記第２内部電極とそれぞれ接続する第１及び第２ビア電極とを含む積層型キャパシタ及びその実装基板並びにその製造方法を提供する。
【選択図】図１

Description

本発明は、積層型キャパシタ及びその実装基板並びにその製造方法に関する。

積層チップ電子部品の一つである積層型キャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯用端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの様々な電子製品の基板に装着され、電気を充電または放電する役割を果たす。

このような積層型キャパシタは、小型でかつ容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として使用されることができ、最近、高容量及び高信頼性の方向で開発が行われている。

高容量の積層型キャパシタを実現するためには、キャパシタ本体を構成する材料の誘電率を高めるか、または誘電体層及び内部電極の厚さを薄膜化して積層数を増加させる方法がある。

しかし、高誘電率材料の組成開発が容易でなく、現在の工法上誘電体層の厚さを薄くするには限界があるため、このような方法により製品の容量を増加させるにも限界がある。

よって、キャパシタの超小型化の傾向に合わせながらも、製品の容量は高めるために、互いに異なる極性を有する内部電極の重なり面積を増加させる方法に関する研究が求められる。

また、最近、基板の実装密度が高まるにつれて、積層型キャパシタの実装面積及び実装高さを減少させようとする試みが行われている。

韓国公開特許第１０−２０１６−００００７５３号公報 特開２０１２−０２３７５２号公報

本発明の一の目的は、互いに異なる極性を有する内部電極の重なり面積を増加させて製品を小型化させながら、製品の容量を増加させることができる積層型キャパシタを提供することにある。

また、本発明の他の目的は、実装面積を減少させることができる積層型キャパシタを提供することにある。

本発明の一側面は、第１方向を積層方向として積層される複数の誘電体層、上記第１方向において上記誘電体層をそれぞれ挟んで交互に配置される第１及び第２内部電極、及び上記第１方向において対向する両端面として第１面と第２面を有し、上記第１面と第２面を接続する側面において第１方向に沿って延在する第１溝部及び第２溝部が形成されたキャパシタ本体と、上記第１溝部及び上記第２溝部にそれぞれ形成され、上記第１内部電極及び上記第２内部電極とそれぞれ接続する第１及び第２ビア電極とを含む積層型キャパシタを提供する。

本発明の他の側面は、誘電体層、上記誘電体層を挟んで交互に配置され、互いにオーバーラップする第１及び第２本体部、上記第１及び第２本体部から延在し、先端部がキャパシタ本体の実装面に露出する第１及び第２リード部をそれぞれ含む第１及び第２内部電極、及び上記第１及び第２リード部が露出する実装面に上記誘電体層が積層される第１方向に沿って延在して設けられ、上記第１及び第２リード部とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、上記第１溝部及び上記第２溝部にそれぞれ形成され、上記第１リード部及び上記第２リード部とそれぞれ接続する第１及び第２ビア電極とを含む積層型キャパシタを提供する。

本発明の一実施例によると、第１及び第２内部電極は、誘電体層の積層方向に沿って形成される第１及び第２ビア電極を通じてそれぞれ電気的に接続するため、互いに異なる極性を有する内部電極の重なり面積を増加させて、誘電体層及び内部電極の厚さを薄くしながら誘電体層の積層数を増加させ、または誘電率を増加させることなく同一のサイズで製品の容量を増加させることができる効果がある。

また、キャパシタ本体の実装面だけに外部端子が配置されるため、基板への実装時の半田の接触面積が小さく、実装面積を減少させることができる。

本発明の第１実施例による積層型キャパシタをひっくり返して概略的に示す分離斜視図である。 （ａ）及び（ｂ）は、図１における第１及び第２内部電極をそれぞれ示す平面図である。 図１におけるキャパシタ本体の一側面図である。 図１の積層型キャパシタにおいて、溝部とビア電極の他の実施形態を示す分離斜視図である。 （ａ）及び（ｂ）は、図１の積層型キャパシタにおいて、第１及び第２内部電極の他の実施例をそれぞれ示す平面図である。 図５の内部電極が適用されるキャパシタ本体の一側面を示す側面図である。 （ａ）及び（ｂ）は、図１の積層型キャパシタにおいて、第１及び第２内部電極のさらに他の実施例をそれぞれ示す平面図である。 図７の内部電極が適用されるキャパシタ本体の一側面を示す側面図である。 本発明の第２実施例による積層型キャパシタを概略的に示す斜視図である。 （ａ）及び（ｂ）は、図９の積層型キャパシタにおいて、第１及び第２溝部が設けられる前の第１及び第２内部電極をそれぞれ示す平面図である。 図９における第１及び第２ビア電極を除いたキャパシタ本体を示す斜視図である。 図９の積層型キャパシタを製造する工程の一部を示す斜視図である。 図９の積層型キャパシタを製造する工程の一部を示す断面図である。 図９の積層型キャパシタを製造する工程の一部を示す断面図である。 本発明の第２実施例による積層型キャパシタにおいて、第１及び第２ビア電極の他の実施形態を示す斜視図である。 図１５における第１及び第２ビア電極を除いたキャパシタ本体を示す斜視図である。 図１５の積層型キャパシタを製造する工程の一部を示す斜視図である。 図１の積層型キャパシタが基板に実装された状態を示す断面図である。 従来の２端子キャパシタが基板に実装された状態を示す断面図である。 従来の２端子キャパシタと下面実装構造のキャパシタのアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を比較して示すグラフである。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。

なお、各実施形態の図面に示された同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。

本発明の実施形態を明確に説明するために、キャパシタ本体の方向を定義すると、図面上に表されたＸ、Ｙ及びＺは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層及び内部電極の積層方向と同一の概念で使用されることができる。

また、本実施形態では、説明の便宜のために、キャパシタ本体１１０のＺ方向に対向する両面を第１及び第２面Ｓ１、Ｓ２と設定し、Ｘ方向に対向し、第１及び第２面Ｓ１、Ｓ２の先端を接続する両面を第３及び第４面Ｓ３、Ｓ４と設定し、Ｙ方向に対向し、第１及び第２面Ｓ１、Ｓ２と第３及び第４面Ｓ３、Ｓ４との先端をそれぞれ接続する両面を第５及び第６面Ｓ５、Ｓ６と設定して共に説明する。ここで、第１面Ｓ１は、実装面と同一の概念で使用されることができる。

＜第１実施例＞
積層型キャパシタ
図１は、本発明の第１実施例による積層型キャパシタをひっくり返して概略的に示す分離斜視図であり、図２（ａ）及び（ｂ）は、図１における第１及び第２内部電極をそれぞれ示す平面図であり、図３は、図１におけるキャパシタ本体の一側面図である。

図１〜図３を参照すると、本発明の第１実施例による積層型キャパシタ１００は、誘電体層１１１、第１及び第２内部電極１２１、１２２、及び第１及び第２溝部１２１ａ、１２２ａを含むキャパシタ本体１１０と第１及び第２ビア電極１４１、１４２とを含む。

キャパシタ本体１１０は、複数の誘電体層１１１を積層して形成され、特に制限されないが、図示のように略六面体状を有することができる。

この時、キャパシタ本体１１０の形状、寸法及び誘電体層１１１の積層数は図面上の図示に限定されない。

また、誘電体層１１１は焼結された状態であり、隣接する誘電体層１１１間の境界は、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。

このようなキャパシタ本体１１０は、キャパシタの容量形成に寄与する部分であり、第１及び第２内部電極１２１、１２２を含むアクティブ領域と、マージン部としてアクティブ領域の上下側に配置された上部及び下部カバー領域１１２、１１３とを含む。

上記アクティブ領域は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層して形成することができる。この時、誘電体層１１１の厚さは、積層型キャパシタ１００の容量設計に合わせて任意に変更することができる。また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えばチタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明がこれに限定されるものではない。さらに、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などが少なくとも一つ以上さらに添加されることができる。

上部及び下部カバー領域１１２、１１３は、キャパシタ本体１１０のＺ方向の上部及び下部にそれぞれ位置し、内部電極を含まないことを除き、誘電体層１１１と同一の材質及び構成を有することができる。

このような上部及び下部カバー領域１１２、１１３は、単一誘電体層または２個以上の誘電体層１１１を上記アクティブ領域のＺ方向の上下外郭にそれぞれ積層して設けることができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を果たすことができる。

第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する電極であり、キャパシタ本体１１０内で誘電体層１１１を挟んでＺ方向に沿って交互に配置される。誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成することができ、中間に配置された誘電体層１１１により互いに電気的に絶縁することができる。

上記導電性ペーストに含まれる導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明がこれに限定されるものではない。

また、上記導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを使用することができるが、本発明がこれに限定されるものではない。

本実施例の第１及び第２内部電極１２１、１２２は、キャパシタ本体１１０の第３及び第４面Ｓ３、Ｓ４に露出して形成される。第１及び第２内部電極１２１、１２２がＺ方向において互いにオーバーラップする面積は、キャパシタの容量形成と関係がある。

本実施例では、第１及び第２内部電極１２１、１２２がキャパシタ本体１１０の第３及び第４面Ｓ３、Ｓ４に露出し、第１及び第２内部電極１２１、１２２のオーバーラップ面積を最大限大きくすることができる。

これにより、既存の誘電体層１１１と内部電極の厚さを薄くして、内部電極の積層数を増加させるなどの方法を適用することなく、キャパシタの容量を増加させることができる。

第１溝部１２１ａは、キャパシタ本体１１０の第３面Ｓ３にＺ方向に沿って長く延長して設けられる。この時、第１溝部１２１ａは、一端がキャパシタ本体１１０の第１面Ｓ１に露出して設けられ、第１内部電極１２１のＸ方向の片側（図面上で左側）のエッジ（ｅｄｇｅ）の一部が共に除去されるように設けられる。

第２溝部１２２ａは、キャパシタ本体１１０の第４面Ｓ４にＺ方向に沿って長く延長して設けられる。この時、第２溝部１２２ａは、一端がキャパシタ本体１１０の第１面Ｓ１に露出して設けられ、第２内部電極１２２のＸ方向の片側（図面上で右側）のエッジの一部が共に除去されるように設けられる。

本実施例では、第１及び第２溝部１２１ａ、１２２ａの形状を半円形に図示して説明しているが、本発明はこれに限定されず、第１及び第２溝部１２１ａ、１２２ａの形状は、必要に応じて、円形、四角形及び三角形などと多様に変更されることができる。

第１ビア電極１４１は、第１溝部１２１ａに導電性物質を充填するか、またはキャスタレーション（ｃａｓｔｅｌｌａｔｉｏｎ）して形成し、第１溝部１２１ａと対応する第１内部電極１２１のエッジに接触してＺ方向に積層された複数の第１内部電極１２１を電気的に接続する。この時、第１ビア電極１４１のＺ方向の一端は、キャパシタ本体１１０の第１面Ｓ１に露出する。

第２ビア電極１４２は、第２溝部１２２ａに導電性物質を充填するか、またはキャスタレーションして形成し、第２溝部１２２ａと対応する第２内部電極１２２のエッジに接触してＺ方向に積層された複数の第２内部電極１２２を電気的に接続する。この時、第２ビア電極１４２のＺ方向の一端は、キャパシタ本体１１０の第１面Ｓ１に露出する。

このような第１及び第２ビア電極１４１、１４２は、導電性金属を含む導電性ペーストによって形成することができる。

また、上記導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であることができるが、本発明がこれに限定されるものではない。

第１内部電極１２１において、キャパシタ本体１１０の第４面Ｓ４と接触するエッジには第３溝部１２１ｂが設けられる。第３溝部１２１ｂは、第２溝部１２２ａと対応する位置で第２溝部１２２ａより大きく設けられる。第２内部電極１２２において、キャパシタ本体１１０の第３面Ｓ３と接触するエッジには第４溝部１２２ｂが設けられる。第４溝部１２２ｂは、第１溝部１２１ａと対応する位置で第１溝部１２１ａより大きく設けられる。

そこで、第１ビア電極１４１は、第１溝部１２１ａによって第１内部電極１２１とは接続するが、第２内部電極１２２とは第４溝部１２１ｂによって離隔した状態となるため、複数の第１内部電極１２１のみに電気的に接続し、第２内部電極１２２には接続しない。

第２ビア電極１４２は、第２溝部１２２ａによって第２内部電極１２２とは接続するが、第１内部電極１２１とは第３溝部１２２ｂによって離隔した状態となるため、複数の第２内部電極１２２のみに電気的に接続し、第１内部電極１２１には接続しない。

そして、キャパシタ本体１１０の第１面Ｓ１には、Ｘ方向に離隔して第１及び第２外部電極１３１、１３２が配置されることができる。第１外部電極１３１は、第１ビア電極１４１において、キャパシタ本体１１０の第１面Ｓ１に露出した部分と接触した状態で電気的に接続する。第２外部電極１３２は、第２ビア電極１４２において、キャパシタ本体１１０の第１面Ｓ１に露出した部分と接触した状態で電気的に接続する。

本実施例において、第１及び第２外部電極１３１、１３２は、キャパシタ本体１１０の第１面Ｓ１に略平らな形態で形成されることにより厚さを均一にしやすいため、チップサイズのばらつき（分散）を減少させることができる。

このような第１及び第２外部電極１３１、１３２は、導電性金属をメッキして形成することができる。

そして、キャパシタ本体１１０の第３及び第４面Ｓ３、Ｓ４には、第１及び第２絶縁層１５１、１５２が形成される。

第１及び第２絶縁層１５１、１５２は、キャパシタ本体１１０の第３及び第４面Ｓ３、Ｓ４を非伝導性物質でモールドするか、又は別途のセラミックシートなどを必要な数だけ付着して形成することができるが、本発明がこれに限定されるものではない。

この時、第１及び第２絶縁層１５１、１５２は、絶縁性樹脂、絶縁性セラミック及び絶縁性樹脂とフィラーの中から選択された少なくとも１種以上の材料からなることができるが、本発明がこれに限定されるものではない。

このような第１及び第２絶縁層１５１、１５２は、第１及び第２内部電極１２１、１２２において、キャパシタ本体１１０の第３及び第４面Ｓ３、Ｓ４に露出した部分と、第１及び第２ビア電極１４１、１４２において、キャパシタ本体の第３及び第４面Ｓ３、Ｓ４に露出した部分をカバーする役割を果たす。

また、第１及び第２絶縁層１５１、１５２は、キャパシタ本体１１０の耐久性を高め、所定厚さのマージンをさらに確保して、キャパシタの信頼性を向上させる役割を果たすことができる。

さらに、第１及び第２絶縁層１５１、１５２は、キャパシタ本体１１０を形成した後に形成されるため、絶縁性、キャパシタ本体の耐久性及びキャパシタの信頼性が一定水準で維持される限度内でその厚さを最小化すれば、製品の大きさを最小化することができる。

上記のように構成された積層型キャパシタ１００は、外部端子の体積とキャパシタ全体の高さが最小化されることにより、相対的に内部電極の大きさが増加可能な体積と高さをさらに確保できるため、その分、キャパシタの容量をさらに向上させることができる。

また、キャパシタの厚さが非常に薄くなるため、１００μｍ以下の薄膜積層型キャパシタを製造することができる。

＜変形実施例＞
図４は、図１の積層型キャパシタにおいて、溝部とビア電極の他の実施形態を示す分離斜視図である。

ここで、誘電体層１１１、第１及び第２外部電極１３１、１３２及び第１及び第２絶縁層１５１、１５２の構造は、前述した実施例と類似するため、重複を避けるために具体的な説明を省略する。

図４を参照すると、積層型キャパシタ１００'のキャパシタ本体１１０'は、複数の第１及び第２溝部１２１ａ'、１２２ａ'と複数の第１及び第２ビア電極１４１、１４２とを含むことができる。

第１溝部１２１ａ'は、キャパシタ本体１１０'の第３面Ｓ３にＹ方向に互いに離隔して２個設けられ、第１溝部１２１ａ'毎に第１ビア電極１４１をそれぞれ形成することができる。

また、第２溝部１２２ａ'は、キャパシタ本体１１０'の第４面Ｓ４にＹ方向に互いに離隔して２個設けられ、第２溝部１２２ａ'毎に第２ビア電極１４２をそれぞれ形成することができる。

一方、図４では、第１及び第２溝部がそれぞれ２個であると示して説明しているが、必要に応じて、第１及び第２溝部を３個以上設けることができる。

図５（ａ）及び（ｂ）は、図１の積層型キャパシタにおいて、第１及び第２内部電極の他の実施例をそれぞれ示す平面図であり、図６は、図５の内部電極が適用されるキャパシタ本体の一側面を示す側面図である。

ここで、誘電体層１１１、第１及び第２ビア電極１４１、１４２、第１及び第２外部電極１３１、１３２及び第１及び第２絶縁層１５１、１５２の構造は、前述した実施例と類似するため、重複を避けるために具体的な説明を省略する。

図５（ａ）及び図６を参照すると、第１内部電極１２３は、キャパシタ本体１１０の第３面Ｓ３に露出し、第４面Ｓ４から離隔し、第２内部電極１２４は、キャパシタ本体１１０の第４面Ｓ４に露出し、第３面Ｓ３から離隔する。

第１溝部１２３ａは、第１内部電極１２３のＸ方向の片側（図面上で左側）のエッジの一部が共に除去されるように設けられ、第２溝部１２４ａは、第２内部電極１２４のＸ方向の他側（図面上で右側）のエッジの一部が除去されるように設けられる。

この時、第１内部電極１２３のエッジとキャパシタ本体１１０の第４面Ｓ４間の離隔距離は、第２溝部１２４ａと重ならない程度でなければならず、第２内部電極１２４のエッジとキャパシタ本体１１０の第３面Ｓ３間の離隔距離は、第１溝部１２３ａと重ならない程度でなければならない。

そして、第１及び第２溝部１２３ａ、１２４ａに第１及び第２ビア電極１４１、１４２が形成されるため、第１ビア電極１４１は、第１溝部１２３ａによって第１内部電極１２３とは接続するが、第２内部電極１２４とは接続せずに離隔した状態である。同様に、第２ビア電極１４２は、第２溝部１２４ａによって第２内部電極１２４とは接続するが、第１内部電極１２３とは接続せずに離隔した状態である。

図７（ａ）及び（ｂ）は、図１の積層型キャパシタにおいて、第１及び第２内部電極のさらに他の実施例をそれぞれ示す平面図であり、図８は、図７の内部電極が適用されるキャパシタ本体の一側面を示す側面図である。

ここで、誘電体層１１１、第１及び第２ビア電極１４１、１４２、第１及び第２外部電極１３１、１３２及び第１及び第２絶縁層１５１、１５２の構造は、前述した実施例と類似するため、重複を避けるために具体的な説明を省略する。

図７（ａ）及び図８を参照すると、第１及び第２内部電極１２５、１２６は、キャパシタ本体１１０の第３及び第４面Ｓ３、Ｓ４から全て離隔する。詳しくは、第１内部電極１２５は、Ｘ方向にキャパシタ本体１１０の第４面Ｓ４と対向する面の離隔距離ｍ３がキャパシタ本体１１０の第３面Ｓ３と対向する面の離隔距離ｍ１より大きい。同様に、第２内部電極１２６は、Ｘ方向にキャパシタ本体１１０の第３面Ｓ３と対向する面の離隔距離ｍ４がキャパシタ本体１１０の第４面Ｓ４と対向する面の離隔距離ｍ２より大きい。

第１溝部１２５ａは、第１内部電極１２５のＸ方向の片側（図面上で左側）のエッジの一部が共に除去されるように設けられ、第２溝部１２６ａは、第２内部電極１２６のＸ方向の他側（図面上で右側）のエッジの一部が除去されるように設けられる。

この時、第１内部電極１２５のエッジとキャパシタ本体１１０の第４面Ｓ４間の離隔距離ｍ３は、第２溝部１２６ａと重ならない程度でなければならず、第２内部電極１２６のエッジとキャパシタ本体１１０の第３面Ｓ３間の離隔距離ｍ４は、第１溝部１２５ａと重ならない程度でなければならない。

そして、第１及び第２溝部１２５ａ、１２６ａに第１及び第２ビア電極１４１、１４２が形成されるため、第１ビア電極１４１は、第１溝部１２５ａによって第１内部電極１２５とは接続するが、第２内部電極１２６とは離隔した状態で接続しない。同様に、第２ビア電極１４２は、第２溝部１２６ａによって第２内部電極１２６とは接続するが、第１内部電極１２５とは離隔した状態で接続しない。

本実施例では、内部電極がキャパシタ本体の内側に離隔した位置に配置され、キャパシタ本体の四隅に主に発生するクラック及びディラミネーションを防止する効果を向上させることができる。

＜第２実施例＞
積層型キャパシタ
図９は、本発明の第２実施例による積層型キャパシタを概略的に示す斜視図であり、図１０（ａ）及び（ｂ）は、図９の積層型キャパシタにおいて、第１及び第２溝部が設けられる前の第１及び第２内部電極をそれぞれ示す平面図であり、図１１は、図９において、第１及び第２ビア電極を除いたキャパシタ本体を示す斜視図である。

以下で、前述した第１実施例と類似した部分については、重複を避けるために具体的な説明を省略する。

また、本実施例では、説明の便宜のため、キャパシタ本体２１０のＹ方向の一面（ＭＳ、図面上で正面）を実装面として設定して説明する。

図９〜図１１を参照すると、本発明の第２実施例による積層型キャパシタ２００は、誘電体層２１１、第１及び第２内部電極２２１、２２２及び第１及び第２溝部２３１、２３２を含むキャパシタ本体２１０と、第１及び第２ビア電極２４１、２４２とを含む。

第１内部電極２２１は、第１本体部２２１ａと、第１本体部２２１ａでキャパシタ本体２１０の実装面ＭＳに露出して延長する第１リード部２２１ｂとを含む。第２内部電極２２２は、第１本体部２２１ａとオーバーラップする第２本体部２２２ａと、第２本体部２２２ａでキャパシタ本体２１０の実装面ＭＳに露出して延長する第２リード部２２２ｂとを含む。この時、第１及び第２リード部２２１ｂ、２２２ｂは、Ｘ方向に離隔する。

第１溝部２３１は、キャパシタ本体２１０の実装面ＭＳにＺ方向に沿って長く設けられる。この時、第１溝部２３１は、第１リード部２２１ｂの一部が共に除去されるように設けられる。

第２溝部２３２は、キャパシタ本体２１０の実装面ＭＳにＸ方向に第１溝部２４１と離隔した位置でＺ方向に沿って長く設けられる。この時、第２溝部２３２は、第２リード部２２２ｂの一部が共に除去されるように設けられる。

本実施例では、第１及び第２溝部２３１、２３２の断面を半円形に示して説明しているが、本発明は、これに限定されず、第１及び第２溝部２３１、２３２の形状は、必要に応じて、円形断面、四角形断面及び三角形断面などの多様な形状に変更することができる。

第１ビア電極２４１は、第１溝部２３１に導電性物質を充填するか、またはキャスタレーションして形成する。また、第１ビア電極２４１は、第１溝部２３１と対応する第１リード部２２１ｂのカッティングされた部分に接触して、Ｚ方向に積層された複数の第１内部電極２２１を電気的に接続する。

第２ビア電極２４２は、第２溝部２３２に導電性物質を充填するか、またはキャスタレーションして形成する。また、第２ビア電極２４２は、第２溝部２３２と対応する第２リード部２２２ｂのカッティングされた部分に接触して、Ｚ方向に積層された複数の第２内部電極２２２を電気的に接続する。

本実施例では、キャパシタ本体２１０の実装面ＭＳに第１及び第２リード部２２１ｂ、２２２ｂが全て露出し、キャパシタ本体２１０の実装面ＭＳに露出する第１及び第２ビア電極２４１、２４２が基板に実装される外部端子の役割を果たす。

即ち、本実施例は、下面実装構造であり、電圧印加の際に電流経路（ｃｕｒｒｅｎｔ ｐａｔｈ）を短縮させて積層型キャパシタ２００のインダクタンスを低減させることができる。

図１２〜図１４は、図９の積層型キャパシタを製造する工程の一部を示す斜視図及び断面図である。

以下で、上記図面を参照して、本実施例の積層型キャパシタを製造する方法について説明すると、以下の通りである。

先ず、複数の第１及び第２セラミックシートを設ける。

次に、上記第１及び第２セラミックシートの一面に所定の厚さで導電性ペーストを印刷して、第１及び第２内部電極をそれぞれ形成する。上記第１及び第２内部電極は、第１及び第２本体部と、上記第１及び第２本体部で同じ方向に向かって垂直に延長する第１及び第２リード部とをそれぞれ有する。

次に、上記第１及び第２内部電極が形成された複数の第１及び第２セラミックシートをＺ方向に交互に積層し圧着して、バー状の積層体を設ける。この時、上記第１及び第２セラミックシートは、上記第１及び第２リード部がＺ方向に互いに重畳する位置に配置されないように積層する。

次に、上記積層体に一定間隔でパンチングを行う。この時、パンチングされる位置は、個別のチップで切断した時に、上記第１及び第２リード部が引き出される位置と対応する地点である。

これにより、図１２に示すように、上記第１及び第２リード部の一部が交互に露出した複数の孔２５０を有する積層体２１００が設けられる。

次に、図１３及び図１４に示すように、積層体２１００の孔２５０を、圧力を利用して導電性物質でキャスティングされたフィルム４００で充填し、複数のビア２４０が形成された積層体２１００を設ける。

この時、ビア２４０は、積層体２１００の上下面に突出す部分のないように加工し、キャパシタの製造後、キャパシタ本体のサイズが外に突出したビアの体積により増加することを防止することができる。

次に、積層体２１００をそれぞれの積層型キャパシタに対応する領域ごとに切断してチップ化し、焼成して第１及び第２ビア電極を有する積層型キャパシタを完成する。

＜変形実施例＞
図１５は、本発明の第２実施例による積層型キャパシタにおいて、第１及び第２ビア電極のさらに他の実施形態を示す斜視図であり、図１６は、図１５において、第１及び第２ビア電極を除いたキャパシタ本体を示す斜視図である。

ここで、誘電体層１１１及び第１及び第２内部電極２２１、２２２の構造は、前述した実施例と類似するため、重複を避けるために具体的な説明を省略する。

図１５及び図１６を参照すると、積層型キャパシタ２００'の第１溝部２３３は、キャパシタ本体２１０'のＸ方向への一角（図面上で左側）が除去されるように設けられ、第２溝部２３４は、キャパシタ本体２１０'のＸ方向への他角（図面上で右側）が除去されるように設けられる。そして、第１及び第２溝部２３３、２３４に導電性物質を充填するか、またはキャスタレーションして、第１及び第２ビア電極２４３、２４４を形成する。

一方、図１７は、図１５の積層型キャパシタを製造する工程の一部を示す斜視図である。図１７を参照すると、本実施例の場合、パンチング作業時に積層体２１００'に孔２５０'が設けられる位置は、個別のチップで切断した時に、第１及び第２リード部が引き出される位置と隣接したキャパシタ本体の角部分となる地点である。

＜積層型キャパシタの実装基板＞
図１８を参照すると、本実施例による積層型キャパシタの実装基板は、積層型キャパシタ１００が実装される基板３１１と、基板３１１の上面に互いに離隔して配置される第１及び第２電極パッド３２１、３２２とを含む。

積層型キャパシタ１００は、第１及び第２外部電極１３１、１３２が第１及び第２電極パッド３２１、３２２上にそれぞれ接触して位置した状態で、半田３３１、３３２によって固定されて基板３１１と電気的に接続することができる。

上記のように構成される積層型キャパシタの実装基板は、積層型キャパシタ１００の第１及び第２外部電極１３１、１３２がキャパシタ本体１１０の実装面のみに露出するため、基板２１１への実装時に半田３３１、３３２が形成される面積ａを最小化することができる。

このように半田３３１、３３２の形成面積ａが小さくなれば、アコースティックノイズを減少させることができ、さらに、実装面積が同一であると仮定した場合、従来のキャパシタに比べてｂ程度の大きさをさらに確保してチップサイズを大きくすることで、キャパシタの容量を相対的にさらに増加させることができる。

図１９を参照すると、従来の２端子積層型キャパシタ１０は、第１及び第２外部電極３１、３２がキャパシタ本体１１の両端部を囲む形態であり、基板３１１への実装時に半田３３３、３３４が形成される面積ｃが図１８のキャパシタに比べて相対的に増加する。

このように半田３３３、３３４の形成面積ｃが増加すれば、アコースティックノイズが増加し、さらに、実装面積が同一であると仮定した場合、図１８のキャパシタより半田形成面積がさらに必要であり、チップサイズが小さくなることで、キャパシタの容量が相対的にさらに小さくなる。

また、本実施例の積層型キャパシタ２００は、下面実装構造であり、アコースティックノイズを低減させることができる。

図２０において、比較例は、図１９に示した２端子構造キャパシタのアコースティックノイズを示し、実施例は、図１８に示す下面実装構造の積層型キャパシタを示す。

図２０を参照すると、実施例の場合、アコースティックノイズが比較例に比べて全周波数にわたって減少することを確認することができる。

一方、図１８は、図１の積層型キャパシタを実装する形態で示して説明しているが、本発明はこれに限定されず、図９または図１５に、積層型キャパシタも類似した構造で基板に実装して、実装基板を構成することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００、２００ 積層型キャパシタ
１１０、２１０ キャパシタ本体
１１１、２１１ 誘電体層
１１２、１１３ 上部及び下部カバー領域
１２１、１２２ 第１及び第２内部電極
１２１ａ、１２２ａ 第１及び第２溝部
１２１ｂ、１２２ｂ 第３及び第４溝部
１３１、１３２ 第１及び第２外部電極
１４１、１４２ 第１及び第２ビア電極
１５１、１５２ 第１及び第２絶縁層
２２１、２２２ 第１及び第２内部電極
２２１ａ、２２２ａ 第１及び第２本体部
２２１ｂ、２２２ｂ 第１及び第２リード部
２３１、２３２ 第１及び第２溝部
２４１、２４２ 第１及び第２ビア電極
３１１ 基板
３２１、３２２ 第１及び第２電極パッド
３３１、３３２ 半田

Claims (29)

1. 誘電体層、前記誘電体層を挟んで交互に配置される第１及び第２内部電極、及び対向する第１及び第２面に前記誘電体層が積層される第１方向に沿って設けられ、前記第１及び第２内部電極とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、
   前記第１溝部及び前記第２溝部にそれぞれ形成され、前記第１内部電極及び前記第２内部電極とそれぞれ接続する第１及び第２ビア電極とを含む、積層型キャパシタ。
2. 前記キャパシタ本体の第１方向の第１面に互いに離隔して配置され、前記第１及び第２ビア電極とそれぞれ接続する第１及び第２外部電極をさらに含む、請求項１に記載の積層型キャパシタ。
3. 前記第１及び第２外部電極が、前記キャパシタ本体の第１方向に第１面にのみ配置される、請求項２に記載の積層型キャパシタ。
4. 前記キャパシタ本体に前記第１ビア電極の露出した部分をカバーするように形成される第１絶縁層と、
   前記キャパシタ本体に前記第２ビア電極の露出した部分をカバーするように形成される第２絶縁層と、をさらに含む、請求項１から請求項３の何れか一項に記載の積層型キャパシタ。
5. 前記第１及び第２溝部と前記第１及び第２ビア電極とをそれぞれ２個以上含む、請求項１から請求項４の何れか一項に記載の積層型キャパシタ。
6. 前記第１及び第２内部電極は、前記キャパシタ本体の第１方向と垂直な第２方向の第３及び第４面に露出し、
   前記第１溝部は、前記キャパシタ本体の第２方向の第３面に前記第１内部電極の第１端部が湾入部（ｒｅｃｅｓｓ）を有するように設けられ、
   前記第２溝部は、前記キャパシタ本体の第２方向の第４面に前記第２内部電極の第１端部が湾入部（ｒｅｃｅｓｓ）を有するように設けられ、
   前記第１内部電極の第２方向に前記第１端部と対向する第２端部に前記第２溝部より大きく設けられる第３溝部と、前記第２内部電極の第２方向に前記第１端部と対向する第２端部に前記第１溝部より大きく設けられる第４溝部と、をさらに含む、請求項１から請求項５の何れか一項に記載の積層型キャパシタ。
7. 前記第１内部電極は、前記キャパシタ本体の第１方向と垂直な第２方向の第３面に露出し、前記第２ビア電極と離隔するように前記キャパシタ本体の第２方向の第４面から離隔し、
   前記第２内部電極は、前記キャパシタ本体の第２方向の第４面に露出し、前記第１ビア電極と離隔するように前記キャパシタ本体の第２方向の第３面から離隔し、
   前記第１溝部は、前記キャパシタ本体の第２方向の第３面に前記第１内部電極の第１端部が湾入部（ｒｅｃｅｓｓ）を有するように設けられ、
   前記第２溝部は、前記キャパシタ本体の第２方向の第４面に前記第２内部電極の第１端部が湾入部（ｒｅｃｅｓｓ）を有するように設けられる、請求項１から請求項６の何れか一項に記載の積層型キャパシタ。
8. 前記第１及び第２内部電極は、前記キャパシタ本体の第１方向と垂直な第２方向の第３及び第４面から離隔し、
   前記第１溝部は、前記キャパシタ本体の第２方向の第３面に前記第１内部電極の第１端部が湾入部（ｒｅｃｅｓｓ）を有するように設けられ、
   前記第２溝部は、前記キャパシタ本体の第２方向の第４面に前記第２内部電極の第２端部が湾入部（ｒｅｃｅｓｓ）を有するように設けられ、
   前記第１内部電極の第２方向の他側のエッジは、前記第２ビア電極と離隔するように第２方向の一側のエッジより前記キャパシタ本体のエッジでさらに離隔し、
   前記第１内部電極の第１端部が第１ビア電極から離隔するように、前記第１内部電極の第２端部から第４面までの距離が前記第１内部電極の第１端部から第３面までの距離より大きく、
   前記第２内部電極の第２端部が第１ビア電極から離隔するように、前記第２内部電極の第２端部から第３面までの距離が前記第２内部電極の第１端部から第４面までの距離より大きい、請求項１から請求項７の何れか一項に記載の積層型キャパシタ。
9. 誘電体層、前記誘電体層を挟んで交互に配置され、互いにオーバーラップする第１及び第２本体部、前記第１及び第２本体部でキャパシタ本体の実装面に露出して延長する第１及び第２リード部をそれぞれ含む第１及び第２内部電極、及び前記第１及び第２リード部が露出する実装面に前記誘電体層が積層される第１方向に沿って延長して設けられ、前記第１及び第２リード部とそれぞれ接触する第１及び第２溝部を含むキャパシタ本体と、
   前記第１溝部及び前記第２溝部にそれぞれ形成され、前記第１リード部及び前記第２リード部とそれぞれ接続する第１及び第２ビア電極とを含む、積層型キャパシタ。
10. 前記第１及び第２溝部が前記キャパシタ本体の実装面に設けられる、請求項９に記載の積層型キャパシタ。
11. 前記第１溝部は、前記第１リード部に形成される湾入部を含み、前記第２溝部は、前記第２リード部に形成される湾入部を含む、請求項１０に記載の積層型キャパシタ。
12. 前記第１及び第２溝部は、前記キャパシタ本体の角が湾入部を有するように設けられる、請求項１１に記載の積層型キャパシタ。
13. 誘電体層、前記誘電体層を挟んで交互に配置される第１及び第２内部電極を含むキャパシタ本体と、
    前記キャパシタ本体内に部分的に内蔵（ｅｍｂｅｄｄｅｄ）され、前記第１及び第２内部電極とそれぞれ電気的に接続する第１及び第２ビア電極とを含み、
    前記キャパシタ本体の第１外面、前記キャパシタ本体によって露出する第１ビア電極の外面のうち少なくとも一つ、及び前記キャパシタ本体によって露出する前記第２ビア電極の外面が互いに同一平面上に位置する、積層型キャパシタ。
14. 前記キャパシタ本体の第１外面と前記キャパシタ本体によって露出する第１ビア電極の外面が互いに同一平面上に位置し、
    前記キャパシタ本体の第２外面と前記キャパシタ本体によって露出する第１ビア電極の外面が互いに同一平面上に位置し、
    前記キャパシタ本体の第１外面と第２外面が一方向において互いに対向する、請求項１３に記載の積層型キャパシタ。
15. 前記キャパシタ本体の第１面及び第２面を互いに接続する前記キャパシタ本体の実装面に互いに離隔して配置され、前記第１及び第２ビア電極とそれぞれ電気的に接続する第１及び第２外部電極をさらに含む、請求項１４に記載の積層型キャパシタ。
16. 前記キャパシタ本体の第１外面と前記キャパシタ本体によって露出する第１ビア電極の外面をカバーする第１絶縁層と、
    前記キャパシタ本体の第２外面と前記キャパシタ本体によって露出する第２ビア電極の外面をカバーする第２絶縁層とをさらに含む、請求項１４または請求項１５に記載の積層型キャパシタ。
17. 前記第１内部電極が、前記キャパシタ本体の第１及び第２外面に露出し、前記第２ビア電極から離隔し、
    前記第２内部電極が、前記キャパシタ本体の第１及び第２外面に露出し、前記第１ビア電極から離隔する、請求項１４から請求項１６の何れか一項に記載の積層型キャパシタ。
18. 前記第１内部電極が、前記キャパシタ本体の第１外面に露出し、前記キャパシタ本体の第２外面及び前記第２ビア電極から離隔し、
    前記第２内部電極が、前記キャパシタ本体の第２外面に露出し、前記キャパシタ本体の第１外面及び前記第１ビア電極から離隔する、請求項１４から請求項１７の何れか一項に記載の積層型キャパシタ。
19. 前記第１及び第２内部電極が前記キャパシタ本体の第１及び第２外面から離隔し、
    前記第１内部電極から前記キャパシタ本体の第１外面までの距離が前記第１内部電極から前記キャパシタ本体の第２外面までの距離より小さく、
    前記第２内部電極から前記キャパシタ本体の第２外面までの距離が前記第２内部電極から前記キャパシタ本体の第１外面までの距離より小さい、請求項１４から請求項１８の何れか一項に記載の積層型キャパシタ。
20. 前記キャパシタ本体の第１外面及び前記キャパシタ本体によって露出する前記第１ビア電極の外面と前記キャパシタ本体によって露出する前記第２ビア電極の外面が互いに同一平面上に位置する、請求項１３から請求項１９の何れか一項に記載の積層型キャパシタ。
21. 前記第１及び第２ビア電極の外面が、前記キャパシタ本体によって露出し、前記キャパシタ本体の第１外面のみと互いに同一平面上に位置する、請求項２０に記載の積層型キャパシタ。
22. 前記キャパシタ本体の第２外面と前記キャパシタ本体によって露出する前記第１ビア電極の他の外面が互いに同一平面上に位置し、
    前記キャパシタ本体の第３外面と前記キャパシタ本体によって露出する前記第２ビア電極の他の外面が互いに同一平面上に位置し、
    前記キャパシタ本体の第１外面が前記キャパシタ本体の第２及び第３外面と互いに接続する、請求項２０または請求項２１に記載の積層型キャパシタ。
23. 上面に第１及び第２電極パッドを有する基板と、
    前記基板上に実装される請求項１から請求項２２のいずれか一項に記載の積層型キャパシタと、を含む、積層型キャパシタの実装基板。
24. 一つ又はそれ以上の誘電体層、前記誘電体層を挟んで交互に積層される複数の第１及び第２内部電極を含む積層型本体を形成する段階と、
    前記複数の第１及び第２内部電極が複数の孔に露出するように前記積層型本体を貫通する複数の孔（ｈｏｌｅ）を形成する段階と、
    前記複数の孔を導電性材料で充填する段階と、
    前記導電性材料が充填された複数の孔を通過するパス（ｐａｔｈ）に沿って前記積層型本体を切断して複数のキャパシタ本体を形成する段階と、を含む、積層型キャパシタの製造方法。
25. 前記切断した後のそれぞれのキャパシタ本体は、導電性材料がそれぞれの前記キャパシタ本体に部分的に内蔵された第１ビア電極及び第２ビア電極を含み、前記第１及び第２内部電極とそれぞれ電気的に接続する、請求項２４に記載の積層型キャパシタの製造方法。
26. それぞれの前記キャパシタ本体において、前記第１ビア電極及び前記第２ビア電極が切断によって形成されるそれぞれの前記キャパシタ本体の同一の面に露出する、請求項２５に記載の積層型キャパシタの製造方法。
27. それぞれの前記キャパシタ本体において、前記第１ビア電極と前記第２ビア電極が切断によって形成されるそれぞれの前記キャパシタ本体の異なる面に露出する、請求項２５または請求項２６に記載の積層型キャパシタの製造方法。
28. 前記複数のキャパシタ本体を形成する段階後に、
    導電性材料で第１及び第２外部電極を形成し、前記第１及び第２外部電極が導電性材料を介して前記第１及び第２内部電極と電気的に接続する段階をさらに含む、請求項２４から請求項２７の何れか一項に記載の積層型キャパシタの製造方法。
29. キャパシタ本体の前記第１及び第２内部電極が切断によって露出し、
    それぞれのキャパシタ本体の露出した第１及び第２内部電極をカバーする一つ又はそれ以上の絶縁層を形成する段階をさらに含む、請求項２４から請求項２８の何れか一項に記載の積層型キャパシタの製造方法。

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