JP2002359103A - チップ型サーミスタ - Google Patents

チップ型サーミスタ

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JP2002359103A JP2001165498A JP2001165498A JP2002359103A JP 2002359103 A JP2002359103 A JP 2002359103A JP 2001165498 A JP2001165498 A JP 2001165498A JP 2001165498 A JP2001165498 A JP 2001165498A JP 2002359103 A JP2002359103 A JP 2002359103A
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plating
electrode
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Koji Yotsumoto
孝二 四元
Yoshihiro Higuchi
由浩 樋口
Yasutaka Maeda
保隆 前田
Teruhiro Yoshida
彰宏 吉田
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Abstract

(57)【要約】 【課題】 実装面積の狭小化を図る。 【解決手段】 端子電極１３がサーミスタ素体１１の端
面１１ａから上下面１１ｂ，１１ｃ及び２つの側面に達
する廻り込み部１３ｂを有する。端子電極１３の端面部
分１３ａを絶縁層１４により被覆する。端子電極１３
は、下地電極とＮｉメッキとＳｎＰｂメッキあるいはＳ
ｎメッキとの３層構造からなる。端子電極１３の廻り込
み部１３ｂとプリント回路基板１５の回路パターン１６
とをはんだ１７によって導通させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリント回路基板
や電子部品等に実装されるチップ型サーミスタに関する
ものである。
【０００２】
【従来の技術】例えば、プリント回路基板等に表面実装
される従来の代表的なチップ型サーミスタは、図４に示
すように、略直方体状をなすサーミスタ素体１の厚み方
向で互い違いに配置された内部電極２ａ〜２ｄを有する
チップ状のサーミスタ素体１と、そのサーミスタ素体１
の両端部側に形成されて外部電極をなす端子電極３，３
とを備えて構成されており、これら端子電極３，３は、
それぞれサーミスタ素体１の端面１ａに形成された端面
部分３ａと、サーミスタ素体１の端面１ａから上下面１
ｂ，１ｃ及び２つの側面（図示されず）に達する廻り込
み部３ｂとを備えているものである。そして、各内部電
極２ａ〜２ｄの重なり面積と、各内部電極２ａ〜２ｄ間
に介在する抵抗体厚み分とで形成される抵抗特性が、端
子電極３を介して外部に引き出される構成となってい
る。
【０００３】このようなチップ型サーミスタは、例え
ば、プリント回路基板４の回路パターン（図示略）上に
チップ型サーミスタが位置決めされた後、図４に示すよ
うに、その回路パターンと端子電極３とがはんだ５によ
って接続されることにより、プリント回路基板４に表面
実装される。この場合、はんだ５は、図４に示すよう
に、端子電極３の端面部分３ａから裾が拡がるようにな
り、フィレットと称されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のチップ型サーミスタは、サーミスタ素体１
の両端部側に形成された端子電極３，３をはんだ付けす
ると、そのはんだフィレット５の分だけチップ型サーミ
スタの実装面積が大きくなってしまい、近年における実
装面積のさらなる狭小化の要望に応えることができなか
った。
【０００５】本発明は、上記課題に鑑みてなされたもの
で、実装面積の狭小化を図ることができるチップ型サー
ミスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の課題を解決して、
このような目的を達成するために、本発明は、内部電極
を有するサーミスタ素体と、該サーミスタ素体の両端部
側に形成された端子電極とを備えたチップ型サーミスタ
であって、前記端子電極は、前記サーミスタ素体の上下
面及び側面を周回するように形成されていることを特徴
とする。このような構成とすると、端子電極がサーミス
タ素体の端面には形成されず、上下面及び側面のみに露
出するように形成されていることになり、はんだ付けの
際には、この上下面及び側面のうちの一面に露出してい
る端子電極と、プリント回路基板の回路パターンとをは
んだによって導通させるだけでよく、はんだがサーミス
タ素体の端面にまで廻り込むことがないので、チップ型
サーミスタ全体の長さが実装時そのままの大きさとな
り、はんだフィレットが端子電極の廻り込み部及び端面
部分まで設けられる従来技術と異なり、実装面積が大き
くなるのを防止することができる。
【０００７】また、本発明は、内部電極を有するサーミ
スタ素体と、該サーミスタ素体の両端部側に形成された
端子電極とを備えたチップ型サーミスタであって、前記
端子電極は、前記サーミスタ素体の端面から上下面及び
側面に達する廻り込み部を有するとともに、前記廻り込
み部を除く端面部分が絶縁層により被覆されていること
を特徴とする。このような構成とすると、端子電極の端
面部分が絶縁層に被覆されているためにチップ型サーミ
スタの端面には露出せず、端子電極がチップ型サーミス
タの上下面及び側面のみに露出していることとなり、は
んだ付けの際には、この上下面及び側面のうちの一面に
露出している端子電極の廻り込み部と、プリント回路基
板の回路パターンとをはんだによって導通させるだけで
よく、はんだがチップ型サーミスタの端面にまで廻り込
むことがないので、チップ型サーミスタ全体の長さが実
装時そのままの大きさとなり、はんだフィレットが端子
電極の廻り込み部及び端面部分まで設けられる従来技術
と異なり、実装面積が大きくなるのを防止することがで
きる。しかも、端子電極の廻り込み部を除く端面部分が
絶縁層によって被覆されていることにより、その端子電
極のみならず、サーミスタ素体をも保護することができ
るので、はんだ付けの熱的ストレスによる特性変化を起
こしにくくすることができ、さらには、チップ型サーミ
スタの経年変化，メッキ侵食をも防止することが可能と
なる。
【０００８】また、前記端子電極は、下地電極と、Ｎｉ
メッキと、ＳｎＰｂメッキあるいはＳｎメッキとの３層
構造からなることを特徴とするから、チップ型サーミス
タをはんだ付けする際に、はんだ耐熱性、はんだ付け性
等の実装性を確実に確保することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を、添
付した図面を用いて説明する。図１は、本発明の第一実
施形態によるチップ型サーミスタを示す説明用断面図、
図２は、同チップ型サーミスタをプリント回路基板に表
面実装した状態を示す説明用断面図である。
【００１０】本第一実施形態によるチップ型サーミスタ
１０は、図１に示すように、対向する１組の端面１１
ａ，１１ａ（２つの端面）と、それぞれ対向する上下面
１１ｂ，１１ｃ及び２つの側面（図示されず）とで構成
された略直方体状をなすサーミスタ素体１１を有してお
り、さらに、このサーミスタ素体１１の厚み方向で互い
違いに配置された複数の内部電極１２ａ〜１２ｄと、サ
ーミスタ素体１１の長さ方向の両端部側に形成された端
子電極１３，１３とを備えているものである。
【００１１】サーミスタ素体１１は、例えば内部電極１
２ａ〜１２ｄをそれぞれ印刷して設けたグリーンシート
を互いに重ね合わせて圧着し、かつチップ状に切断して
焼成することにより、所望の大きさに形成される。ある
いは、内部電極１２ａ〜１２ｄを印刷して設けたグリー
ンシートと、電極を設けていないグリーンシートとを組
み合わせて圧着し、かつチップ状に切断して焼成するこ
とにより形成してもよい。
【００１２】また、サーミスタ素体１１の両端部側に位
置する端子電極１３，１３は、それぞれサーミスタ素体
１１の端面１１ａに形成された端面部分１３ａと、サー
ミスタ素体１１の端面１１ａから上下面１１ｂ，１１ｃ
及び２つの側面に達していて、これら上下面１１ｂ，１
１ｃ及び２つの側面を周回するように形成された廻り込
み部１３ｂとによって構成されている。この端子電極１
３は、焼成されたサーミスタ素体１１に下地電極を形成
するとともに、その下地電極の表面にＮｉメッキを施し
た後、ＳｎＰｂメッキあるいはＳｎメッキを施すことに
より形成される。すなわち、端子電極１３は、下地電極
と、Ｎｉメッキと、ＳｎＰｂメッキあるいはＳｎメッキ
との３層構造からなるものである。
【００１３】そして、図１において、最も上層に位置す
る内部電極１２ａと上から３番目の層の内部電極１２ｃ
とが、サーミスタ素体１１の一方の端面１１ａまで達す
るように形成されていて、それぞれサーミスタ素体１１
の一方の端面１１ａに形成された端子電極１３と接続さ
れ、また、上から２番目の層の内部電極１２ｃと最も下
層に位置する内部電極１２ｄとが、サーミスタ素体１１
の他方の端面１１ａまで達するように形成されていて、
それぞれサーミスタ素体１１の他方の端面１１ａに形成
された端子電極１３と接続されることになる。
【００１４】さらに、端子電極１３の廻り込み部１３ｂ
を除く端面部分１３ａの外表面が、例えばガラス層等の
絶縁層１４によって被覆されている。このガラス層は、
例えば二酸化珪素，石英等によって形成されるものであ
るが、これに代えて耐熱性を有する樹脂層等からなる絶
縁層１４でもよい。この絶縁層１４によって端子電極１
３の端面部分１３ａが被覆されていることにより、端子
電極１３は、それぞれチップ型サーミスタ１０の両端部
側において、サーミスタ素体１１の上下面１１ｂ，１１
ｃ及び２つの側面を周回するように形成された廻り込み
部１３ｂのみがチップ型サーミスタ１０の外表面に露出
していることになる。
【００１５】このようなチップ型サーミスタ１０をプリ
ント回路基板１５に表面実装するには、まず、プリント
回路基板１５の回路パターン１６上にチップ型サーミス
タ１０を位置決めし、その後、回路パターン１６とチッ
プ型サーミスタ１０の例えば下面１１ｃに露出している
端子電極１３，１３の廻り込み部１３ｂ，１３ｂとをは
んだ１７にて接合することにより、図２に示すように、
チップ型サーミスタ１０がプリント回路基板１５に表面
実装される。
【００１６】上述のような構成とされたチップ型サーミ
スタ１０によれば、プリント回路基板１５への表面実装
時には、チップ型サーミスタ１０の例えば下面１１ｃに
露出している端子電極１３，１３の廻り込み部１３ｂ，
１３ｂと、プリント回路基板１５の回路パターン１６と
をはんだ１７によって導通させるだけでよく、はんだ１
７がチップ型サーミスタ１０の端面にまで廻り込むこと
がないので、チップ型サーミスタ１０全体の長さが実装
時そのままの大きさとなり、はんだフィレットが端子電
極の廻り込み部及び端面部分まで設けられる従来技術と
異なり、実装面積が大きくなるのを防止することがで
き、実装面積の狭小化を図ることができる。
【００１７】しかも、端子電極１３の廻り込み部１３ｂ
を除く端面部分１３ａを絶縁層１４により被覆したこと
により、その端子電極１３のみならず、サーミスタ素体
１１をも保護することができるので、はんだ付けの熱的
ストレスによる特性変化を起こしにくくすることがで
き、さらには、チップ型サーミスタ１０の経年変化，メ
ッキ侵食をも防止することが可能となる。また、端子電
極１３が、下地電極と、Ｎｉメッキと、ＳｎＰｂメッキ
あるいはＳｎメッキとの３層構造とからなるように形成
されていることから、チップ型サーミスタ１０をプリン
ト回路基板１５の回路パターン１６にはんだ付けする際
に、はんだ耐熱性、はんだ付け性等の実装性を確実に確
保することができる。
【００１８】次に、本発明の第二実施形態によるチップ
型サーミスタを説明するが、上述の第一実施形態と同様
の部分には、同一の符号を用いてその説明を省略する。
本第二実施形態によるチップ型サーミスタ２０は、図３
に示すように、そのサーミスタ素体１１の両端部側に形
成される端子電極２３，２３が、それぞれサーミスタ素
体１１の上下面１１ｂ，１１ｃ及び２つの側面（図示さ
れず）を周回するように形成されていて、サーミスタ素
体１１の端面１１ａ，１１ａには形成されていないもの
である。すなわち、上述の第一実施形態における端子電
極１３の廻り込み部１３ｂのみによって、第二実施形態
における端子電極２３が形成されているものである。
【００１９】また、サーミスタ素体１１の内部電極１２
ａ〜１２ｄは、図３において、最も上層に位置する内部
電極１２ａと上から３番目の層の内部電極１２ｃとが、
サーミスタ素体１１の一方の端面１１ａに近い位置まで
形成されているとともに、サーミスタ素体１１の厚み方
向を貫通するスルーホール１８に充填された導電性材料
により、このサーミスタ素体１１の一方の端面１１ａ側
の上下面１１ｂ，１１ｃ及び２つの側面を周回するよう
に形成された端子電極２３と接続され、また、上から２
番目の層の内部電極１２ｃと最も下層に位置する内部電
極１２ｄとが、サーミスタ素体１１の他方の端面１１ａ
に近い位置まで形成されているとともに、サーミスタ素
体１１の厚み方向を貫通するスルーホール１８に充填さ
れた導電性材料により、このサーミスタ素体１１の他方
の端面１１ａ側の上下面１１ｂ，１１ｃ及び２つの側面
を周回するように形成された端子電極２３と接続される
ことになる。
【００２０】そして、このチップ型サーミスタ２０を、
プリント回路基板１５に表面実装するには、プリント回
路基板１５の回路パターン１６と、サーミスタ素体１１
の例えば下面１１ｃに露出している端子電極２３，２３
とをはんだ１７によって接合することにより、図３に示
すように、チップ型サーミスタ２０がプリント回路基板
１５に表面実装される。
【００２１】上述のような構成とされたチップ型サーミ
スタ２０によれば、端子電極２３がサーミスタ素体１１
の上下面１１ｂ，１１ｃ及び２つの側面のみに露出する
ように形成されていることで、はんだ付けの際には、例
えば下面１１ｃに露出している端子電極２３，２３と、
プリント回路基板１５の回路パターン１６とをはんだ１
７によって導通させるだけでよく、はんだ１７がサーミ
スタ素体１１の端面１１ａにまで廻り込むことがないの
で、チップ型サーミスタ１０全体の長さが実装時そのま
まの大きさとなり、はんだフィレットが端子電極の廻り
込み部及び端面部分まで設けられる従来技術と異なり、
実装面積が大きくなるのを防止することができ、実装面
積の狭小化を図ることができる。
【００２２】また、このとき、サーミスタ素体１１の端
面１１ａ，１１ａを、上述の第一実施形態において、端
子電極１３の端面部分１３ａを被覆したのに用いられた
絶縁層１４等により被覆してもよく、この場合には、サ
ーミスタ素体１１を絶縁層１４により保護することがで
きるので、はんだ付けの熱的ストレスによる特性変化を
起こしにくくすることができ、さらには、チップ型サー
ミスタ１０の経年変化，メッキ侵食をも防止することが
可能となる。
【００２３】なお、本実施形態においては、サーミスタ
素体１１の内部に設けられる内部電極として、４枚の内
部電極１２ａ〜１２ｄを設けた例を示したが、これらの
数に限定されるものではない。
【００２４】
【発明の効果】以上述べたように、本発明によれば、端
子電極をサーミスタ素体の上下面及び側面を周回するよ
うに形成したことにより、はんだ付けの際には、この上
下面及び側面のうちの一面に露出している端子電極と、
プリント回路基板の回路パターンとをはんだによって導
通させるだけでよく、はんだがサーミスタ素体の端面に
まで廻り込むことがないので、実装面積が大きくなるの
を防止することができ、実装面積の狭小化を図ることが
できる。
【００２５】また、本発明は、端子電極がサーミスタ素
体の端面から上下面及び側面に達する廻り込み部を備え
るとともに、前記廻り込み部を除く端面部分を絶縁層に
より被覆したから、はんだ付けの際に、この上下面及び
側面のうちの一面に露出している端子電極の廻り込み部
と、プリント回路基板の回路パターンとをはんだによっ
て導通させるだけでよく、はんだがチップ型サーミスタ
の端面にまで廻り込むことがないので、実装面積が大き
くなるのを防止することができ、実装面積の狭小化を図
ることができる。しかも、端子電極の廻り込み部を除く
端面部分を絶縁層によって被覆したことにより、その端
子電極のみならず、サーミスタ素体をも保護することが
できるので、はんだ付けの熱的ストレスによる特性変化
を起こしにくくすることができ、さらには、チップ型サ
ーミスタの経年変化，メッキ侵食をも防止することが可
能となる。
【００２６】また、前記端子電極は、下地電極と、Ｎｉ
メッキと、ＳｎＰｂメッキあるいはＳｎメッキとの３層
構造からなることを特徴とするから、チップ型サーミス
タをはんだ付けする際に、はんだ耐熱性、はんだ付け性
等の実装性を確実に確保することができる。
【図面の簡単な説明】
【図１】 本発明の第一実施形態によるチップ型サー
ミスタを示す説明用断面図である。
【図２】 本発明の第一実施形態によるチップ型サー
ミスタをプリント回路基板に表面実装した状態を示す説
明用断面図である。
【図３】 本発明の第二実施形態によるチップ型サー
ミスタをプリント回路基板に表面実装した状態を示す説
明用断面図である。
【図４】 従来技術のチップ型サーミスタをプリント
回路基板に表面実装した状態を示す説明図用断面図であ
る。
【符号の説明】
１０，２０ チップ型サーミスタ １１ サーミスタ素体 １１ａ 端面 １１ｂ 上面 １１ｃ 下面 １２ａ〜１２ｄ 内部電極 １３，２３ 端子電極 １３ａ 端面部分 １３ｂ 廻り込み部 １４ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 保隆 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社セラミックス工場電 子デバイス開発センター内 (72)発明者 吉田 彰宏 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社セラミックス工場電 子デバイス開発センター内 Ｆターム(参考） 5E034 BA03 BB01

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 内部電極を有するサーミスタ素体と、
    該サーミスタ素体の両端部側に形成された端子電極とを
    備えたチップ型サーミスタであって、 前記端子電極は、前記サーミスタ素体の上下面及び側面
    を周回するように形成されていることを特徴とするチッ
    プ型サーミスタ。
  2. 【請求項２】 内部電極を有するサーミスタ素体と、
    該サーミスタ素体の両端部側に形成された端子電極とを
    備えたチップ型サーミスタであって、 前記端子電極は、前記サーミスタ素体の端面から上下面
    及び側面に達する廻り込み部を有するとともに、前記廻
    り込み部を除く端面部分が絶縁層により被覆されている
    ことを特徴とするチップ型サーミスタ。
  3. 【請求項３】 請求項１または請求項２に記載のチッ
    プ型サーミスタにおいて、 前記端子電極は、下地電極と、Ｎｉメッキと、ＳｎＰｂ
    メッキあるいはＳｎメッキとの３層構造からなることを
    特徴とするチップ型サーミスタ。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198923A (ja) * 2007-02-15 2008-08-28 Matsushita Electric Ind Co Ltd コイル部品
JP2009076608A (ja) * 2007-09-19 2009-04-09 Mitsubishi Materials Corp 薄膜サーミスタ及び薄膜サーミスタの製造方法
JP2011035335A (ja) * 2009-08-06 2011-02-17 Sanyo Electric Co Ltd 固体電解コンデンサ及びその製造方法
JP2012227233A (ja) * 2011-04-15 2012-11-15 Murata Mfg Co Ltd 積層電子部品及びその製造方法
CN102820133A (zh) * 2011-06-09 2012-12-12 Tdk株式会社 电子部件以及电子部件的制造方法
JP2014053598A (ja) * 2012-08-09 2014-03-20 Tdk Corp 電子部品
JP2014053599A (ja) * 2012-08-09 2014-03-20 Tdk Corp 電子回路モジュール部品
US20140116766A1 (en) * 2012-10-26 2014-05-01 Samsung Electro-Mechanics Co., Ltd. Multilayered chip electronic component and board for mounting the same
CN103811179A (zh) * 2012-11-07 2014-05-21 三星电机株式会社 多层陶瓷电子部件及用于安装该电子部件的板
CN103811175A (zh) * 2012-11-06 2014-05-21 三星电机株式会社 多层陶瓷电容器及其制造方法
US20140198427A1 (en) * 2013-01-11 2014-07-17 Taiyo Yuden Co., Ltd. Multilayer ceramic capacitor
JP2014168250A (ja) * 2014-04-16 2014-09-11 Seiko Epson Corp 圧電デバイス及び電子機器
JP2015228506A (ja) * 2015-07-22 2015-12-17 太陽誘電株式会社 積層セラミックコンデンサ
JP2016012728A (ja) * 2015-08-24 2016-01-21 株式会社村田製作所 積層電子部品
JP2016072452A (ja) * 2014-09-30 2016-05-09 株式会社村田製作所 コンデンサ素子
JP2016111280A (ja) * 2014-12-10 2016-06-20 東光株式会社 電子部品及びその製造方法
US9685889B2 (en) 2011-03-11 2017-06-20 Seiko Epson Corporation Piezoelectric device and electronic apparatus
JP2022082766A (ja) * 2016-07-14 2022-06-02 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシタ及びその実装基板並びにその製造方法

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198923A (ja) * 2007-02-15 2008-08-28 Matsushita Electric Ind Co Ltd コイル部品
JP2009076608A (ja) * 2007-09-19 2009-04-09 Mitsubishi Materials Corp 薄膜サーミスタ及び薄膜サーミスタの製造方法
JP2011035335A (ja) * 2009-08-06 2011-02-17 Sanyo Electric Co Ltd 固体電解コンデンサ及びその製造方法
CN101996769A (zh) * 2009-08-06 2011-03-30 三洋电机株式会社 固体电解电容器及其制造方法
US9685889B2 (en) 2011-03-11 2017-06-20 Seiko Epson Corporation Piezoelectric device and electronic apparatus
US10715058B2 (en) 2011-03-11 2020-07-14 Seiko Epson Corporation Piezoelectric device and electronic apparatus
JP2012227233A (ja) * 2011-04-15 2012-11-15 Murata Mfg Co Ltd 積層電子部品及びその製造方法
CN102820133A (zh) * 2011-06-09 2012-12-12 Tdk株式会社 电子部件以及电子部件的制造方法
US9496088B2 (en) 2011-06-09 2016-11-15 Tdk Corporation Electronic component and method of manufacturing electronic component
JP2014053599A (ja) * 2012-08-09 2014-03-20 Tdk Corp 電子回路モジュール部品
JP2014053598A (ja) * 2012-08-09 2014-03-20 Tdk Corp 電子部品
US9439301B2 (en) * 2012-10-26 2016-09-06 Samsung Electro-Mechanics Co., Ltd. Multilayered chip electronic component and board for mounting the same
JP2014086718A (ja) * 2012-10-26 2014-05-12 Samsung Electro-Mechanics Co Ltd 積層チップ電子部品及びその実装基板
CN103794364A (zh) * 2012-10-26 2014-05-14 三星电机株式会社 多层片式电子元件和用于安装该电子元件的板
US20140116766A1 (en) * 2012-10-26 2014-05-01 Samsung Electro-Mechanics Co., Ltd. Multilayered chip electronic component and board for mounting the same
JP2015053503A (ja) * 2012-10-26 2015-03-19 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層チップ電子部品及びその実装基板
CN103811175A (zh) * 2012-11-06 2014-05-21 三星电机株式会社 多层陶瓷电容器及其制造方法
CN103811179A (zh) * 2012-11-07 2014-05-21 三星电机株式会社 多层陶瓷电子部件及用于安装该电子部件的板
US9214278B2 (en) 2012-11-07 2015-12-15 Samsung Electro-Mechanics Co., Ltd. Multilayered ceramic electronic component and board for mounting the same
CN103811179B (zh) * 2012-11-07 2016-12-28 三星电机株式会社 多层陶瓷电子部件及用于安装该电子部件的板
JP2014096552A (ja) * 2012-11-07 2014-05-22 Samsung Electro-Mechanics Co Ltd 積層セラミック電子部品及びその実装基板
US20140198427A1 (en) * 2013-01-11 2014-07-17 Taiyo Yuden Co., Ltd. Multilayer ceramic capacitor
US9318265B2 (en) * 2013-01-11 2016-04-19 Taiyo Yuden Co., Ltd. Multilayer ceramic capacitor provided with external electrodes partially covered by solder non-adhesion film
JP2014168250A (ja) * 2014-04-16 2014-09-11 Seiko Epson Corp 圧電デバイス及び電子機器
JP2016072452A (ja) * 2014-09-30 2016-05-09 株式会社村田製作所 コンデンサ素子
JP2016111280A (ja) * 2014-12-10 2016-06-20 東光株式会社 電子部品及びその製造方法
US10879005B2 (en) 2014-12-10 2020-12-29 Murata Manufacturing Co., Ltd. Electronic component and method of manufacturing same
JP2015228506A (ja) * 2015-07-22 2015-12-17 太陽誘電株式会社 積層セラミックコンデンサ
JP2016012728A (ja) * 2015-08-24 2016-01-21 株式会社村田製作所 積層電子部品
JP2022082766A (ja) * 2016-07-14 2022-06-02 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシタ及びその実装基板並びにその製造方法

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