JP6164228B2 - モジュールおよびその製造方法 - Google Patents

モジュールおよびその製造方法 Download PDF

Info

Publication number
JP6164228B2
JP6164228B2 JP2014558424A JP2014558424A JP6164228B2 JP 6164228 B2 JP6164228 B2 JP 6164228B2 JP 2014558424 A JP2014558424 A JP 2014558424A JP 2014558424 A JP2014558424 A JP 2014558424A JP 6164228 B2 JP6164228 B2 JP 6164228B2
Authority
JP
Japan
Prior art keywords
wiring board
module
wiring
land electrode
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014558424A
Other languages
English (en)
Other versions
JPWO2014115358A1 (ja
Inventor
喜人 大坪
喜人 大坪
酒井　範夫
範夫 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2014115358A1 publication Critical patent/JPWO2014115358A1/ja
Application granted granted Critical
Publication of JP6164228B2 publication Critical patent/JP6164228B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3473—Plating of solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10984—Component carrying a connection agent, e.g. solder, adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Description

この発明は、配線基板を含むモジュールおよびその製造方法に関し、特に、その配線基板の表面にランド電極および配線導体が配置されるモジュールおよびその製造方法に関する。
ＬＴＣＣ（低温同時焼成セラミックス：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ− ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）による配線基板の表面に表面実装部品が実装される場合、通常、ランド電極を介して表面実装部品のみが実装され、ＬＴＣＣによる配線基板の表面に配線導体が形成されることはない。
たとえば、特許文献１には、表面実装部品が、配線基板の表面に形成されたランド電極にはんだ実装され、そのランド電極に接続されるビア導体を介して配線基板の内部に形成されている配線導体に接続されたモジュールの構成が開示されている。特許文献１の記載において、表面実装部品は、はんだにより実装されるため、はんだの広がりによるショートを抑制するために、配線基板の表面にランド電極以外の配線導体は形成されず、多層基板の内部に形成される配線導体により配線が行われている。
特開２００６−３２４４２号公報
上述した理由により、配線基板の表面にはランド電極しか配置されず、そのランド電極からビア導体で一層下に形成される配線導体に引き回されていることから、配線基板の表面には配線導体が形成されていない。そのため、表面実装部品の配線を配線基板の内部に引き込むと、そのビア導体の分だけ余計な絶縁層が必要になり、モジュールの小型化、低背化を困難にするという問題があった。加えて、このような配線基板では、配線基板の表面に配線導体の形成が困難であるため、配線基板の表層における高密度化への障害ともなっていた。
それゆえに、この発明の主たる目的は、配線基板を含むモジュールにおいて、その配線基板の表面に配置されたランド電極および配線導体が、はんだを介することなく表面実装部品と接合可能とすることで、小型化、低背化を可能にしたモジュールを提供することである。
この発明にかかるモジュールは、配線基板と、配線基板の一方主面に配置されるランド電極と、配線基板の一方主面に配置される配線導体と、ランド電極と接合するための外部電極を備える表面実装部品と、を含むモジュールであって、配線基板のランド電極の最表面および表面実装部品の外部電極の最表面にＳｎめっき層をそれぞれ備え、前記ランド電極の表面および前記配線導体の表面には、Ｓｎめっき層がそれぞれ形成されており、表面実装部品の外部電極は、ランド電極とＳｎを介してはんだなしで接合されることを特徴とする、モジュールである。
また、この発明にかかるモジュールでは、配線導体は、ランド電極と接続されていることが好ましい。
さらに、この発明にかかるモジュールでは、配線導体は、表面実装部品の下部に配置されており、かつ、表面実装部品と接することが好ましい。
さらにまた、この発明にかかるモジュールでは、配線基板の一方主面には、レジストが配置されないことが好ましい。
また、この発明にかかるモジュールの製造方法は、配線基板を準備する工程であって、配線基板の一方主面には、ランド電極および配線導体が配置される、配線基板を準備する工程と、外部電極を備える表面実装部品を準備する工程と、を備えるモジュールの製造方法であって、配線基板のランド電極の最表面および表面実装部品の外部電極の最表面にＳｎめっき層をそれぞれ備え、ランド電極の表面および配線導体の表面には、Ｓｎめっき層がそれぞれ形成されており、配線基板のランド電極と表面実装部品の外部電極とをＳｎを介してはんだなしで接合する工程を含む、モジュールの製造方法である。
また、この発明にかかるモジュールの製造方法では、配線基板を準備する工程は、ランド電極および配線導体のそれぞれにＳｎめっき処理を施す工程を含むことが好ましい。
この発明にかかるモジュールによれば、配線基板の一方主面に表面実装部品を実装して接合する際に、はんだなどの接合剤を用いることなくＳｎを介して接合されているので、Ｓｎの融点が低いことから、低温で接合させることができるモジュールを得ることができる。また、配線基板に表面実装部品を実装して接合する際に、Ｓｎを介して接合されているので、はんだを用いて接合する場合に懸念される、はんだの広がりやはんだが広がることによって配線基板の一方主面に配置される配線導体間においてショートが発生する危険がなく、所望の分だけ接合することができるモジュールが得られる。
また、この発明にかかるモジュールは、配線基板の一方主面に配置されるランド電極と配線導体とが接続されているので、配線基板の内部に形成されていた配線導体のパターンを配線基板の一方主面に形成できることから、配線基板を構成する層を減少させることができ、その結果、配線基板やモジュール全体として低背化することができる。
さらに、この発明にかかるモジュールでは、配線導体が、表面実装部品の下部に配置されており、かつ、表面実装部品と接するように配置されていることから、この配線導体を放熱回路として利用することができる。
また、この発明にかかるモジュールでは、ランド電極および配線導体の表面に、Ｓｎめっき層が形成されていることから、ランド電極や配線導体において酸化やキズが生じにくいモジュールを得ることができる。
さらに、この発明にかかるモジュールでは、配線基板の表面にレジストを配置しないことから、レジスト分の厚みが不要となり、その結果、配線基板を低背化できるとともに、放熱効果も有するモジュールを得ることができる。
この発明にかかるモジュールの製造方法では、配線基板に表面実装部品を実装して接合する際に、はんだなどの接合剤を用いることなく、融点の低いＳｎを介して接合するので、低温で接合させることができるモジュールを得ることができる。
また、この発明にかかるモジュールの製造方法では、配線基板を準備する工程において、ランド電極および配線導体のそれぞれにＳｎめっき処理を施すことから、ランド電極や配線導体に対して酸化等やキズが生じにくいモジュールを得ることができる。
この発明によれば、配線基板を含むモジュールにおいて、その配線基板の表面に配置されたランド電極および配線導体が、はんだを介することなく表面実装部品と接合可能とすることで、小型化、低背化を可能にしたモジュールが得られる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
本発明にかかるモジュールの一実施の形態の平面図である。 （ａ）は、図１に記載のモジュールのＡ−Ａの断面図解図である。また、（ｂ）は、（ａ）に記載のモジュールの要部を拡大して示す要部拡大図である。 図１に記載のモジュールにおいて、表面実装部品を取り除き、ランド電極部および配線導体部が配置された配線基板の一方主面の状態を示す平面図である。
本発明にかかるモジュールの一実施の形態について説明する。図１は、本発明にかかるモジュールの一実施の形態の平面図である。また、図２（ａ）は、図１に記載のモジュールの断面図解図であり、図２（ｂ）は、図２（ａ）に記載のモジュールの要部を拡大して示す要部拡大図である。また、図３は、図１に記載のモジュールにおいて、表面実装部品を取り除き、ランド電極部および配線導体部が配置された配線基板の一方主面の状態を示す平面図である。
この実施の形態にかかるモジュール１０は、配線基板１２を含む。配線基板１２は、絶縁層として多数のセラミック層１４を含み、多層に形成されている。配線基板１２の一方主面１２ａには、ランド電極部１６および配線導体部１８が配置される。また、配線基板１２の他方主面１２ｂには、配線導体部１８が配置される。
セラミック層１４の材料は、たとえば、低温焼結セラミック材料を用いることが好ましい。低温焼結セラミック材料とは、たとえば、１０００℃以下の焼成温度で焼結可能な材料であり、Ａｕ、Ａｇ及びＣｕ等の低融点金属と共焼結可能なセラミック材料のことをいう。低温焼結セラミック材料としては、たとえば、アルミナ、フォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系材料、ＺｎＯ−ＭｇＯ−Ａｌ2Ｏ3−ＳｉＯ2系の結晶化ガラスを用いた結晶化ガラス系材料、ＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系セラミック粉末やＡｌ2Ｏ3−ＣａＯ−ＳｉＯ2−ＭｇＯ−Ｂ2Ｏ3系セラミック粉末等を用いた非ガラス系材料等を挙げることができる。
また、図２（ｂ）に示すように、配線基板１２の一方主面１２ａに配置されるランド電極部１６は、配線基板１２に実装される表面実装部品２０ａ，２０ｂと電気的に接続するために設けられる。ランド電極部１６は、ランド電極１６ａ、Ｎｉめっき層１６ｂおよびＳｎめっき層１６ｃを含む。配線基板１２の一方主面１２ａにランド電極１６ａが形成される。ランド電極１６ａの材料は、比抵抗の小さい導電性材料を用いることができる。導電性材料としては、たとえば、低温焼結セラミック材料と共焼結可能なＣｕやＡｇを主成分とする導電性材料を用いることができる。ランド電極１６ａの表面には、Ｎｉを含むＮｉめっき層１６ｂが形成される。さらに、Ｎｉめっき層１６ｂの表面には、Ｓｎめっき層１６ｃが形成される。すなわち、ランド電極部１６の最表面には、Ｓｎめっき層１６ｃが形成される。
また、配線基板１２の一方主面１２ａおよび他方主面１２ｂに配置される配線導体部１８は、ランド電極部１６あるいは後述するビア導体２２と電気的に接続されるように配置されている。なお、たとえば、図２（ａ）に示すように、表面実装部品２０ｂの下部側に配置される配線導体部１８は、表面実装部品２０ｂに接するように配置してもよい。配線導体部１８は、配線導体１８ａ、Ｎｉめっき層１８ｂおよびＳｎめっき層１８ｃを含む。配線基板１２の一方主面１２ａおよび他方主面１２ｂに配線導体１８ａが形成される。配線導体１８ａの材料は、比抵抗の小さい導電性材料を用いることができる。導電性材料としては、たとえば、低温焼結セラミック材料と共焼結可能なＣｕやＡｇを主成分とする導電性材料を用いることができる。配線導体１８ａの表面には、Ｎｉを含むＮｉめっき層１８ｂが形成される。さらに、Ｎｉめっき層１８ｂの表面には、Ｓｎめっき層１８ｃが形成される。
そして、配線基板１２における各セラミック層１４を貫通するように、多数のビア導体２２が設けられており、各ビア導体２２は、ランド電極部１６および配線導体部１８と電気的に接続されている。また、配線基板１２の内部に位置する各セラミック層１４の表面には、内部配線導体２４が設けられており、各ビア導体２２は、各セラミック層１４に設けられた内部配線導体２４と電気的に接続されている。
表面実装部品２０ａ，２０ｂとしては、たとえば、能動素子あるいは受動素子等が挙げられる。図２（ｂ）には、配線基板１２に実装される表面実装部品２０ａの一例として積層セラミックコンデンサを断面図解図で示している。図２（ｂ）に示す積層セラミックコンデンサは、直方体状のセラミック素子２６を含む。セラミック素子２６は、誘電体としてたとえばチタン酸バリウム系の誘電体セラミックからなる多数のセラミック層２８を含む。これらのセラミック層２８は積層され、セラミック層２８間には、たとえばＮｉからなる内部電極３０および３２が交互に形成される。この場合、内部電極３０は他端部がセラミック素子２６の一端部に延びて形成され、内部電極３２は他端部がセラミック素子２６の一端部に延びて形成される。また、内部電極３０および３２は、中間部および他端部がセラミック層２８を介して重なり合うように形成される。したがって、このセラミック素子２６は、内部にセラミック層２６を介して複数の内部電極３０および３２が設けられた積層構造を有する。
セラミック素子２６の一端面には、外部電極部３４が設けられる。また、セラミック素子２６の他端面には、外部電極部３６が設けられる。外部電極部３４は、外部電極３４ａ、Ｎｉめっき層３４ｂおよびＳｎめっき層３４ｃを含む。また、外部電極部３６は、外部電極３６ａ、Ｎｉめっき層３６ｂおよびＳｎめっき層３６ｃを含む。
セラミック素子２６の一端面には、たとえばＣｕからなる外部電極３４ａが内部電極３０に電気的に接続されるように形成される。同様に、セラミック素子２６の他端面には、たとえばＣｕからなる外部電極３６ａが内部電極３２に電気的に接続されるように形成される。
また、外部電極３４ａおよび３６ａの表面には、Ｎｉを含むＮｉめっき層３４ｂおよび３６ｂがそれぞれ形成される。さらに、Ｎｉめっき層３４ｂおよび３６ｂの表面には、酸化防止のために、Ｓｎめっき層３４ｃおよび３６ｃがそれぞれ形成される。すなわち、外部電極部３４の最表面にはＳｎめっき層３４ｃが形成され、外部電極部３６の最表面にはＳｎめっき層３６ｃが形成される。
そして、配線基板１２の一方主面１２ａには、ランド電極部１６を介して表面実装部品２０ａの外部電極部３４，３６が電気的に接続されて実装される。ランド電極部１６と表面実装部品２０ａの外部電極部３４，３６とは、Ｓｎを介して接続される。すなわち、図２（ｂ）に示すように、このモジュールにおいて、配線基板１２の一方主面１２ａに配置されるランド電極部１６のＳｎめっき層１６ｃと表面実装部品２０ａの外部電極部３４，３６のＳｎめっき層３４ｃ，３６ｃとがＳｎを介して接合に必要な部分のみが接合される。各Ｓｎめっき層１６ｃ，３４ｃ，３６ｃはＳｎ単体からなるのが好ましい。なお、ランド電極部１６と表面実装部品２０ａの外部電極部３４，３６がＳｎを介して接続されていればよく、本実施の形態のように、ランド電極１６ａとＳｎめっき層１６ｃとの間に他の部材、たとえばＮｉめっき層１６ｂが配置されていてもよいし、外部電極３４ａ，３６ａと、Ｓｎめっき層３４ｃ，３６ｃとの間に他の部材、たとえばＮｉめっき層３４ｂ，３６ｂが配置されていてもよい。
また、表面実装部品２０ｂは、外部端子部３８，４０を含む。外部端子部３８，４０の最表面には、外部電極部３４，３６と同様にＳｎめっき層（図示せず）が形成されている。そして、表面実装部品２０ｂが配線基板１２の一方主面１２ａに実装されると、表面実装部品２０ｂの外部端子部３８，４０のＳｎめっき層とランド電極部１６のＳｎめっき層１６ｃとがＳｎを介して接合に必要な部分のみが接合される。
この実施の形態にかかるモジュール１０によれば、配線基板１２に表面実装部品２０ａ，２０ｂを実装して接合する際に、はんだなどの接合剤を用いることなく、Ｓｎを介して接合されているので、Ｓｎの融点の低いことから、低温で接合させることができる。また、配線基板１２に表面実装部品２０ａ，２０ｂを実装して接合する際に、はんだを用いて接合する場合に懸念される、はんだの広がりやはんだが広がることによって配線導体１８ａ間においてショートが発生する危険がなく、所望の分だけ接合することができる。
また、この実施の形態にかかるモジュール１０によれば、配線基板１２と表面実装部品２０ａ，２０ｂとの接合がはんだなどの接合剤を用いないので、配線基板１２の一方主面１２ａに配線導体部１８を配置させることができることから、その分、セラミック層１４を減らすことができる。加えて、配線基板１２の一方主面１２ａ上に配線導体部１８間を接近して配置させることができ、配線導体部１８の密度を向上させることができることから、その結果、配線基板１２の小型化、低背化を可能にしたモジュールを得ることができる。
また、この実施の形態にかかるモジュール１０によれば、配線基板１２の一方主面１２ａにランド電極部１６および配線導体部１８が形成されている場合であっても、ランド電極部１６においてはＳｎめっき層１６ｃが形成されており、配線導体部１８においてはＳｎめっき層１８ｃが形成されていることから、ランド電極部１６および配線導体部１８において酸化等が生ずることを回避することができるとともに、キズがつくことを防ぐことができる。
また、この実施の形態にかかるモジュール１０によれば、配線基板１２の一方主面１２ａに配置される配線導体部１８が、表面実装部品２０ａの底面と接するように配置されている場合には、配線導体部１８を放熱回路として利用することができる。
次に、本発明にかかるモジュールの製造方法の一実施の形態について説明する。
まず、低温焼結セラミック材料をビニルアルコール系バインダ中に分散させてスラリーを調製した後、このスラリーをドクターブレード法等によってキャリアフィルム上に塗布して低温焼結用のセラミックグリーンシートを作製する。その後、セラミックグリーンシートを所定の大きさに切断する。得られたセラミックグリーンシートに対して、レーザ加工することによって貫通孔を形成し、形成された貫通孔内にビア充填用導電性ペーストを充填する。
次いで、ランド電極１６ａとなるランド電極用導電性ペーストおよび配線導体１８ａとなる配線導体用導電性ペーストが、たとえば、スクリーン印刷法にて、上層に積層されるセラミックグリーンシートの表面に所定の形状にて印刷し、乾燥することにより、ランド電極１６ａおよび配線導体１８ａが形成される。また、２層目以降に積層されるセラミックグリーンシートの表面には、内部配線導体用導電性ペーストが、たとえば、スクリーン印刷法にて所定の形状に印刷し、乾燥することにより、内部配線導体２４が形成される。そして、ランド電極１６ａおよび配線導体１８ａが形成されたセラミックグリーンシートが上層となるように、所定の様式、方法にて、積層、圧着することにより、未焼成のセラミック積層体が得られる。
その後、得られた未焼成のセラミック積層体を、たとえば１０５０℃以下の低温で焼成することにより、焼結体を得ることができる。そして、この焼結体の表面に形成されるランド電極１６ａおよび配線導体１８ａに対して、Ｎｉめっき処理およびＳｎめっき処理が施され、所望の配線基板１２を得ることで、配線基板１２が準備される。
続いて、準備された配線基板１２に実装される表面実装部品２０ａ，２０ｂが準備される。準備される表面実装部品２０ａは、外部電極部３４，３６を有し、表面実装部品２０ｂは、外部端子部３８，４０を有する。外部電極部３４，３６は、外部電極３４ａ，３６ａを含み、外部電極３４ａ，３６ａには、それぞれ予めＮｉめっき層３４ｂ，３６ｂおよびＳｎめっき層３４ｃ，３６ｃが形成されている。同様に、外部端子部３８，４０の最表面には、Ｓｎめっき層が形成されている。
準備された表面実装部品２０ａ，２０ｂの実装方法としては、リフロー工法が用いられる。すなわち、表面実装部品２０ａ，２０ｂは、その表面実装部品２０ａの外部電極部３４，３６あるいは表面実装部品２０ｂの外部端子部３８，４０が、配線基板１２におけるランド電極部１６に接するように実装され、リフロー処理される。そうすると、表面実装部品２０ａにおける外部電極部３４，３６のＳｎめっき層３４ｃ，３６ｃとランド電極部１６のＳｎめっき層１６ｃとがそれぞれ溶融することで、Ｓｎを介して配線基板１２と表面実装部品２０ａとが接合され、同様に、表面実装部品２０ｂにおける外部端子部３８，４０のＳｎめっき層とランド電極部１６のＳｎめっき層１６ｃとがそれぞれ溶融することで、Ｓｎを介して配線基板１２と表面実装部品２０ｂとが接合される。そして、所望のモジュール１０を得ることができる。
この実施の形態にかかるモジュールの製造方法によれば、リフロー工法によって配線基板１２と表面実装部品２０ａ，２０ｂとが、融点が２３２℃と低いＳｎを介して接合しているので、はんだを介することなく低温で接合させることができる。
また、この実施の形態にかかるモジュールの製造方法によれば、配線基板１２と表面実装部品２０ａ，２０ｂとの接合に際して、Ｓｎを介して接合されるので、表面実装部品２０ａ，２０ｂを配線基板１２の一方主面１２ａに実装する場合、はんだなどの接合剤を用いることがないことから、はんだの広がりやはんだが広がることによって、配線基板１２の一方主面に配置される配線導体間においてショートが発生する危険がなく、所望の分だけ接合させることができる。
さらに、この実施の形態にかかるモジュールの製造方法によれば、ランド電極１６ａおよび配線導体１８ａに対してＳｎめっき処理が施される工程を含んでおり、ランド電極１６ａにＳｎめっき層１６ｃが形成され、配線導体１８ａにＳｎめっき層１８ｃが形成されることから、ランド電極部１６や配線導体部１８に対して酸化やキズが生じにくいモジュールを得ることができる。
なお、この発明は、上述した実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。
たとえば、本実施の形態にかかるモジュールでは、配線基板の一方主面において、レジストが配置されていても、配置されていなくてもよい。配線基板の一方主面にレジストが配置されていない場合は、レジスト分の厚みが不要となり、配線基板をさらに低背化することができ、加えて、放熱効果も有したモジュールを得ることができる。
また、本実施の形態にかかるモジュールでは、配線基板の一方主面に配置されるランド電極の最表面にＳｎめっき層が形成され、表面実装部品の外部電極部等の最表面にＳｎめっき層が形成され、それぞれのＳｎめっき層が接合されることによって、配線基板の一方主面に表面実装部品がＳｎを介して実装されているが、これに限るものではなく、ランド電極部および表面実装部品の外部電極部等のうち少なくともいずれか一方の最表面にＳｎめっき層が形成されることで、配線基板の一方主面に表面実装部品がＳｎを介して実装されてもよい。
また、Ｓｎめっき層としてＳｎ層は、湿式めっきや蒸着やスパッタなどの乾式めっき等のめっき法により形成されるものに限られず、Ｓｎペーストを塗布したり、印刷法、インクジェット法によって形成してもよい。
また、本実施の形態にかかるモジュールでは、配線基板は多層に形成されているが、これに限るものではなく、単層の配線基板でもよい。
本発明は、小型化、低背化が求められる電子機器等に用いられるモジュールとして好適に利用することができる。
１０ モジュール
１２ 配線基板
１２ａ 一方主面
１２ｂ 他方主面
１４ セラミック層
１６ ランド電極部
１６ａ ランド電極
１６ｂ Ｎｉめっき層
１６ｃ Ｓｎめっき層
１８ 配線導体部
１８ａ 配線導体
１８ｂ Ｎｉめっき層
１８ｃ Ｓｎめっき層
２０ａ、２０ｂ 表面実装部品
２２ ビア導体
２４ 内部配線導体
２６ セラミック素子
２８ セラミック層
３０、３２ 内部電極
３４、３６ 外部電極部
３４ａ、３６ａ 外部電極
３４ｂ、３６ｂ Ｎｉめっき層
３４ｃ、３４ｃ Ｓｎめっき層
３８、４０ 外部端子部

Claims (6)

  1. 配線基板と、
    前記配線基板の一方主面に配置されるランド電極と、
    前記配線基板の一方主面に配置される配線導体と、
    前記ランド電極と接合するための外部電極を備える表面実装部品と、
    を含むモジュールであって、
    前記配線基板の前記ランド電極の最表面および前記表面実装部品の前記外部電極の最表面にＳｎめっき層をそれぞれ備え、
    前記ランド電極の表面および前記配線導体の表面には、Ｓｎめっき層がそれぞれ形成されており、
    前記表面実装部品の前記外部電極は、前記ランド電極とＳｎを介してはんだなしで接合されることを特徴とする、モジュール。
  2. 前記配線導体は、前記ランド電極と接続されていることを特徴とする、請求項１に記載のモジュール。
  3. 前記配線導体は、前記表面実装部品の下部に配置されており、かつ、前記表面実装部品と接することを特徴とする、請求項１または請求項２に記載のモジュール。
  4. 前記配線基板の一方主面には、レジストが配置されないことを特徴とする、請求項１ないし請求項３のいずれかに記載のモジュール。
  5. 配線基板を準備する工程であって、前記配線基板の一方主面には、ランド電極および配線導体が配置される、前記配線基板を準備する工程と、
    外部電極を備える表面実装部品を準備する工程と、
    を備えるモジュールの製造方法であって、
    前記配線基板の前記ランド電極の最表面および前記表面実装部品の前記外部電極の最表面にＳｎめっき層をそれぞれ備え、
    前記ランド電極の表面および前記配線導体の表面には、Ｓｎめっき層がそれぞれ形成されており、
    前記配線基板の前記ランド電極と前記表面実装部品の前記外部電極とをＳｎを介してはんだなしで接合する工程を含む、モジュールの製造方法。
  6. 前記配線基板を準備する工程は、
    前記ランド電極および前記配線導体のそれぞれにＳｎめっき処理を施す工程を含む、請求項５に記載のモジュールの製造方法。
JP2014558424A 2013-01-25 2013-08-12 モジュールおよびその製造方法 Active JP6164228B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013012541 2013-01-25
JP2013012541 2013-01-25
PCT/JP2013/071821 WO2014115358A1 (ja) 2013-01-25 2013-08-12 モジュールおよびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2014115358A1 JPWO2014115358A1 (ja) 2017-01-26
JP6164228B2 true JP6164228B2 (ja) 2017-07-19

Family

ID=51227167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014558424A Active JP6164228B2 (ja) 2013-01-25 2013-08-12 モジュールおよびその製造方法

Country Status (2)

Country Link
JP (1) JP6164228B2 (ja)
WO (1) WO2014115358A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005221A (ja) * 2015-06-16 2017-01-05 株式会社村田製作所 複合電子部品

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02217182A (ja) * 1989-02-16 1990-08-29 Kobe Steel Ltd 銅又は銅合金材の接合方法
JPH0422115A (ja) * 1990-05-17 1992-01-27 Murata Mfg Co Ltd セラミック電子部品及びその製造方法
JPH06103810A (ja) * 1992-08-06 1994-04-15 Murata Mfg Co Ltd 導電ペースト
JP3019703B2 (ja) * 1993-12-27 2000-03-13 株式会社村田製作所 セラミック電子部品の製造方法
JP3677983B2 (ja) * 1998-02-05 2005-08-03 株式会社村田製作所 セラミック基板
JP4962311B2 (ja) * 2007-12-27 2012-06-27 セイコーエプソン株式会社 電子回路装置および電子機器
JP4984171B2 (ja) * 2008-04-01 2012-07-25 日本電信電話株式会社 光半導体素子の実装構造および光半導体素子の実装方法
JP4984170B2 (ja) * 2008-04-01 2012-07-25 日本電信電話株式会社 光半導体素子の実装構造
JP5170570B2 (ja) * 2009-04-21 2013-03-27 株式会社村田製作所 樹脂多層モジュール及び樹脂多層モジュールの製造方法
JP5656144B2 (ja) * 2010-03-26 2015-01-21 国立大学法人群馬大学 金属部材の接合方法
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
CN104245204A (zh) * 2012-03-05 2014-12-24 株式会社村田制作所 接合方法、接合结构体及其制造方法

Also Published As

Publication number Publication date
WO2014115358A1 (ja) 2014-07-31
JPWO2014115358A1 (ja) 2017-01-26

Similar Documents

Publication Publication Date Title
KR101659153B1 (ko) 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조방법 및 적층 세라믹 커패시터의 실장 기판
JP3928665B2 (ja) チップ型電子部品内蔵型多層基板及びその製造方法
KR20140081360A (ko) 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 실장된 회로기판
JP3535998B2 (ja) 積層セラミック電子部品
KR101811370B1 (ko) 복합 전자 부품 및 저항 소자
JP2014216643A (ja) 積層セラミック電子部品及びその実装基板
JP2019004080A (ja) 電子部品、電子装置、及び電子部品の製造方法
KR101815443B1 (ko) 복합 전자 부품 및 저항 소자
KR101815442B1 (ko) 복합 전자 부품 및 저항 소자
JP2021015950A (ja) 積層セラミックコンデンサ
JP4463045B2 (ja) セラミック電子部品及びコンデンサ
JP4329762B2 (ja) チップ型電子部品内蔵型多層基板
JP2003022929A (ja) 積層セラミックコンデンサ
KR101973368B1 (ko) 저항 소자용 집합 기판
KR20160000329A (ko) 적층 인덕터, 적층 인덕터의 제조방법 및 적층 인덕터의 실장 기판
JP5582069B2 (ja) セラミック多層基板
JP6164228B2 (ja) モジュールおよびその製造方法
JP7055588B2 (ja) 電子部品
JP2005294618A (ja) 電子部品
JP5838978B2 (ja) セラミック積層部品
JP2012146940A (ja) 電子部品および電子装置
JP2012248326A (ja) 静電気保護部品
JP2012248327A (ja) 静電気保護部品
KR102004809B1 (ko) 적층 세라믹 커패시터, 및 그 제조방법
JP2006041319A (ja) 表面実装型多連コンデンサ及びその実装構造

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170220

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170605

R150 Certificate of patent or registration of utility model

Ref document number: 6164228

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150