KR20230093745A - 적층 세라믹 전자부품 - Google Patents

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ceramic electronic
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김민섭
차경진
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 적층된 복수의 내부 전극을 포함하는 바디, 상기 바디의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부 및 상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부 전극과 연결된 외부 전극을 포함하며, 상기 마진부는 상기 제1 방향 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 보호 영역을 포함한다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품의 하나인 적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
적층 세라믹 커패시터는 내부 전극이 인쇄된 유전체층이 다수 개 적층되어 이루어지는 바디 및 바디의 양 측면에 배치된 외부 전극으로 구성된다. 또한, 유전체층의 측면에 내부 전극이 인쇄되지 않은 마진부를 포함할 수 있다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
이러한 적층 세라믹 커패시터의 고신뢰성에서 문제가 되는 요소는 도금공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 및 외부에서의 수분 침투 등이 있다.
특히, 복수의 내부 전극 중 최외각에 배치된 내부 전극의 경우, 외부 수분의 침투 경로가 짧아 외부 수분이 마진부를 통해 내부 전극으로 용이하게 침투할 수 있다. 이로 인하여, 적층 세라믹 커패시터의 품질 저하가 발생한다.
이러한 문제점을 해결하기 위해 아래 선행기술문헌은 유전체층과 마진부의 유전체 조성을 다르게 조절하나, 별도의 세라믹 슬러리를 주입하거나 별도의 유전체 시트를 부착하여야 함으로 공정 효율이 저하되는 문제가 있다.
한국공개특허공보 제10-2021-0081668호
본 발명의 여러 목적 중 하나는 외부 수분이 마진부를 통해 최외각에 배치된 내부 전극으로 침투하는 것을 방지하기 위함이다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 기계적 강도를 개선하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 적층된 복수의 내부 전극을 포함하는 바디, 상기 바디의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부 및 상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부 전극과 연결된 외부 전극을 포함하며, 상기 마진부는 상기 제1 방향 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 보호 영역을 포함한다.
본 발명의 여러 효과 중 하나는 외부 수분이 마진부를 통해 최외각에 배치된 내부 전극으로 침투하는 것을 방지하여 고신뢰성 및 내습 신뢰성을 확보하는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 기계적 강도를 향상시키는 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 마진부가 배치된 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 바디의 외관을 나타내는 사시도이다.
도 4는 도 2의 I-I' 단면도를 개략적으로 도시한 것이다.
도 5는 도 4의 A 영역 확대도 및 외부 수분 침투 경로를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 A 영역 확대도를 개략적으로 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 폭(W) 방향, 제3 방향은 길이(L) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 마진부가 배치된 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 바디의 외관을 나타내는 사시도이다.
도 4는 도 2의 I-I' 단면도를 개략적으로 도시한 것이다.
도 5는 도 4의 A 영역 확대도 및 외부 수분 침투 경로를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 A 영역 확대도를 개략적으로 도시한 것이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향으로 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110), 상기 바디의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부(112, 113) 및 상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부 전극과 연결된 외부 전극(131, 132)을 포함한다.
바디(110)는 유전체층(111) 및 제1 및 제2 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 유전체층(111)을 형성하는 재료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 μm 가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 제1 내부 전극(121)과 제2 내부 전극(122)이 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제5 및 제6 면(5,6)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 μm의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 내부 전극은 고용량 적층 세라믹 전자부품 구현을 위해 400층 이상 적층될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110) 외부에 형성되어 내부 전극(121,122)과 연결되며, 구체적으로, 바디(110)에서 서로 대향하는 제5 및 제6 면(5, 6)에 각각 배치된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 이에 따라, 제1 외부 전극(131)은 상기 제5 면을 통해 노출되는 복수의 제1 내부 전극(121)과 연결될 수 있으며, 제2 외부 전극(132)은 상기 제6 면을 통해 노출되는 복수의 제2 내부 전극(132)과 연결될 수 있다.
이때, 외부 전극(131, 132)은 도전성 금속 및 유리를 포함하는 소성 전극일 수 있으며, 상기 도전성 금속은 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 외부 전극(131, 132)은 복수의 층으로 이루어질 수 있으며, 특히 상기 외부 전극 상에는 도금층이 배치될 수 있다. 상기 도금층은 적층 세라믹 전자부품(100)의 실장 특성을 향상시키는 역할을 수행할 수 있다.
상기 도금층은 Ni, Sn, Cu, Pd 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 복수의 층으로 이루어질 수도 있다. 특히, 외부 전극(131, 132) 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층 및 주석(Sn) 도금층을 포함할 수 있다.
바디(110)는 적층 세라믹 전자부품(100)의 용량 형성에 기여하는 부분으로서 유전체층(111)을 사이에 두고 복수의 내부 전극(121, 122)이 반복적으로 적층되어 형성된 용량 형성부와, 상기 용량 형성부의 상하면에 각각 제1 방향 또는 두께 방향으로 적층되어 형성된 상부 및 하부 커버부를 포함할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 바디(110)의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면인 제3 및 제4 면(3, 4)에 각각 배치되는 제1 및 제2 마진부(112, 113)를 포함할 수 있다.
제1 및 제2 마진부(112, 113)는 바디(110)를 제1 및 제2 방향으로 자른 단면에서 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
제1 및 제2 마진부(112, 113)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
도 4를 참조하면, 마진부(112, 113)는 바디(110)의 제3 및 제4 면(3, 4)에 배치된 제1 마진부(112) 및 제2 마진부(113)를 포함하며, 상기 마진부는 상기 제1 방향 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 보호 영역(112a, 112b, 113a, 113b)을 포함할 수 있다.
구체적으로, 제1 마진부(112)는 상기 제1 방향 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 제1 보호 영역(112a, 112b)을 포함하고, 상기 제1 보호 영역은 제1 방향 상부에 배치된 제1a 보호 영역(112a) 및 제1 방향 하부에 배치된 제1b 보호 영역(112b)을 포함할 수 있다.
또한, 제2 마진부(113)는 상기 제1 방향 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 제2 보호 영역(113a, 113b)을 포함하고, 상기 제2 보호 영역은 제1 방향 상부에 배치된 제2a 보호 영역(113a) 및 제1 방향 하부에 배치된 제2b 보호 영역(113b)을 포함할 수 있다.
상기 보호 영역은 복수의 금속 입자를 포함함으로써 적층 세라믹 전자부품(100) 내부로 수분 침투가 발생하더라도 상기 금속 입자가 먼저 수분을 흡착하고, 화학적 반응으로 소모시킴으로써 수분이 적층 세라믹 전자부품(100) 내부로 깊숙히 침투하는 것을 방지할 수 있다.
도 5를 참조하면, 외부 수분이 상기 내부 전극으로 침투할 수 있는 최단 경로에 복수의 금속 입자가 배치됨으로써 최단 경로를 통한 외부 수분의 침투를 억제할 수 있다. 이에 따라, 적층 세라믹 전자부품(100)의 내습 신뢰성이 더욱 향상될 수 있다.
상기 보호 영역에 포함된 금속 입자는 하기 식 1과 같이 수분과 화학적으로 반응함으로써 산화되고, 이에 따라 외부에서 침투된 수분은 환원됨으로써 제거될 수 있다. 즉, 상기 금속 입자는 수분과 반응하여 산화됨으로써 금속 산화물을 형성하고 수분을 제거할 수 있다.
Figure pat00001
또한, 상기 보호 영역이 복수의 금속 입자를 포함함으로써 바디(110) 내부의 금속 비율이 높아지게 되어 적층 세라믹 전자부품(100)의 기계적 강도가 향상될 수 있다. 따라서, 외부 충격 등에 의한 크랙(crack) 발생 빈도가 감소할 수 있다.
제1 보호 영역(112a, 112b) 및 제2 보호 영역(113a, 113b)은 복수의 금속 입자가 배치된 것을 제외하고는 중앙 영역(112c, 113c)과 동일한 유전체를 포함할 수 있다.
도 5에서는 상기 금속 입자가 구형을 가지는 것만을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 도 6에서와 같이 상기 금속 입자는 구형 또는 플레이크(flake)형의 혼합형일 수 있다.
이때, 보호 영역(112a, 112b, 113a, 113b)은 마진부(112, 113)의 상면 및 내부 전극(121, 122) 중 최상부에 배치된 내부 전극 사이의 레벨과, 마진부(112, 113)의 하면 및 내부 전극(121, 122) 중 최하부에 배치된 내부 전극 사이의 레벨에 각각 형성될 수 있다.
도 4를 참조하면, 제1a 보호 영역(112a) 및 제2a 보호 영역(113a)은 마진부(112, 113)의 상면 및 내부 전극(121, 122) 중 최상부에 배치된 내부 전극 사이의 레벨에 형성될 수 있다.
또한, 제1b 보호 영역(112b) 및 제2b 보호 영역(113b)은 마진부(112, 113)의 하면 및 내부 전극(121, 122) 중 최하부에 배치된 내부 전극 사이의 레벨에 형성될 수 있다.
마진부(112, 113)의 상면 및 하면은 마진부(112, 113)에서 제1 방향으로 대향하는 양 면을 의미할 수 있다. 상기 마진부의 상면은 상기 바디의 제1 면과 실질적으로 동일한 레벨에 형성될 수 있으며, 상기 마진부의 하면은 상기 바디의 제2 면과 실질적으로 동일한 레벨에 형성될 수 있다.
이때, 보호 영역(112a, 112b, 113a, 113b)의 제1 방향 길이는 2 내지 30μm 일 수 있다. 상기 보호 영역의 제1 방향 길이가 2μm 미만인 경우, 외부 충격에 대한 기계적 강도가 저하될 우려가 있으며 외부 수분 제거 능력이 저하될 수 있다. 상기 보호 영역의 제1 방향 길이가 30μm 초과인 경우, 내부 전극(121, 122)의 중첩 면적이 감소하여 적층 세라믹 전자부품(100)의 고용량을 확보하기 어려울 수 있다.
본 발명의 일 실시예에서, 상기 보호 영역은 마진부(112, 113)의 제2 방향 전체에 걸쳐 형성될 수 있다. 또한, 상기 보호 영역은 마진부(112, 113)의 제3 방향 전체에 걸쳐 형성될 수 있다.
이에 따라, 마진부(112, 113)에 포함된 상기 보호 영역에 충분한 금속 입자가 배치됨으로써 보호 영역에 포함된 금속 입자에 의해 외부 수분이 효과적으로 제거될 수 있다. 이에 따라, 적층 세라믹 전자부품(100) 내습 신뢰성이 보다 향상될 수 있다.
이때, 상기 보호 영역의 제2 방향 길이는 2 내지 30μm 일 수 있다. 상기 보호 영역의 제2 방향 길이가 2μm 미만인 경우, 외부 충격에 대한 기계적 강도가 저하될 우려가 있으며 외부 수분 제거 능력이 저하될 수 있다, 상기 보호 영역의 제2 방향 길이가 30μm 초과인 경우, 내부 전극(121, 122)의 중첩 면적이 감소하여 적층 세라믹 전자부품(100)의 고용량을 확보하기 어려울 수 있다.
본 발명의 일 실시예에서, 상기 금속 입자는 수소보다 이온화 경향이 높은 금속을 포함할 수 있다. 일반적으로 이온화 경향이 높은 금속일수록 산화되려는 성질이 강하다. 즉, 수소보다 이온화 경향이 높은 금속은 수분과 반응하여 산화됨으로써 금속 산화물을 형성하고 수분을 제거하는 능력이 우수할 수 있다. 수소보다 이온화 경향이 작은 금속은 산화되려는 경향이 약해 수분 제거에 불리할 수 있다.
특히, 상기 금속 입자는 Ni, Co, Sn, Zn, Mg, Mn 및 이들의 합금 중 적어도 하나 이상을 포함할 수 있다. Ni, Co, Sn, Zn, Mg 및 Mn은 수소보다 이온화 경향이 높은 금속으로써, 산화되려는 경향이 강해 외부에서 침투한 수분을 용이하게 제거할 수 있다.
상기 금속 입자의 직경은 0.05 내지 2μm 일 수 있다. 상기 금속 입자의 직경이 상기 범위를 만족하는 경우, 외부에서 침투한 수분 제거 능력이 더욱 향상될 수 있으며, 이에 따라 적층 세라믹 전자부품(100)의 내습 신뢰성이 향상될 수 있다.
상기 금속 입자의 직경이 0.05μm 미만인 경우, 금속 입자의 수분 흡착 능력이 저하될 수 있다. 상기 금속 입자의 직경이 2μm를 초과하는 경우, 제1 보호 영역(112a, 112b) 및 제2 보호 영역(113a, 113b) 내에 상기 금속 입자가 균일하게 배치될 수 없고, 이에 따라 외부에서 침투한 수분 제거 능력이 저하될 수 있다.
본 발명의 일 실시예에서, 상기 금속 입자는 상기 적층 세라믹 전자부품의 상기 제3 방향과 수직한 단면에서 30개 이상 배치될 수 있다. 즉, 도 4와 같이, 상기 각 보호 영역(112a, 112b, 113a, 113b)의 단면에 포함된 금속 입자의 개수를 합한 개수는 30개 이상일 수 있다. 상기 단면에 배치된 금속 입자가 30개 이상인 경우, 외부 수분 제거 능력이 더욱 향상되어 적층 세라믹 전자부품(100)의 내습신뢰성이 향상될 수 있다.
상기 단면에 포함된 금속 입자의 개수는, 외부 전극(131, 132)의 일부를 제거함으로써 노출된 상기 바디의 제5 면 또는 제6 면(5, 6)에서 측정될 수 있다. 또는, 적층 세라믹 전자부품(100)을 제3 방향과 수직한 방향으로 절단함으로써 노출된 각 보호 영역(112a, 112b, 113a, 113b) 단면에서 측정될 수 있다.
상기 금속 입자의 개수를 측정하는 방법은 상기 단면을 광학현미경(OM; Optical Microscopy), 주사전자현미경(SEM; Scanning Electron Microscope), 투과전자현미경(TEM; Transmission Electron Microscope), 라만(Raman) 분석 및 에너지 분산형 분광 분석(SEM-EDS, TEM-EDS) 등을 이용하여 측정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 상기 적층 세라믹 전자부품의 상기 제3 방향과 수직한 단면에 배치된 상기 금속 입자 중에서 직경이 1 μm 이상인 금속 입자의 개수 비율은 45% 이하일 수 있다.
상기 보호 영역에 배치된 금속 입자 중에서 직경이 1μm 이상인 금속 입자의 개수 비율이 45%를 초과하는 경우, 상기 보호 영역 내에 금속 입자가 균일하게 분포되지 못해 상기 보호 영역의 수분 제거 능력이 저하될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 제조하는 방법에 대하여 구체적으로 설명하나, 본 발명이 이에 제한되는 것은 아니며, 본 실시 형태의 적층 세라믹 전자부품의 제조 방법에 관한 설명 중 상술한 적층 세라믹 전자부품에서의 설명과 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품을 제조하는 방법은, 우선 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린시트를 마련하며, 이로써 유전체층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다.
다음으로, 상기 세라믹 그린시트 상에 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 스크린 인쇄 공법 또는 그라비아 인쇄 공법 등으로 도포하여 내부 전극 패턴을 형성한다.
이후, 내부 전극 패턴이 인쇄된 세라믹 그린시트를 복수 층 적층하고 적층체의 상면 및 하면에 내부 전극 패턴이 인쇄되지 않은 세라믹 그린시트를 복수 층 적층한 뒤 소성하여 바디를 마련할 수 있다. 마진부는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 내부 전극 패턴을 형성함으로써 형성된 것일 수 있다.
이때, 내부 전극 패턴이 인쇄되지 않은 세라믹 그린시트의 마진 영역에 희생 금속 입자를 첨가한 뒤 적층체의 상면 및 하면에 상기 내부 전극이 인쇄되지 않은 세라믹 그린시트를 적층하여, 상기 마진부가 형성될 영역에 복수의 금속 입자를 첨가할 수 있다. 이후, 적층체를 소성함으로써 내부 전극의 적층 방향을 기준으로 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 보호 영역을 포함하는 마진부를 형성할 수 있다.
적층체를 소성하는 단계는 복수의 금속 입자가 산화되지 않는 조건에서 실행되는 것이 바람직하며, 질소(N2) 기체와 수소(H2) 기체가 혼합된 환원 분위기 하에서 수행될 수 있다.
또한, 마진부는 복수의 세라믹 그린시트를 적층하고 내부 전극이 바디의 측면으로 노출되도록 절단한 후, 세라믹 그린시트를 상기 측면 상에 적층함으로써 형성된 것일 수 있다.
이때, 상기 측면에 적층된 세라믹 그린시트에서 상기 내부 전극의 적층 방향을 기준으로 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자를 첨가할 수 있다. 이후, 적층체를 소성함으로써 내부 전극의 적층 방향을 기준으로 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 보호 영역을 포함하는 마진부를 형성할 수 있다.
이후, 상기 바디의 서로 대향하는 양 면에 외부 전극용 도전성 페이스트를 도포한 후, 건조 및 소성하여 상기 내부 전극과 연결되는 외부 전극을 형성할 수 있다.
실험예
칩의 변형을 최소화한 조건으로 일정 온도와 압력을 가하여 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하고, 측면에 마진부 형성용 세라믹 그린시트를 부착하여 적층체를 제작하였다.
상기 마진부를 형성할 때, 상기 측면에 부착된 세라믹 그린시트의 일부 영역에 각 시료에 서로 다른 비율로 Ni 금속 입자를 첨가하여 보호 영역을 형성하였다.
적층체를 400℃ 이하, 질소 분위기에서 가소 공정을 거쳐 소성온도 1250℃ 이하, 수소농도 1% H2　이하 조건에서 소성하여 바디(110)를 형성하고, 상기 바디의 서로 대향하는 양 면에 외부 전극(131, 132)을 형성하여 실시예 및 비교예를 마련하였다.
이후, 바디의 제5 면 및 제6면에 배치된 외부 전극의 일부를 폴리싱(polishing)하여 제거함으로써 마진부(112, 113)의 상부 및 하부에 형성된 4개의 보호 영역(112a, 112b, 113a, 113b) 단면을 노출시키고, 상기 단면에 배치된 금속 입자의 개수 및 금속 입자의 직경 비율을 SEM-EDS 분석을 통해 측정하였다.
금속 입자의 개수는 바디의 측면에 배치된 각각의 마진부(112, 113)에 대해, 상부 및 하부에 형성된 4개의 보호 영역(112a, 112b, 113a, 113b)에서 각각 측정한 개수를 합한 값이며, 직경이 1μm 이상인 금속 입자 개수 비율은 4개의 보호 영역 단면에 배치된 전체 금속 입자의 개수 대비 4개의 보호 영역 단면에 배치된 직경이 1μm 이상인 금속 입자 개수를 나타낸 것이다.
하기 표 1은 금속 입자 개수 및 직경 1μm 이상의 입자 개수 비율을 각 50개의 샘플을 측정한 후 평균한 값으로 나타냈으며, 내습　신뢰성 평가는 1 내지 2Vr, 8585 조건 (85℃, 상대습도 85%)에서 총 400개의 샘플에 대해 평가하였다. 이때, 내습 신뢰성 고장이 발생하지 않는 경우는 양호(○), 고장 빈도가 400개의 샘플 중 10개 이하인 경우는 보통(△), 10개 이상인 경우는 불량(Χ)으로 표시하였다.
단면에 배치된 금속 입자 개수 직경1 μm 이상의 입자 개수 비율(%) 내습 신뢰성
(고장 빈도)		 평가
1* 20 미만 50 15/400 Χ
2* 20 55 이상 20/400 Χ
3 30 45 0/400 ○
4 40 40 0/400 ○
5 50 35 0/400 ○
6 60 이상 30 이하 0/400 ○
7* 60 이상 55 이상 10/400 △
8* 60 50 10/400 △
*는 비교예
상기 표 1을 참조하면, 비교예 1* 및 2*는 상기 단면에 배치된 금속 입자의 수가 30개 미만으로, 내습 신뢰성 고장 빈도가 높아 신뢰성에 문제가 있음을 알 수 있다.
또한, 비교예 7* 및 8*은 상기 단면에 배치된 금속 입자의 수가 30개 이상으로, 내습 신뢰성 고장 빈도가 비교예 1* 및 2*에 비해 양호하나, 직경 1μm 이상의 입자 개수 비율이 45% 초과하여 내습 신뢰성 고장이 발생하는 것을 확인할 수 있다.
반면, 실시예 3 내지 6은 본 발명의 수치 범위를 만족하는 경우로서, 내습 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있음을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 바디
111: 유전체층
112: 제1 마진부
113: 제2 마진부
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
112a: 제1a 보호 영역
112b: 제1b 보호 영역
113a: 제2a 보호 영역
113b: 제2b 보호 영역
112c, 113c: 중앙 영역

Claims (14)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 적층된 복수의 내부 전극을 포함하는 바디;
    상기 바디의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부; 및
    상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부 전극과 연결된 외부 전극;을 포함하며,
    상기 마진부는 상기 제1 방향 상부 및 하부 중 적어도 한 영역에 복수의 금속 입자가 배치된 보호 영역을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 보호 영역은 상기 마진부의 상면 및 상기 내부 전극 중 최상부에 배치된 내부 전극 사이의 레벨과, 상기 마진부의 하면 및 상기 내부 전극 중 최하부에 배치된 내부 전극 사이의 레벨에 각각 형성되는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 보호 영역은 상기 마진부의 제2 방향 전체에 걸쳐 형성된 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 보호 영역은 상기 마진부의 제3 방향 전체에 걸쳐 형성된 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 금속 입자는 수소보다 이온화 경향이 높은 금속을 포함하는 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 금속 입자는 Ni, Co, Sn, Zn, Mg, Mn 및 이들의 합금 중 적어도 하나 이상을 포함하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 금속 입자의 직경은 0.05 내지 2 μm인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 금속 입자는 상기 적층 세라믹 전자부품의 상기 제3 방향과 수직한 단면에서 30개 이상 배치되는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 적층 세라믹 전자부품의 상기 제3 방향과 수직한 단면에 배치된 상기 금속 입자 중에서 직경이 1μm 이상인 금속 입자의 개수 비율은 45% 이하인 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 보호 영역의 상기 제1 방향 길이는 2 내지 30μm인 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 보호 영역의 상기 제2 방향 길이는 2 내지 30μm인 적층 세라믹 전자부품.
  12. 제2항에 있어서,
    상기 금속 입자는 수소보다 이온화 경향이 높은 금속을 포함하는 적층 세라믹 전자부품.
  13. 제12항에 있어서,
    상기 금속 입자는 Ni, Co, Sn, Zn, Mg, Mn 및 이들의 합금 중 적어도 하나 이상을 포함하는 적층 세라믹 전자부품.
  14. 제2항에 있어서,
    상기 보호 영역의 상기 제1 방향 길이는 2 내지 30μm인 적층 세라믹 전자부품.
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