CN114694963A - 多层电子组件 - Google Patents

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CN114694963A CN202111568926.7A CN202111568926A CN114694963A CN 114694963 A CN114694963 A CN 114694963A CN 202111568926 A CN202111568926 A CN 202111568926A CN 114694963 A CN114694963 A CN 114694963A
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申瑜罗
李丞镛
安重炫
李勇和
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Abstract

本发明提供一种多层电子组件。所述多层电子组件包括：主体，包括电容形成部和盖部，在所述电容形成部中，介电层和内电极在第一方向上交替地设置，所述盖部分别设置在所述电容形成部在所述第一方向上的上表面和下表面上；以及外电极，设置在所述主体上，其中，所述盖部包括多个介电晶粒和多个孔，并且Gn/Pn大于10且小于30，其中Gn是包括在所述盖部中的介电晶粒的数量，并且Pn是包括在所述盖部中的孔的数量。

Description

多层电子组件
本申请要求于2020年12月31日在韩国知识产权局提交的第10-2020-0189099号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种多层电子组件。
背景技术
多层陶瓷电容器(MLCC，一种多层电子组件)是安装在各种类型的电子产品(诸如图像显示设备(例如液晶显示器(LCD)、等离子体显示面板(PDP)等)、计算机、智能电话、移动电话等)的印刷电路板上的片式电容器，以用于在其中充电或从其放电。
多层陶瓷电容器由于其具有小尺寸、实现高电容并且可容易地安装而可用作各种电子设备的组件。近来，随着电子设备组件的小型化，对多层陶瓷电容器的小型化和增加电容的需求增加。
通常，在制造这种多层陶瓷电容器的方法中，制造陶瓷生片，并将导电膏印刷在陶瓷生片上以形成内电极膜。将其上形成有内电极膜的几十到几百个陶瓷生片堆叠以彼此重叠，从而形成陶瓷生片层叠板。然后，在高温和高压下压缩陶瓷生片层叠板以形成硬质陶瓷生片层叠板，并且对硬质生片陶瓷层叠板执行切割工艺以制造生坯。然后，烧尽(burn-out)、烧结和抛光生坯以形成陶瓷层叠体，并且在陶瓷层叠体上形成外电极以完成多层陶瓷电容器。
通常，利用金属形成的内电极比利用陶瓷材料形成的内电极更容易收缩和膨胀，并且由于热膨胀系数之间的差异引起的应力作用在陶瓷层叠体上，使得在陶瓷层叠体中可能发生裂纹。
多层陶瓷电容器在被安装在布线板上的状态下使用。多层陶瓷电容器的外电极焊接并电连接到形成在布线板上的导电焊盘。当通过焊接将多层陶瓷电容器安装在布线板上时，或者当切割其上安装有多层陶瓷电容器的布线板时，会对多层陶瓷电容器施加热冲击和剪切应力。这种热冲击和剪切应力可能导致多层陶瓷电容器中的裂纹。
近来，随着多层陶瓷电容器的小型化和电容的增加，已经尝试使陶瓷层叠体薄且层数增加。随着陶瓷层叠体已经变得更薄且层数增加，裂纹发生频率增加。因此，解决这个问题的必要性已增加。
发明内容
本公开的一方面可提供一种抑制裂纹发生的多层电子组件。
本公开的另一方面可提供一种具有改善的防水可靠性的多层电子组件。
根据本公开的一方面，一种多层电子组件可包括：主体，包括电容形成部和盖部，在所述电容形成部中，介电层和内电极在第一方向上交替地设置，所述盖部分别设置在所述电容形成部在所述第一方向上的上表面和下表面上；以及外电极，设置在所述主体上，其中，所述盖部包括多个介电晶粒和多个孔，并且Gn/Pn大于10且小于30，其中Gn是包括在所述盖部中的介电晶粒的数量，并且Pn是包括在所述盖部中的孔的数量。
根据本公开的另一方面，一种多层电子组件可包括：主体，包括电容形成部和盖部，在所述电容形成部中，介电层和内电极在第一方向上交替地设置，所述盖部分别设置在所述电容形成部在所述第一方向上的上表面和下表面上；以及外电极，设置在所述主体上，其中，所述盖部包括多个介电晶粒和多个孔，并且Ps/Gs小于3，其中Gs是包含在所述盖部中的所述介电晶粒的平均尺寸，并且Ps是包含在所述盖部中的所述孔的平均尺寸。
根据本公开的另一方面，一种多层电子组件可包括：电容形成部，包括内电极和介于所述内电极之间的介电层；上盖部和下盖部，分别设置在所述电容形成部在厚度方向上相对的上表面和下表面上，所述上盖部和下盖部包括第一介电晶粒和第一孔；以及侧边缘部，设置在所述电容形成部在宽度方向上的相对侧表面上，所述侧边缘部包括第二介电晶粒和第二孔，其中，所述第二介电晶粒的数量Gn1与所述第二孔的数量Pn1的比Gn1/Pn1大于10且小于30。
附图说明
通过下面结合附图以及具体实施方式，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示意性示出根据本公开中的示例性实施例的多层电子组件的立体图。
图2是沿图1的线I-I'截取的截面图；
图3是沿图1的线II-II′截取的截面图；
图4是示出图2的K区域的放大图；
图5是示出对应于沿图1的线II-II'截取的截面图的本公开的变型的示图；
图6是用于描述制备用于形成孔的陶瓷生片的材料的示图；
图7是用于描述通过对用于形成孔的陶瓷生片进行烧尽和烧结工艺的形成孔的示图；
图8A是通过用扫描电子显微镜(SEM)对比较示例的盖部的截面进行成像而获得的照片；
图8B和图8C是通过分析比较示例的介电晶粒和孔而获得的照片；
图9A是通过用SEM对发明示例的盖部的截面成像获得的照片；以及
图9B和图9C是通过分析本发明示例的介电晶粒和孔而获得的照片。
具体实施方式
在下文中，将参照附图详细地描述本公开的示例性实施例。
这里，与附图的截面相关的下侧、下部、下表面等用于指朝向多层电子组件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，权利要求不受如上所述定义的方向的特别限制。
在说明书中，一个组件与另一组件的″连接”的含义包括通过结合层的间接连接以及两个组件之间的直接连接。另外，″电连接”意味着包括物理连接和物理断开的概念。可理解的是，当用诸如″第一”和″第二”的术语来提及元件时，该元件不由此被限制。术语″第一”和″第二”可仅用于将该元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语″示例性实施例”不指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特征或特性不同的特定的特征或特性。然而，在此提供的示例性实施例被认为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或相矛盾的描述，否则特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式包括复数形式。
在附图中，第一方向可被定义为堆叠方向或厚度(T)方向，第二方向可被定义为长度(L)方向，并且第三方向可被定义为宽度(W)方向。
多层电子组件
图1是示意性示出根据本公开中的示例性实施例的多层电子组件的立体图。
图2是沿图1的线I-I'截取的截面图。
图3是沿图1的线II-II′截取的截面图；
图4是示出图2的K区域的放大图。
图5是示出对应于沿图1的线II-II'截取的截面图的本公开的变型的示图。
在下文中，将参照图1至图5详细描述根据本公开中的示例性实施例的多层电子组件。
根据本公开中的示例性实施例的多层电子组件100可包括：主体110，包括电容形成部A以及盖部112和113，在电容形成部A中，介电层111以及内电极121和122在第一方向上交替地设置，盖部112和113分别设置在电容形成部在第一方向上的上表面和下表面上；以及外电极131和132，设置在主体上，其中盖部包括多个介电晶粒G和多个孔P，并且Gn/Pn大于10且小于30，其中Gn是包括在盖部中的介电晶粒的数量，并且Pn是包括在盖部中的孔的数量。
介电层111以及内电极121和122可交替堆叠在主体110中。
主体110的具体形状没有特别限制，但是可以是如图1中所示的六面体形状或类似于六面体形状的形状。尽管主体110由于在烧结工艺中包含在主体110中的陶瓷粉末的收缩而不具有拥有完美直线的六面体形状，但是主体110可具有大体上六面体形状。
主体110可具有在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在第二方向上彼此相对的第三表面3和第四表面4以及连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并且在第三方向上彼此相对第五表面5和第六表面6。
形成主体110的多个介电层111可处于烧结状态，并且相邻的介电层111可彼此一体化，使得在不使用扫描电子显微镜(SEM)的情况下它们之间的边界不容易区分。
根据本公开中的示例性实施例，介电层111的原材料没有特别限制，只要可获得足够的电容即可。例如，可使用钛酸钡基材料、铅复合钙钛矿基材料、钛酸锶基材料等。钛酸钡基材料的示例可包括BaTiO3基陶瓷粉末。陶瓷粉末的示例可包括BaTiO3以及通过在BaTiO3中部分固溶钙(Ca)、锆(Zr)等获得的(Ba1-xCax)TiO3、Ba(Ti1-yCay)O3、(Ba1-xCax)(Ti1-yZry)O3和Ba(Ti1-yZry)O3。
根据本公开的目的，介电层111的材料可通过将各种陶瓷添加剂、有机溶剂、粘合剂、分散剂等添加到诸如钛酸钡(BaTiO3)粉末的粉末来制备。
主体110可包括电容形成部A以及盖部112和113，电容形成部A设置在主体110内部并且包括第一内电极121和第二内电极122，第一内电极121和第二内电极122设置成彼此面对，并且介电层111中的每个介于第一内电极121和第二内电极122之间以形成电容，盖部112和113分别形成在电容形成部A在第一方向上的上表面和下表面上。
另外，电容形成部A(作为有助于形成电容器的电容的部分)可通过重复堆叠多个第一内电极121和多个第二内电极122并使介电层111中的每个介于第一内电极121和第二内电极122之间来形成。
另外，包括在电容形成部A中的介电层111可包括孔，并且就确保电容而言，介电层111的孔隙率可优选地为1％或更小。这里，孔隙率可通过用SEM观察介电层来测量，在多层电子组件的在第三方向上的中央沿第一方向和第二方向截取的截面中，所述介电层位于多层电子组件的在第一方向和第二方向的中央处。
盖部112和113可包括设置在电容形成部A在第一方向上的上表面上的上盖部112和设置在电容形成部A在第一方向上的下表面上的下盖部113。
上盖部112和下盖部113可通过分别在电容形成部A在厚度方向上的上表面和下表面上堆叠单个介电层或两个或更多个介电层来形成，并且可用于防止由于物理应力或化学应力而对内电极造成损坏。
另外，根据本公开中的示例性实施例，盖部112和113中的每个可包括多个介电晶粒G和多个孔P。多个孔P包括在盖部中，因而可抑制由于外力引起的裂纹的出现和扩散。
另外，Gn/Pn可大于10且小于30，其中Gn是包括在盖部112和113中的介电晶粒G的数量，并且Pn是包括在盖部112和113中的孔P的数量。
当Gn/Pn为10或更小时，孔P的数量的比太大，使得孔可用作水分渗透路径。因此，防水可靠性可能劣化。因此，Gn/Pn优选大于10，并且可更优选为12或更大。
另一方面，当Gn/Pn为30或更大时，孔P的数量的比太小，使得可能无法充分抑制由于孔P引起的裂纹的出现和扩散。因此，Gn/Pn优选小于30，并且可更优选为29或更小。
在示例性实施例中，Ps/Gs可小于3，其中Gs是介电晶粒G的平均尺寸，并且Ps是孔P的平均尺寸。
当Ps/Gs为3或更大时，孔P的尺寸变得太大，使得可能容易发生水分渗透。因此，防水可靠性可能劣化。因此，Ps/Gs优选小于3，并且可更优选为2.9或更小。
Ps/Gs的下限没有特别限制。然而，为了更有效地抑制由于孔P引起的裂纹的出现和扩散，Ps/Gs可以是2.1或更大。
当Gn/Pn和Ps/Gs在本公开中呈现的数值范围内时，可抑制裂纹的发生和扩散，并且可改善防水可靠性。因此，上盖部112和下盖部113中的每个的厚度不受特别限制。然而，当盖部112和113中的每个的厚度太小时，可能无法充分抑制裂纹的扩散，并且当盖部112和113中的每个的厚度太大时，每单位体积的电容可能减小。因此，上盖部和下盖部中的每个的厚度可在15μm至30μm的范围内。
此外，介电晶粒Gs的平均尺寸和孔Ps的平均尺寸中的每个不受特别限制。
然而，作为非限制性示例，介电晶粒Gs的平均尺寸可在150nm至390nm的范围内。此外，孔Ps的平均尺寸可在110nm至310nm的范围内。
盖部112和113中的每个可不包括内电极，而可包括陶瓷材料。例如，盖部112和113中的每个可包括钛酸钡(BaTiO3)基陶瓷材料。
另外，调节盖部112和113中的介电晶粒的数量和尺寸以及孔的数量和尺寸的方法没有特别限制。作为优选示例，盖部112和113可使用包含挥发性物质的用于形成孔的陶瓷生片形成。
图6是用于描述制备用于形成孔的陶瓷生片的材料的示图。图7是用于描述通过对用于形成孔的陶瓷生片进行烧尽和烧结工艺来形成孔的示图。
将参照图6和图7提供详细描述。用于形成孔的陶瓷生片的材料可通过混合BaTiO311然后添加金属硝酸盐12以将BaTiO311与金属硝酸盐12混合来制备。因此，金属硝酸盐12可围绕BaTiO311。然后，可添加并混合钡源13。钡源13可与金属硝酸盐12反应以形成硝酸钡14。可通过调节金属硝酸盐12和钡源13的量来进行烧结，然后可调节孔的数量和尺寸。
在这种情况下，金属硝酸盐12可包括Mg、Mn、Al、Dy、Tb、V、Zr和Y中的一种或更多种，并且钡源13可包括Ba(OH)2、BaCO3和BaCl2中的一种或更多种。
当用于形成孔的陶瓷生片经受烧尽工艺时，金属硝酸盐12可挥发，并且硝酸钡(成孔材料)14和BaTiO311可保留。然后，当用于形成孔的陶瓷生片经受烧结工艺时，可烧结BaTiO311以形成介电晶粒G，并且可随着硝酸钡14挥发而形成孔P。
作为调节介电晶粒的数量和尺寸以及孔的数量和尺寸的另一方法，可使用用于形成孔的陶瓷生片，该陶瓷生片包含通过将BaTiO311和聚合物(例如，聚合物共混物)(成孔材料)彼此混合而获得的材料。在这种情况下，聚合物共混物可指不同有机材料的混合物。可通过调节聚合物共混物的量和混合比来进行烧结，然后可调节介电晶粒的数量和尺寸以及孔的数量和尺寸。
此外，聚合物共混物可包含聚乙烯醇缩丁醛(PVB)和聚丙烯酸酯类有机材料。
在示例性实施例中，侧边缘部114和115可分别设置在主体110的第五表面和第六表面上。
为了使多层电子组件小型化并增加多层电子组件的电容，需要显著增加内电极有效面积(增加实现电容所需的有效体积分数)。为此，内电极121和122可与电容形成部A在第三方向上的相对端表面接触，使得可通过无边缘设计显著增加内电极在宽度方向上的面积。侧边缘部114和115可分别设置在第五表面和第六表面上，使得可增加每单位体积的电容，并且可抑制由于内电极引起的宽度方向上的台阶。为了抑制由于内电极121和122引起的台阶，可通过以下方式来形成侧边缘部114和115：切割层叠体(其中层叠有内电极和介电层)以获得电容形成部A，使得内电极121和122与电容形成部A在第三方向上的相对端表面接触，然后在电容形成部A在第三方向上的相对端表面中的每个上堆叠单个介电层或两个或更多个介电层。
侧边缘部114和115可包括设置在主体110的第六表面6上的第一侧边缘部114和设置在主体110的第五表面5上的第二侧边缘部115。也就是说，侧边缘部114和115可分别设置在电容形成部A在第三方向上的相对端表面上。
侧边缘部114和115可用于防止由于物理应力或化学应力而损坏内电极。
内电极121和122可包括第一内电极121和第二内电极122，第一内电极121与第三表面和电容形成部A在第三方向上相对端表面接触，第二内电极122与第四表面和电容形成部A在第三方向的相对端表面接触。
在这种情况下，Gn1/Pn1可大于10且小于30，其中Gn1是包括在侧边缘部114和115中的介电晶粒的数量，并且Pn1是包括在侧边缘部114和115中的孔的数量。
当Gn1/Pn1为10或更小时，孔的数量的比太大，使得孔可充当水分渗透路径。因此，防水可靠性可能劣化。因此，Gn1/Pn1优选大于10，并且可更优选为12或更大。
另一方面，当Gn1/Pn1为30或更大时，孔的数量的比太小，使得可能无法充分抑制由于孔P引起的裂纹的出现和扩散。因此，Gn1/Pn1优选小于30，并且可更优选为29或更小。
另外，Ps1/Gs1可小于3，其中Gs1是包括在侧边缘部114和115中的介电晶粒的平均尺寸，并且Ps1是包括在侧边缘部114和115中的孔的平均尺寸。
当Ps1/Gs1为3或更大时，孔的尺寸变得太大，使得可能容易发生水分渗透。因此，防水可靠性可能劣化。因此，Ps1/Gs1优选小于3，并且可更优选为2.9或更小。
Ps1/Gs1的下限没有特别限制。然而，为了更有效地抑制由于孔引起的裂纹的发生和扩散，Ps1/Gs1可为2.1或更大。
内电极121和122以及介电层111可交替设置。
内电极121和122可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122可交替地设置成彼此面对，并且介电层111中的每个介于第一内电极121和第二内电极122之间，并且第一内电极121可与主体110的第三表面3和第四表面4接触，第二内电极122可与主体110的第三表面3和第四表面4接触。
参照图2和3，第一内电极121可与第四表面4间隔开并且与第三表面3接触，并且第二内电极122可与第三表面3间隔开并且与第四表面4接触。另外，第一内电极121可与第三表面3、第五表面5和第六表面6接触，并且第二内电极122可与第四表面4、第五表面5和第六表面6接触。
在这种情况下，第一内电极121和第二内电极122可通过设置在它们之间的介电层111中的每个而彼此电隔离。
内电极121和122可包括镍(Ni)、铜(Cu)、钯(Pd)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、钨(W)、钛(Ti)及它们的合金中的一种或更多种。
外电极131和132可分别设置在主体110的第三表面3和第四表面4上。
外电极131和132可分别设置在主体110的第三表面3和第四表面4上，并且可包括连接到第一内电极121的第一外电极131和连接到第二内电极122的第二外电极132。内电极121和122可包括与第一外电极131接触的第一内电极121和与第二外电极132接触的第二内电极122，并且第一内电极121和第二内电极122在第三方向上的相对端部可与侧边缘部114和115接触。
参照图1，外电极131和132可设置为覆盖侧边缘部114和115在第二方向上的相对端表面。
本示例性实施例中描述了多层电子组件100包括两个外电极131和132的结构，但是外电极131和132的数量、形状等可根据内电极121和122的形状或其他目的而改变。
另外，外电极131和132可利用具有导电性的任何材料(诸如金属)形成，外电极131和132中的每个的特定材料可考虑电特性、结构稳定性等来确定，并且外电极131和132中的每个可具有多层结构。
例如，第一外电极131可包括设置在主体110上的电极层131a和形成在电极层131a上的镀层131b，第二外电极132可包括设置在主体110上的电极层132a以及形成在电极层132a上的镀层132b。
作为更具体的示例，电极层131a和132a中的每个可以是包含导电金属和玻璃的烧制电极，或者是包含导电金属和树脂的树脂基电极。
另外，电极层131a和132a中的每者可通过在主体上顺序地形成烧制电极和树脂基电极来形成。另外，电极层131a和132a中的每者可通过以下方法来形成：将包含导电金属的片材转印到主体上，或者可通过将包含导电金属的片材转印到烧制电极上。
可使用具有优异导电性的材料作为电极层131a和132a中所包括的导电金属。然而，导电金属的材料没有特别限制。例如，导电金属可以是镍(Ni)、铜(Cu)及它们的合金中的一种或更多种。
镀层131b和132b可用于改善安装特性。镀层131b和132b的类型没有特别限制。镀层131b和132b中的每个可以是包括Ni、Sn、Pd及它们的合金中的一种或更多种的镀层，或者镀层131b和132b可包括多个层。
作为更具体的示例，镀层131b和132b中的每者可以是Ni镀层或Sn镀层，可通过在电极层131a和132a中的每者上顺序地形成Ni镀层和Sn镀层来形成，或者可通过在电极层131a和132a中的每者上顺序地形成Sn镀层、Ni镀层和Sn镀层来形成。另外，镀层131b和132b中的每者可包括多个Ni镀层和/或多个Sn镀层。
示例
制备如表1中所示的介电晶粒的数量与孔的数量的比(Gn/Pn)以及孔的平均尺寸与介电晶粒的平均尺寸的比(Ps/Gs)的样品。
对样品的抑制裂纹的效果和防水可靠性进行了评价。结果示出在表1中。
在裂纹评价中，将烧结的样品嵌入环氧树脂模具中，并在抛光样品的的情况下用光学显微镜观察。在电容形成部和盖部之间的边界处以及边界周围出现裂纹的情况下，将其确定为NG。
在防水可靠性测定中，在85℃和85％的相对湿度下将相对于保证电压(guaranteed voltage)的1.5Vr(即，多层电子组件样品的保证电压的1.5倍的电压)的电场施加到样品12小时后，当绝缘电阻从初始绝缘电阻降低4个数量级或更多时，测定为NG。
通过分析以下图像来测量盖部中的孔和介电晶粒的数量和尺寸：使用由卡尔蔡司股份公司(CarlZeissAG)制造的SEM以50000放大率扫描在样品的第三方向上的中央处沿第一方向和第二方向截取的样品的截面中的盖部而获得该图像。使用Zootos作为颗粒尺寸测量软件测量扫描图像上的孔和介电晶粒的费雷特直径，并将其用作孔和介电晶粒的尺寸。
图8A是通过对试验编号3的盖部的截面进行成像而获得的照片，并且图8B和图8C是分别通过使用Zootos分析介电晶粒和孔而获得的照片。图9A是通过对测试编号7的盖部的截面进行成像而获得的照片，并且图9B和图9C是分别通过使用Zootos分析介电晶粒和孔而获得的照片。
[表1]
测试编号 Gn/Pn 裂纹 Ps/Gs 防水可靠性
1* 100 NG 0.06 OK
2* 45 NG 0.3 OK
3* 32 NG 0.9 OK
4* 32 NG 1.5 OK
5 29 OK 2.1 OK
6 15 OK 2.5 OK
7 12 OK 2.9 OK
8* 10 OK 3.1 NG
在试验编号1至试验编号4中，Gn/Pn为32或更大，裂纹抑制效果不足。
在试验编号5至试验编号7中，如本公开中所述，Gn/Pn大于10且小于30，裂纹抑制效果优异并且防水可靠性优异。
在试验编号8中，裂纹抑制效果优异，但Gn/Pn为10，防水可靠性差。
如上所述，根据本公开中的示例性实施例，可通过调节盖部中的介电晶粒的数量与孔的数量的比来抑制多层电子组件中发生的裂纹。
根据本公开中的示例性实施例，可改善防水可靠性。
虽然以上已经示出并描述了示例性实施例，但是对于本领域技术人员而言将易于理解是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变型。

Claims (24)

1.一种多层电子组件，包括：
主体，包括电容形成部和盖部，在所述电容形成部中，介电层和内电极在第一方向上交替地设置，所述盖部分别设置在所述电容形成部在所述第一方向上的上表面和下表面上；以及
外电极，设置在所述主体上，
其中，所述盖部包括多个介电晶粒和多个孔，并且
Gn/Pn大于10且小于30，其中Gn是包括在所述盖部中的介电晶粒的数量，并且Pn是包括在所述盖部中的孔的数量。
2.根据权利要求1所述的多层电子组件，其中，Gn/Pn在12至29的范围内。
3.根据权利要求1所述的多层电子组件，其中，Ps/Gs小于3，其中Gs是包括在所述盖部中的所述介电晶粒的平均尺寸，并且Ps是包括在所述盖部中的所述孔的平均尺寸。
4.根据权利要求3所述的多层电子组件，其中，Gn/Pn在12至29的范围内，并且Ps/Gs在2.1至2.9的范围内。
5.根据权利要求1至4中任一项所述的多层电子组件，其中，所述主体具有在所述第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并且在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并且在第三方向上彼此相对的第五表面和第六表面，
侧边缘部分别设置在所述主体的所述第五表面和所述第六表面上，并且
Gn1/Pn1大于10且小于30，其中Gn1是包括在所述侧边缘部中的介电晶粒的数量，并且Pn1是包括在所述侧边缘部中的孔的数量。
6.根据权利要求5所述的多层电子组件，其中，Ps1/Gs1小于3，其中Gs1是包括在所述侧边缘部中的所述介电晶粒的平均尺寸，并且Ps1是包括在所述侧边缘部中的所述孔的平均尺寸。
7.根据权利要求6所述的多层电子组件，其中，Gn/Pn和Gn1/Pn1中的每个在12至29的范围内，并且Ps/Gs和Ps1/Gs1中的每个在2.1至2.9的范围内，其中Gs是包括在所述盖部中的所述介电晶粒的平均尺寸，并且Ps是包括在所述盖部中的所述孔的平均尺寸。
8.根据权利要求5所述的多层电子组件，其中，所述外电极包括设置在所述第三表面上的第一外电极和设置在所述第四表面上的第二外电极，
所述内电极包括与所述第一外电极接触的第一内电极和与所述第二外电极接触的第二内电极，
所述第一内电极和所述第二内电极在第三方向上的相对端部与侧边缘部接触。
9.根据权利要求1所述的多层电子组件，其中，所述盖部包括上盖部和下盖部，所述上盖部设置在所述电容形成部在所述第一方向上的上表面上，所述下盖部设置在所述电容形成部在所述第一方向上的下表面上，并且
所述上盖部和所述下盖部中的每个的厚度在15μm至30μm的范围内。
10.根据权利要求3所述的多层电子组件，其中，Gs在150nm至390nm的范围内。
11.根据权利要求3所述的多层电子组件，其中，Ps在110nm至310nm的范围内。
12.根据权利要求1所述的多层电子组件，其中，所述盖部包括烧结的陶瓷生片，其中，所述陶瓷生片包括硝酸钡或聚合物共混物。
13.根据权利要求1所述的多层电子组件，其中，包括在所述电容形成部中的所述介电层的孔隙率为1％或更小。
14.一种多层电子组件，包括：
主体，包括电容形成部和盖部，在所述电容形成部中，介电层和内电极在第一方向上交替地设置，所述盖部分别设置在所述电容形成部在所述第一方向上的上表面和下表面上；以及
外电极，设置在所述主体上，
其中，所述盖部包括多个介电晶粒和多个孔，并且
Ps/Gs小于3，其中Gs是包含在所述盖部中的所述介电晶粒的平均尺寸，并且Ps是包含在所述盖部中的所述孔的平均尺寸。
15.根据权利要求14所述的多层电子组件，其中，Ps/Gs在2.1至2.9的范围内。
16.根据权利要求14或15所述的多层电子组件，其中，Gn/Pn大于10且小于30，其中Gn是包括在所述盖部中的介电晶粒的数量，并且Pn是包括在所述盖部中的孔的数量。
17.一种多层电子组件，包括：
电容形成部，包括内电极和介于所述内电极之间的介电层；
上盖部和下盖部，分别设置在所述电容形成部在厚度方向上相对的上表面和下表面上，所述上盖部和下盖部包括第一介电晶粒和第一孔；以及
侧边缘部，设置在所述电容形成部在宽度方向上的相对侧表面上，所述侧边缘部包括第二介电晶粒和第二孔，
其中，所述第二介电晶粒的数量Gn1与所述第二孔的数量Pn1的比Gn1/Pn1大于10且小于30。
18.根据权利要求17所述的多层电子组件，其中，所述第一介电晶粒的数量Gn与所述第一孔的数量Pn的比Gn/Pn大于10且小于30。
19.根据权利要求17所述的多层电子组件，其中，所述第一介电晶粒的平均尺寸Gs与所述第一孔的平均尺寸Ps的比Gs/Ps小于3。
20.根据权利要求17所述的多层电子组件，其中，所述第二介电晶粒的平均尺寸Gs1与所述第二孔的平均尺寸Ps1的比Gs1/Ps1小于3。
21.根据权利要求17所述的多层电子组件，其中，所述上盖部和所述下盖部的材料与所述侧边缘部的材料相同。
22.根据权利要求17所述的多层电子组件，其中，所述电容形成部的介电层包括具有小于1％的孔隙率的材料。
23.根据权利要求17至22中任一项所述的多层电子组件，其中，所述上盖部和所述下盖部包括烧结的陶瓷生片，所述陶瓷生片包括陶瓷材料和成孔材料。
24.根据权利要求23所述的多层电子组件，其中，所述成孔材料包括硝酸钡或聚合物。
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