JP2013120927A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】本発明は、積層セラミック電子部品に関する。
【解決手段】本発明の一実施例による積層セラミック電子部品は、１００５サイズ以下の積層セラミック電子部品において、印刷回路基板に垂直な方向性を有する内部電極が積層されるセラミック本体と、上記セラミック本体の長さ方向の両側端部に形成され、上記内部電極と電気的に連結される外部電極と、を含み、上記内部電極は、上記誘電体層を挟んで互いに対向して容量形成に寄与するアクティブ領域部と、上記アクティブ領域部と上記外部電極とを連結し、上記アクティブ領域部の幅方向長さより短い幅方向長さを有するリード部と、を含み、上記アクティブ領域部の幅方向長さをＷＬａ、上記外部電極と連結される上記セラミック本体の一端面での上記リード部の幅方向長さをＷＬｌ、１−ＷＬｌ／ＷＬａをボトルネック率αと定義すると、０＜α≦０．１２の範囲を満たすことができる。
【選択図】図６

Description

本発明は、積層セラミック電子部品に関する。

積層セラミック電子部品の一つである積層セラミックキャパシタは、多数の誘電体層の間に内部電極が形成される。

電子製品が小型化及び多機能化するに伴い、上記電子製品に内蔵されるチップ型積層キャパシタも小型化及び高容量化することが求められている。

積層セラミックキャパシタの小型化及び高容量化のために、セラミック本体内の内部電極の間に介在される誘電体層の厚さを薄くしたり、内部電極の積層数を増加させる方法が用いられる。

このように積層セラミックキャパシタを小型化及び高容量化する方法を用いることにより、積層セラミックキャパシタの内部で内部電極が占めるアクティブ領域における内部電極の形成密度が増加する。

上記アクティブ領域内における内部電極の形成密度が増加すると、セラミックグリーンシートの切断や焼結などの小さな内部応力の変化でも、誘電体層と内部電極層との間の界面にクラック（ｃｒａｃｋ）などの内部欠陥の問題点が生じる可能性がある。

誘電体層と内部電極層との間の界面にクラック（ｃｒａｃｋ）などの内部欠陥が発生する場合、容量確保などの所望の特性を得ることができず、積層セラミックキャパシタなどの積層セラミック電子部品の信頼性が低下する。

本発明の一実施例の目的は、小型化及び高容量化しても、内部応力を緩和して内部欠陥がなく、特性が向上されるようにする積層セラミック電子部品を提供することにある。

本発明の一実施例による積層セラミック電子部品は、１００５サイズ以下の積層セラミック電子部品において、印刷回路基板に垂直な方向性を有する内部電極が積層されるセラミック本体と、上記セラミック本体の長さ方向の両側端部に形成され、上記内部電極と電気的に連結される外部電極と、を含み、上記内部電極は、上記誘電体層を挟んで互いに対向して容量形成に寄与するアクティブ領域部と、上記アクティブ領域部と上記外部電極とを連結し、上記アクティブ領域部の幅方向長さより短い幅方向長さを有するリード部と、を含み、上記アクティブ領域部の幅方向長さをＷＬａ、上記外部電極と連結される上記セラミック本体の一端面での上記リード部の幅方向長さをＷＬｌ、１−ＷＬｌ／ＷＬａをボトルネック率αと定義すると、０＜α≦０．１２の範囲を満たすことができる。

また、本発明の一実施例による積層セラミック電子部品の上記リード部は、同一の幅の四角形状を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記リード部は、上記外部電極に引き出される方向に幅が減少するテーパ状を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記セラミック本体の長さ、幅、及び厚さはそれぞれ、１．０±０．２０ｍｍ、０．５±０．２０ｍｍ及び０．５±０．２０ｍｍの範囲、または０．６±０．１５ｍｍ、０．３±０．１５ｍｍ、及び０．３±０．１５ｍｍの範囲を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記内部電極は、上記セラミック本体内で１７０〜５００層に積層されることができる。

一方、本発明の他の一実施例による積層セラミック電子部品は、０６０３サイズの積層セラミック電子部品において、印刷回路基板に平行な方向性を有する内部電極が積層されるセラミック本体と、上記セラミック本体の長さ方向の両側端部に形成され、上記内部電極と電気的に連結される外部電極と、を含み、上記内部電極は、上記誘電体層を挟んで互いに対向して容量形成に寄与するアクティブ領域部と、上記アクティブ領域部と上記外部電極とを連結し、上記アクティブ領域部の幅方向長さより短い幅方向長さを有するリード部と、を含み、上記アクティブ領域部の幅方向長さをＷＬａ、上記外部電極と連結される上記セラミック本体の一端面での上記リード部の幅方向長さをＷＬｌ、１−ＷＬｌ／ＷＬａをボトルネック率αと定義すると、０＜α≦０．２５の範囲を満たすことができる。

また、本発明の一実施例による積層セラミック電子部品の上記リード部は、同一の幅の四角形状を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記リード部は、上記外部電極に引き出される方向に幅が減少するテーパ状を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記セラミック本体の長さ、幅、及び厚さはそれぞれ、０．６±０．１５ｍｍ、０．３±０．１５ｍｍ、及び０．３±０．１５ｍｍの範囲を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記内部電極は、上記セラミック本体内で１７０〜５００層に積層されることができる。

一方、本発明のさらに他の一実施例による積層セラミック電子部品は、１００５サイズの積層セラミック電子部品において、印刷回路基板に平行な方向性を有する内部電極が積層されるセラミック本体と、上記セラミック本体の長さ方向の両側端部に形成され、上記内部電極と電気的に連結される外部電極と、を含み、上記内部電極は、上記誘電体層を挟んで互いに対向して容量形成に寄与するアクティブ領域部と、上記アクティブ領域部と上記外部電極とを連結し、上記アクティブ領域部の幅方向長さより短い幅方向長さを有するリード部と、を含み、上記アクティブ領域部の幅方向長さをＷＬａ、上記外部電極と連結される上記セラミック本体の一端面での上記リード部の幅方向長さをＷＬｌ、１−ＷＬｌ／ＷＬａをボトルネック率αと定義すると、０＜α≦０．２７の範囲を満たすことができる。

また、本発明の一実施例による積層セラミック電子部品の上記リード部は、同一の幅の四角形状を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記リード部は、上記外部電極に引き出される方向に幅が減少するテーパ状を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記セラミック本体の長さ、幅、及び厚さはそれぞれ、１．０±０．２０ｍｍ、０．５±０．２０ｍｍ及び０．５±０．２０ｍｍの範囲を有することができる。

また、本発明の一実施例による積層セラミック電子部品の上記内部電極は、上記セラミック本体内で１７０〜５００層に積層されることができる。

本発明の一実施例の積層セラミック電子部品によると、小型化及び高容量化しても、リード部に集中される内部応力を緩和することにより、歪みクラックなどの内部欠陥が発生することを低減することができる。

また、本発明の一実施例の積層セラミック電子部品によると、内部欠陥がなく、特性が向上された信頼性のある積層セラミック電子部品を提供することができる。

本発明の一実施例による内部電極が印刷回路基板上に平行となるように、積層セラミックキャパシタが上記印刷回路基板上に実装されることを示した概略斜視図である。 図１ａの積層セラミックキャパシタが印刷回路基板に実装されたことを示した断面図である。 本発明の他の一実施例による内部電極が印刷回路基板上に垂直となるように、積層セラミックキャパシタが実装されることを示した概略斜視図である。 図２ａの積層セラミックキャパシタが印刷回路基板に実装されたことを示した断面図である。 本発明の一実施例による積層セラミックキャパシタの長さ及び厚さ方向の断面図である。 本発明の一実施例による積層セラミックキャパシタの幅及び厚さ方向の断面図である。 本発明の一実施例による積層セラミックキャパシタを分解して図示した概略斜視図である。 本発明の一実施例による積層セラミックキャパシタのリード部のボトルネック率を測定するために図示した長さ及び幅方向からみた概略平面図である。 本発明の他の一実施例による積層セラミックキャパシタのリード部のボトルネック率を測定するために図示した長さ及び幅方向からみた概略平面図である。

以下、図面を参照して本発明の具体的な実施例を詳細に説明する。但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同一の思想の範囲内で他の構成要素の追加、変更、削除等によって、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができ、これも本発明の思想の範囲内に含まれる。

また、各実施例の図面に示す同一の思想の範囲内における機能が同一の構成要素は、同一の参照符号を用いて説明する。

本発明の一実施例による積層セラミック電子部品は、セラミック層である誘電体層を用いて、上記誘電体層を挟んで内部電極が互いに対向する構造を有する積層セラミックキャパシタ、積層バリスタ、サーミスタ、圧電素子、多層基板などにも適切に用いられることができる。

以下、積層セラミックキャパシタを用いて本発明の実施例を説明する。

積層セラミックキャパシタ及び上記積層セラミックキャパシタが実装された印刷回路基板

図１ａは本発明の一実施例による内部電極が印刷回路基板上に平行となるように、積層セラミックキャパシタが上記印刷回路基板上に実装されることを示す概略斜視図であり、図１ｂは図１ａの積層セラミックキャパシタが印刷回路基板に実装されたことを示す断面図であり、図２ａは本発明の他の一実施例による内部電極が印刷回路基板上に垂直となるように、積層セラミックキャパシタが実装されることの概略斜視図であり、図２ｂは図２ａの積層セラミックキャパシタが印刷回路基板に実装されたことを示す断面図である。

また、図３は本発明の一実施例による積層セラミックキャパシタの長さ及び厚さ方向の断面図であり、図４は本発明の一実施例による積層セラミックキャパシタの幅及び厚さ方向の断面図であり、図５は本発明の一実施例による積層セラミックキャパシタを分解して図示した概略斜視図である。

図１ａから図５を参照すると、本発明の一実施例による積層セラミックキャパシタ２０は、セラミック本体２５と、外部電極４２、４４と、内部電極２２、２４と、誘電体層６０と、を含むことができる。

上記セラミック本体２５は、セラミックグリーンシート上に内部電極２２、２４を形成するために導電性ペーストを塗布し、上記内部電極２２、２４が形成されたセラミックグリーンシートを積層した後に焼結して製造されることができる。上記セラミック本体２５は、多数の誘電体層６０と内部電極２２、２４とを繰り返して積層して形成されることができる。

上記セラミック本体２５は六面体形状であることができる。チップ形状に焼結する際、セラミック粉末の焼結収縮により、セラミック本体２５の外観は完全な直線を有する六面体形状ではないことがある。但し、上記セラミック本体２５は実質的に六面体形状を有することができる。

本発明の実施例を明確に説明するために六面体の方向を定義すると、図１に表示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向Ｔは内部電極が積層された内部電極の積層方向と同一の概念で用いられることができる。本発明の一実施例において、上記長さ方向Ｌは内部電極２２、２４が上記内部電極２２、２４と電気的に連結される外部電極４２、４４に延びる方向と定義されることができる。本発明は、長さ方向Ｌが幅方向Ｗより大きい積層セラミック電子部品に適用されることもでき、長さ方向Ｌが幅方向Ｗより小さな積層セラミック電子部品に適用されることもできる。また、図１から図５に図示された実施例と異なって、本発明は、複数の外部電極がセラミック本体の一つの外面にともに配置される積層セラミック電子部品にも適用されることができる。

焼結された上記セラミック本体２５を、図３のように長さと厚さ方向Ｌ−Ｔに切開した断面（以下、「Ｌ−Ｔ断面」）及び図４のように幅と厚さ方向Ｗ−Ｔに切開した断面（以下、「Ｗ−Ｔ断面」）で誘電体層６０と内部電極２２、２４を観察することができる。

上記誘電体層６０をなす材料として、高容量化のために高誘電率を有するセラミック粉末を用いることができる。上記セラミック粉末としては、例えばチタン酸バリウム（ＢａＴｉＯ_３）系粉末またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末などを用いることができ、これに制限されるものではない。

上記内部電極は第１内部電極２２と第２内部電極２４とを含むことができ、上記第１及び第２内部電極２２、２４はそれぞれ、第１及び第２外部電極４２、４４とリード部２２２、２４２を介して電気的に連結されることができる。

上記第１及び第２外部電極４２、４４は、金属粉末を含む導電性ペーストで形成されることができる。上記導電性ペーストに含まれる金属粉末としては、Ｃｕ、Ｎｉ、またはこれらの合金を用いることができ、特にこれらに制限されるものではない。

ここで、上記第１及び第２内部電極２２、２４は、誘電体層６０を挟んで交互に繰り返して積層されることができる。図３のＬ−Ｔ断面及び図４のＷ−Ｔ断面上において、誘電体層６０を挟んで第１及び第２内部電極２２、２４が重なって容量形成に寄与する上記内部電極２２、２４の部分をアクティブ領域部と定義する。上記内部電極２２、２４は、上記アクティブ領域部と上記外部電極４２、４４とを連結し、上記アクティブ領域部の幅方向長さより短い幅方向長さを有するリード部２２２、２４２を備える。

また、セラミック本体２５において、上記誘電体層６０で内部電極２２、２４が形成されていない部分をマージン部Ｍと定義する。上記マージン部Ｍのうち厚さ方向に上記アクティブ領域部の上部及び下部マージン部Ｍを特に、上部及び下部カバー層２６、２８と定義することができ、内部電極２２、２４が誘電体層を挟んで積層されるアクティブ領域部を上記上部及び下部カバー層２６、２８に対応する概念でアクティブ層と定義することができる。

上記セラミック本体２５を構成する複数の誘電体層６０は焼結された状態であり、隣接する誘電体層６０同士の境界は走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認することが困難であるほど一体化されることができる。

一方、本発明の一実施例による積層セラミックキャパシタ２０のサイズは、上記セラミック本体２５の長さ、幅及び厚さをそれぞれ、１．０±０．２０ｍｍ、０．５±０．２０ｍｍ及び０．５±０．２０ｍｍ（１００５サイズ）の範囲、または０．６±０．１５ｍｍ、０．３±０．１５ｍｍ、及び０．３±０．１５ｍｍ（０６０３サイズ）の範囲の標準サイズに小型化することができる。

また、高容量化（例えば、１００５サイズ、０６０３サイズの積層セラミックキャパシタの場合１μＦ以上）のために、上記セラミック本体２５内の内部電極２２、２４の積層数は１７０層〜５００層であることができる。

実験例

以下、図１ａ及び図１ｂのように内部電極２２、２４が印刷回路基板１０に対して平行な方向性を有する実装方法と、図２ａ及び図２ｂのように内部電極２２、２４が印刷回路基板１０に対して垂直な方向性を有する実装方法について詳細に説明する。ここで、内部電極２２、２４のリード部２２２、２４２の形状及びボトルネック率が変更される場合、印刷回路基板１０に加えられる歪み応力によって生じる内部電極のクラック発生率に対する実験例を説明する。

図６は本発明の一実施例による積層セラミックキャパシタのリード部のボトルネック率を測定するために図示した長さ及び幅方向からみた概略平面図であり、図７は本発明の他の一実施例による積層セラミックキャパシタのリード部のボトルネック率を測定するために図示した長さ及び幅方向からみた概略平面図である。

まず、図６及び図７を参照して、本発明の一実施例による内部電極２２、２４のリード部２２２、２４２の形状及びボトルネック率について説明する。

ここで、ボトルネック率とは、上記内部電極２２のアクティブ領域部の幅方向長さよりリード部の幅方向長さが短い程度を意味する用語である。ボトルネック率を適用する理由は、外部電極４２、４４を形成する際に内部電極のパターンに流入されるイオン、湿気、各種微物の量を減らすことができるためである。また、特に小型化及び高容量化するにつれて、印刷回路基板上で歪み応力が発生する際に内部電極のリード部で歪みクラックが発生するという問題が深刻となるため、ボトルネック率の範囲を適切に調節する必要がある。

図６及び図７の実施例におけるボトルネック率は、上記アクティブ領域部の幅方向長さをＷＬａ、上記外部電極と連結される上記セラミック本体の一端面における上記リード部２２２の幅方向長さをＷＬｌとすると、１−ＷＬｌ／ＷＬａをボトルネック率αと定義することができる。

本発明の一実施例によると、１００５サイズ以下では、内部電極２２が印刷回路基板に平行に実装されるかまたは垂直に実装されるかに関わらず、上記リード部のボトルネック率は０＜α≦０．１２の範囲を満たすことができる。

リード部のボトルネック率αが０であると、リード部がボトルネック率を有せず、ボトルネック率αが０．１２の範囲以上であると垂直実装時に歪みクラックの発生頻度が著しく増加する。

また、本発明の他の一実施例によると、０６０３サイズでは、内部電極２２が印刷回路基板に平行に実装される場合、上記リード部のボトルネック率は０＜α≦０．２５の範囲を満たすことができる。

リード部のボトルネック率αが０であると、リード部がボトルネック率を有せず、ボトルネック率αが０．２５の範囲以上であると、ＥＳＲ増加によって目標容量に対して得られる静電容量が少なく、外部電極との接触性不良が著しく増加する。外部電極との接触性不良が著しく増加すると、外部電極を形成する際に湿気の浸透などの耐湿不良現象が生じる。また、平行実装時の歪みクラックの発生頻度も増加する。

本発明のさらに他の一実施例によると、１００５サイズでは、内部電極２２が印刷回路基板に平行に実装される場合、上記リード部のボトルネック率は０＜α≦０．２７の範囲を満たすことができる。

リード部のボトルネック率αが０であると、リード部がボトルネック率を有せず、ボトルネック率αが０．２７の範囲以上であると、ＥＳＲ増加によって目標容量に対して得られる静電容量が少なく、外部電極との接触性不良が著しく増加する。外部電極との接触性不良が著しく増加すると、外部電極を形成する際に湿気の浸透などの耐湿不良現象が生じる。また、平行実装時の歪みクラックの発生頻度も増加する。

本発明の一実施例によるリード部２２２は、幅が一定である四角形状や、上記外部電極に引き出される方向に幅が減少するテーパ状を有するように具現することができる。なお、リード部は、アクティブ領域部よりも幅方向の長さが短い形状をしていればよく、例えば、アクティブ領域部との境界から段階的に幅方向の長さが短くなる階段状の形状を有していてもよい。

以下、本発明の実施例と比較例の実験データを参照して、本発明の実施例をより具体的に説明する。

下記表１は、多様なチップサイズの積層セラミックキャパシタを、内部電極が印刷回路基板に平行または垂直な方向性を有するように実装し、ボトルネック率の範囲によって歪み応力に対する歪みクラックの発生頻度を測定した結果を示す。

表１の結果を得るための実験に用いられた多様なチップサイズの積層セラミックキャパシタは、高容量を実現するために、１７０層〜５００層の内部電極の積層数を有することができる。

本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、３.９μｍの厚さに製造された複数のセラミックグリーンシートを準備する。

次に、上記セラミックグリーンシート上に内部電極のパターンが形成されるように、スクリーンを利用して上記セラミックグリーンシート上にニッケル内部電極用の導電性ペーストを塗布して内部電極を形成する。ここで、内部電極のリード部のボトルネック率を具現するために、リード部の幅方向長さを変更した。

ここで、上記セラミックグリーンシートを２５０層に積層し、この積層体を８５℃で１０００ｋｇｆ／ｃｍ^２の圧力条件で等方圧縮形成（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。圧着が完了したセラミック積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。

その後、１１５０℃以下で内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１ａｔｍ〜１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。

この際、焼成後のチップサイズはそれぞれ、１．０±０．２０ｍｍ、０．５±０．２０ｍｍ及び０．５±０．２０ｍｍ（Ｌ×Ｗ×Ｔ）及び０．６±０．１５ｍｍ×０．３±０．１５ｍｍ×０．３±０．１５ｍｍ（Ｌ×Ｗ×Ｔ）、即ち、１００５サイズ及び０６０３サイズに製作した。

次に、外部電極の形成、メッキなどの工程を経て積層セラミックキャパシタを製作した。

このように製作された積層セラミックキャパシタに、ボトルネック率による歪みクラックの発生頻度を測定するために、１．６Ｔ（ｍｍ）厚さの基板（弾性係数が２２２．０±１．２Ｎ／ｃｍ）に２ｍｍの変位を印加（４４Ｎの力）して５秒間維持した後、クラックの発生頻度数を測定した。

歪みクラック発生の有無は、セラミック本体の長さ方向の中央部で幅と厚さ方向Ｗ−Ｔに切断した断面上で、任意の領域を走査型電子顕微鏡（ＳＥＭ、 Ｓｃａｎｎｉｎｇ Ｅｌｅｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして抽出されたイメージを用いて観察した。

また、微細なクラックに対しては、集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ、ＦＩＢ）加工により分析した。

一方、ボトルネック率の増加につれて外部電極と内部電極の接触性が減少することを確認するために接触性不良の検査を行い、接触性不良は、１００万個のうち不良が発生した個数を調査した。

＊：比較例

表１は、０６０３サイズと１００５サイズでリード部が四角形状及びテーパ状を有する場合において、ボトルネック率αによる歪みクラックの発生、目標容量に対して得られる静電容量及び接触性不良の結果を示したものである。

０６０３サイズにおける比較例は、四角ボトルネックの場合は試料１０１、１１０及び１１１であり、テーパボトルネックの場合は試料１１２、１２１及び１２２である。また、１００５サイズにおける比較例は、四角ボトルネックの場合は試料１２３及び１３３であり、テーパボトルネックの場合は試料１３４及び１４４である。

表１を参照すると、１００５サイズ及び０６０３サイズを全て考慮すると、内部電極２２が印刷回路基板に平行に実装されるかまたは垂直に実装されるかに関わらず、上記リード部のボトルネック率は０＜α≦０．１２の範囲を満たすことができる。

上記リード部のボトルネック率αが０．１２を超過する場合は、０６０３サイズ及び１００５サイズの場合、内部電極を印刷回路基板に垂直実装した時に歪みクラックの発生頻度が増加したことが分かる。

また、上記リード部のボトルネック率αが０．１２を超過する場合、内部電極２２を印刷回路基板上に平行に実装した時、垂直に実装した時に比べて歪みクラックの発生頻度が低い。

但し、内部電極２２が印刷回路基板上に平行に実装される場合でも、０６０３サイズの場合は、ボトルネック率αが０．２５の範囲内で歪みクラックの発生頻度が低くなることが分かり、１００５サイズの場合は、ボトルネック率αが０．２７の範囲内で歪みクラックの発生頻度が低くなることが分かる。

また、内部電極２２が印刷回路基板上に平行に実装される場合でも、０６０３サイズの場合は、ボトルネック率αが０．２５を超過すると目標容量に対して得られる静電容量が減少し、接触性不良の数も急激に増加することが分かる。また、１００５サイズの場合は、ボトルネック率αが０．２７を超過すると目標容量に対して得られる静電容量が減少し、接触性不良の数も急激に増加することが分かる。

１０ 印刷回路基板
２０ 積層セラミックキャパシタ
２２、２４ 内部電極
４２、４４ 外部電極
ＷＬａ アクティブ領域部の幅方向長さ
ＷＬｌ リード部の幅方向長さ
α ボトルネック率（１−ＷＬｌ／ＷＬａ）

Claims (7)

1. １００５サイズ以下の積層セラミック電子部品において、
   印刷回路基板に垂直な方向性を有する内部電極が積層されるセラミック本体と、
   前記セラミック本体の、前記内部電極が積層される方向と垂直な長さ方向の両側端部に形成され、前記内部電極と電気的に連結される外部電極と
   を含み、
   前記内部電極は、誘電体層を挟んで互いに対向して容量形成に寄与するアクティブ領域部と、前記アクティブ領域部と前記外部電極とを連結するリード部と、を含み、
   前記内部電極が積層される方向及び前記長さ方向と垂直である幅方向の長さは、前記アクティブ領域部より前記リード部の方が短く、
   前記アクティブ領域部の前記幅方向の長さをＷＬａ、前記外部電極と連結される前記セラミック本体の一端面での前記リード部の前記幅方向の長さをＷＬｌ、１−ＷＬｌ／ＷＬａをボトルネック率αと定義すると、０＜α≦０．１２の範囲を満たす積層セラミック電子部品。
2. ０６０３サイズの積層セラミック電子部品において、
   印刷回路基板に平行な方向性を有する内部電極が積層されるセラミック本体と、
   前記セラミック本体の前記内部電極が積層される方向と垂直な長さ方向の両側端部に形成され、前記内部電極と電気的に連結される外部電極と、を含み、
   前記内部電極は、前記誘電体層を挟んで互いに対向して容量形成に寄与するアクティブ領域部と、前記アクティブ領域部と前記外部電極とを連結するリード部と、を含み、
   前記内部電極が積層される方向及び前記長さ方向と垂直である幅方向の長さは、前記アクティブ領域部より前記リード部の方が短く、
   前記アクティブ領域部の前記幅方向の長さをＷＬａ、前記外部電極と連結される前記セラミック本体の一端面での前記リード部の前記幅方向の長さをＷＬｌ、１−ＷＬｌ／ＷＬａをボトルネック率αと定義すると、０＜α≦０．２５の範囲を満たす積層セラミック電子部品。
3. １００５サイズの積層セラミック電子部品において、
   印刷回路基板に平行な方向性を有する内部電極が積層されるセラミック本体と、
   前記セラミック本体の前記内部電極が積層される方向と垂直な長さ方向の両側端部に形成され、前記内部電極と電気的に連結される外部電極と、を含み、
   前記内部電極は、前記誘電体層を挟んで互いに対向して容量形成に寄与するアクティブ領域部と、前記アクティブ領域部と前記外部電極とを連結するリード部と、を含み、
   前記内部電極が積層される方向及び前記長さ方向と垂直である幅方向の長さは、前記アクティブ領域部より前記リード部の方が短く、
   前記アクティブ領域部の前記幅方向の長さをＷＬａ、前記外部電極と連結される前記セラミック本体の一端面での前記リード部の前記幅方向の長さをＷＬｌ、１−ＷＬｌ／ＷＬａをボトルネック率αと定義すると、０＜α≦０．２７の範囲を満たす積層セラミック電子部品。
4. 前記リード部は、前記長さ方向における前記幅方向の長さが同一である四角形状を有する請求項１から３の何れか１項に記載の積層セラミック電子部品。
5. 前記リード部は、前記長さ方向において、前記外部電極に引き出される方向に向かいに前記幅方向の長さが減少するテーパ形状を有する請求項１から３の何れか１項に記載の積層セラミック電子部品。
6. 前記セラミック本体の長さ、幅、及び厚さはそれぞれ、１．０±０．２０ｍｍ、０．５±０．２０ｍｍ及び０．５±０．２０ｍｍの範囲、または０．６±０．１５ｍｍ、０．３±０．１５ｍｍ、及び０．３±０．１５ｍｍの範囲を有する請求項１から５の何れか１項に記載の積層セラミック電子部品。
7. 前記内部電極は、前記セラミック本体内で１７０〜５００層に積層される請求項１から６の何れか１項に記載の積層セラミック電子部品。

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