KR101523630B1 - 적층형 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 소형 및 고성능이면서 내습성이 높은 적층형 세라믹 전자부품을 제공한다.
전자부품(1)은 세라믹 소결체(10)와, 세라믹 소결체(10)의 내부에, 제3방향에 있어서 세라믹층(15)을 개재하여 서로 대향하도록 번갈아 마련되어 있는 복수의 제1 및 제2 내부전극(11, 12)을 구비하고 있다. 제1 및 제2 내부전극(11, 12) 각각은 제3 또는 제4면(10a, 10b)에 노출되어 있는 한편, 제5 및 제6면(10e, 10f)에 노출되지 않도록 마련되어 있다. 세라믹 소결체(10)의 제1방향(L)에서의 양 단부(10G, 10F)에는 제1 및 제2 내부전극(11, 12)을 구성하는 금속과 세라믹 소결체의 고용체로 이루어지는 이상영역(16a, 16b)이, 제3방향(W)에 있어서 상기 제1 및 제2 내부전극(11, 12)이 마련되어 있는 영역의 한쪽 단부에서 다른쪽 단부에 걸쳐 연속해서 형성되어 있다.

Description

적층형 세라믹 전자부품{LAMINATION TYPE CERAMIC ELECTRONIC PART}
본 발명은 적층형 세라믹 전자부품에 관한 것이다. 특히 본 발명은 직육면체형상의 세라믹 소결체와, 세라믹 소결체의 내부에, 세라믹층을 개재하여 서로 대향하도록 번갈아 마련되어 있는 복수의 제1 및 제2 내부전극을 구비하는 적층형 세라믹 전자부품에 관한 것이다.
종래, 휴대전화나 노트북 컴퓨터 등의 전자기기에 있어서, 예를 들면 적층 세라믹 콘덴서 등의 적층형 세라믹 전자부품이 많이 이용되고 있다.
최근, 적층 세라믹 콘덴서의 소형, 대용량화가 진행되어 오고 있다. 종래, 알루미늄 전해 콘덴서나 탄탈 콘덴서가 이용되고 있던 전원회로 등에서도 10~100㎌의 대용량 적층 세라믹 콘덴서가 사용되고 있다. 일반적으로 정전용량은 비유전율, 내부전극의 대향 면적, 내부전극의 적층 매수에 비례하고, 유전체층의 두께에 반비례한다. 이 때문에, 정해진 치수 내에서 큰 정전용량을 얻기 위해 다양한 연구가 이루어지고 있다. 대용량 적층 세라믹 콘덴서는 유전체층이 두께 1㎛ 이하에까지 달해, 티탄산 바륨 등의 유전체 재료에는 높은 결정성을 유지하면서 입자경을 1㎛ 이하로 미세화할 것이 요구된다. 또한 내부전극의 적층 매수는 1000층에 달하는 것도 있어, 평활하고 커버리지가 좋은 전극이 요구된다. 또, 제조 과정에서 세라믹층과 내부전극은 일체로 소결되어 모놀리식(monolithic) 구조로 되는데, 소결시의 팽창, 수축에 의해 발생하는 내부 응력을 저감시켜 구조 결함이 없는 구조체가 요구된다.
그에 따라, 예를 들면 하기 특허문헌 1 등에 있어서, 세라믹 그린시트 및 내부전극을 박층화하여 고(高)적층화해도 소성 후에 크랙이나 디라미네이션(delamination) 등의 결함을 방지할 수 있는 적층 세라믹 전자부품 및 그 제조방법이 다양하게 제안되어 있다.
일본국 공개특허공보 2003-318060호
적층형 세라믹 전자부품을 고기능화하는 방법 중 하나로서, 높은 기능을 가지는 세라믹 재료를 개발하는 방법을 들 수 있다. 그러나 높은 기능을 가지는 세라믹 재료의 개발에는 시간과 노력이 필요하게 된다.
적층형 세라믹 전자부품을 고기능화하는 다른 방법으로는 세라믹층을 박층화하고 적층 수를 증대시키는 동시에, 내부전극의 대향 면적을 증대시키는 방법을 들 수 있다.
그러나 내부전극의 대향 면적을 증대시키기 위해, 내부전극이 마련되어 있지 않은 갭부를 작게 했을 경우, 충분히 높은 내습성이 얻어지지 않게 되는 경우가 있었다. 즉, 높은 성능과 높은 내습성의 양립이 곤란해진다는 문제가 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 소형이고 고성능이면서 내습성이 높은 적층형 세라믹 전자부품을 제공하는 것에 있다.
본 발명에 따른 적층형 세라믹 전자부품은 직육면체형상의 세라믹 소결체와, 복수의 제1 및 제2 내부전극을 구비하고 있다. 세라믹 소결체는 제1 및 제2면과, 제3 및 제4면과, 제5 및 제6면을 가진다. 제1 및 제2면은 제1방향과 제2방향을 따라 연장되어 있다. 제2방향은 제1방향에 수직이다. 제3 및 제4면은 제3방향과 제1방향을 따라 연장되어 있다. 제3방향은 제1 및 제2방향 양쪽에 수직이다. 제5 및 제6면은 제2 및 제3방향을 따라 연장되어 있다. 세라믹 소결체는 복수의 세라믹층을 포함한다. 복수의 세라믹층은 제3방향을 따라 적층되어 있다. 복수의 제1 및 제2 내부전극은, 세라믹 소결체의 내부에, 제3방향에 있어서 세라믹층을 개재하여 서로 대향하도록 번갈아 마련되어 있다. 복수의 제1 및 제2 내부전극은 금속을 포함한다. 제1 및 제2 내부전극 각각은 제3 또는 제4면에 노출되어 있는 한편, 제5 및 제6면에는 노출하지 않도록 마련되어 있다. 세라믹 소결체의 제1방향에서의 양 단부에는, 제1 및 제2 내부전극을 구성하는 금속과 세라믹 소결체와의 고용체로 이루어지는 이상영역(heterogeneous region)이, 제3방향에 있어서 상기 제1 및 제2 내부전극이 마련되어 있는 영역의 한쪽 단부에서 다른쪽 단부에 걸쳐 연속해서 형성되어 있다.
본 발명에 따른 적층 세라믹 전자부품의 어느 특정한 국면에서는, 제1방향이 길이방향이고, 제2방향이 폭방향이고, 제3방향이 두께방향이며, 제1 및 제2면이 제1 및 제2주면(主面)이고, 제3 및 제4면이 제1 및 제2측면이고, 제5 및 제6면이 제1 및 제2단면이다. 즉, 적층형 세라믹 전자부품은 직육면체형상의 세라믹 소결체와, 복수의 제1 및 제2 내부전극을 구비하고 있다. 세라믹 소결체는 제1 및 제2주면과, 제1 및 제2측면과, 제1 및 제2단면을 가진다. 제1 및 제2주면은 길이방향과 폭방향을 따라 연장되어 있다. 폭방향은 길이방향에 수직이다. 제1 및 제2측면은 두께방향과 길이방향을 따라 연장되어 있다. 두께방향은 길이방향 및 폭방향 양쪽에 수직이다. 제1 및 제2단면은 폭방향 및 두께방향을 따라 연장되어 있다. 세라믹 소결체는 복수의 세라믹층을 포함한다. 복수의 세라믹층은 두께방향을 따라 적층되어 있다. 복수의 제1 및 제2 내부전극은 세라믹 소결체의 내부에, 두께방향에 있어서 세라믹층을 개재하여 서로 대향하도록 번갈아 마련되어 있다. 복수의 제1 및 제2 내부전극은 금속을 포함한다. 제1 및 제2 내부전극 각각은 제1 또는 제2측면에 노출되어 있는 한편, 제1 및 제2단면에는 노출하지 않도록 마련되어 있다. 세라믹 소결체의 길이방향에 있어서의 양 단부에는, 제1 및 제2 내부전극을 구성하는 금속과 세라믹 소결체와의 고용체로 이루어지는 이상영역이, 두께방향에 있어서 상기 제1 및 제2 내부전극이 마련되어 있는 영역의 한쪽 단부에서 다른쪽 단부에 걸쳐 연속해서 형성되어 있다.
본 발명에 따른 적층 세라믹 전자부품의 다른 특정한 국면에서는, 제1방향이 길이방향이고, 제2방향이 두께방향이고, 제3방향이 폭방향이며, 제1 및 제2면이 제1 및 제2측면이고, 제3 및 제4면이 제1 및 제2주면이고, 제5 및 제6면이 제1 및 제2단면이다.
본 발명에 따른 적층형 세라믹 전자부품의 다른 특정한 국면에서는, 세라믹 소결체의 제1방향에서의 양 단부 각각은, 제1 및 제2 내부전극이 모두 마련되어 있지 않은 사이드 갭부와, 사이드 갭부 이외의 내층부를 포함하고, 이상영역은 사이드 갭부와 내층부의 양쪽에 걸쳐 형성되어 있다. 이 구성에 의하면, 적층형 세라믹 전자부품의 내습성을 더욱 향상시킬 수 있다.
본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 이상영역에 고용되어 있는 금속은 Ni, Mg, B, Mn, Li, Si, Ti 및 Ba 중 적어도 하나의 금속이다.
본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 세라믹층의 제3방향을 따른 두께는 0.8㎛ 이하이다. 이 구성에 의하면, 제3방향에서의 이상영역의 연속성을 높일 수 있다. 따라서 적층형 세라믹 전자부품의 내습성을 더욱 향상시킬 수 있다.
본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 이상영역은, 제1방향을 따른 제1 및 제2 내부전극의 단부를 지나고, 제5 및 제6면과 평행한 면을 따라 절단한 세라믹 소결체의 단면에 있어서, 제1 및 제2 내부전극이 대향하고 있는 영역의 88면적% 이상의 부분에 형성되어 있다. 이 구성에 의하면, 적층형 세라믹 전자부품의 내습성을 더욱 향상시킬 수 있다.
본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 세라믹 소결체의 제1방향에서의 양 단부 각각은, 제1 및 제2 내부전극이 모두 마련되어 있지 않은 사이드 갭부와, 사이드 갭부 이외의 내층부를 포함하고, 제1방향에 있어서, 세라믹 소결체의 길이에 대한 사이드 갭부의 길이의 비가 30% 이하이다. 이 경우, 적층형 세라믹 전자부품의 내습성이 저하하기 쉽기 때문에, 내습성을 향상시킬 수 있는 본 발명이 특히 유효하다.
본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정한 국면에서는, 세라믹 소결체의 제1방향에서의 양 단부 각각은, 제1 및 제2 내부전극이 모두 마련되어 있지 않은 사이드 갭부와, 사이드 갭부 이외의 내층부를 포함하고, 사이드 갭부의 제1방향에서의 길이가 30㎛ 이하이다. 이 경우, 적층형 세라믹 전자부품의 내습성이 저하되기 쉽기 때문에, 내습성을 향상시킬 수 있는 본 발명이 특히 유효하다.
본 발명에서는, 세라믹 소결체의 제1방향에서의 양 단부에는, 제1 및 제2 내부전극을 구성하는 금속과 세라믹 소결체의 고용체로 이루어지는 이상영역이, 제3방향에 있어서 상기 제1 및 제2 내부전극이 마련되어 있는 영역의 한쪽 단부에서 다른쪽 단부에 걸쳐 연속해서 형성되어 있다. 이상영역은 세라믹층보다 수분의 투과성이 낮다. 이 때문에, 세라믹 소결체의 제1방향에서의 양 단부에서 적층형 세라믹 전자부품 내부로 수분이 진입하는 것을 효과적으로 억제할 수 있다. 따라서 소형화 및 고성능화와, 높은 내습성과의 양립을 꾀할 수 있다.
도 1은 본 발명의 한 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 2는 도 1의 선II-II을 따라 자른 약도적 단면도이다.
도 3은 도 2의 선III-III을 따라 자른 약도적 단면도이다.
도 4는 도 2의 선IV-IV을 따라 자른 약도적 단면도이다.
도 5는 도 1의 선V-V을 따라 자른 약도적 단면도이다.
도 6은 도 5의 VI 부분의 확대 약도적 단면도이다.
도 7은 도 5의 VII 부분의 확대 약도적 단면도이다.
도 8은 도체 패턴이 인쇄된 세라믹 그린시트의 약도적 평면도이다.
도 9는 세라믹 부재의 약도적 사시도이다.
도 10은 양측면상에 세라믹층을 형성하는 공정을 나타내는 약도적 사시도이다.
도 11은 실시예에 있어서의 이상영역의 관찰 위치를 설명하기 위한, 도 5의 선XI-XI을 따라 자른 약도적 단면도이다.
도 12는 변형예에 따른 세라믹 전자부품의 약도적 단면도이다.
도 13은 본 발명의 다른 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 14는 도 13의 선II-II을 따라 자른 약도적 단면도이다.
도 15는 도 13의 선III-III을 따라 자른 약도적 단면도이다.
도 16은 도 13의 선IV-IV을 따라 자른 약도적 단면도이다.
도 17은 도 16의 V 부분의 확대 약도적 단면도이다.
도 18은 도 16의 VI 부분의 확대 약도적 단면도이다.
도 19는 도체 패턴이 인쇄된 세라믹 그린시트의 약도적 사시도이다.
도 20은 적층체를 형성하는 공정을 설명하기 위한 약도적 정면도이다.
도 21은 세라믹 부재의 약도적 사시도이다.
도 22는 양 단면상에 세라믹층을 형성하는 공정을 나타내는 약도적 사시도이다.
도 23은 세라믹 소결체의 약도적 사시도이다.
(제1 실시형태)
이하, 본 발명을 실시한 바람직한 형태의 일례로서, 도 1에 나타내는 세라믹 전자부품(2)에 대하여 설명한다. 단, 본 발명의 세라믹 전자부품은 세라믹 전자부품(2)에 전혀 한정되지 않는다.
도 1은 본 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다. 도 2는 도 1의 선II-II을 따라 자른 약도적 단면도이다. 도 3은 도 2의 선III-III을 따라 자른 약도적 단면도이다. 도 4는 도 2의 선IV-IV을 따라 자른 약도적 단면도이다. 도 5는 도 1의 선V-V을 따라 자른 약도적 단면도이다. 도 6은 도 5의 VI 부분의 확대 약도적 단면도이다. 도 7은 도 5의 VII 부분의 확대 약도적 단면도이다.
도 1에 나타내는 바와 같이, 본 실시형태의 세라믹 전자부품(2)은 직육면체형상의 세라믹 소결체(10)를 구비하고 있다. 세라믹 소결체(10)는 제1 및 제2주면(10a, 10b)(제1 및 제2면)과, 제1 및 제2측면(10c, 10d)(제3 및 제4면)과, 제1 및 제2단면(10e, 10f)(제5 및 제6면)을 구비하고 있다. 제1 및 제2주면(10a, 10b)(제1 및 제2면)은 길이방향(L)(제1방향) 및 폭방향(W)(제2방향)을 따라 연장되어 있다. 제1 및 제2측면(10c, 10d)(제3 및 제4면)은 길이방향(L)(제1방향) 및 두께방향(T)(제3방향)을 따라 연장되어 있다. 제1 및 제2단면(10e, 10f)(제5 및 제6면)은 폭방향(W)(제2방향) 및 두께방향(T)(제3방향)을 따라 연장되어 있다.
세라믹 소결체(10)는 세라믹 재료를 포함한다. 본 실시형태에서는, 세라믹 소결체(10)에는 세라믹 재료 외에 Si나 유리 성분 등의 소성 조제 등이 포함되어 있다. 소성 조제로서의 유리 성분의 구체예로는 알칼리 금속 성분이나 알칼리 토류 금속 성분을 포함하는 규산염 유리, 붕산염 유리, 붕규산 유리, 인산염 유리 등을 들 수 있다.
세라믹 재료의 종류는 세라믹 전자부품(2)에 요구되는 기능 등에 따라서 적절히 선택할 수 있다.
예를 들어 제조하려는 세라믹 전자부품(2)이 콘덴서일 경우에는 유전체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 유전체 세라믹의 구체예로는 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다. 유전체 세라믹에는 예를 들면 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 부성분을 적절히 첨가해도 된다.
예를 들어 제조하려는 세라믹 전자부품(2)이 세라믹 압전소자일 경우에는 압전 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 압전 세라믹의 구체예로는 예를 들면 PZT(티탄산 지르콘산납)계 세라믹 등을 들 수 있다.
예를 들어 제조하려는 세라믹 전자부품(2)이 서미스터 소자일 경우에는 반도체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 반도체 세라믹의 구체예로는 예를 들면 스피넬계 세라믹 등을 들 수 있다.
예를 들어 제조하려는 세라믹 전자부품(2)이 인덕터 소자일 경우에는 자성체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 자성체 세라믹의 구체예로는 예를 들면 페라이트 세라믹 등을 들 수 있다.
도 2~도 5에 나타내는 바와 같이, 세라믹 소결체(10)의 내부에는 복수의 제1 및 제2 내부전극(11, 12)이 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각은 제1 및 제2주면(10a, 10b)에 대하여 평행하게 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각의 평면형상은 직사각형이다. 복수의 제1 및 제2 내부전극(11, 12)은 두께방향(T)에 있어서 서로 대향하도록 번갈아 배치되어 있다. 즉, 제1 및 제2 내부전극(11, 12)은 두께방향(T)에 있어서, 세라믹 소결체(10)에 복수개 마련된 세라믹층(15)을 개재하여 대향하도록 배치되어 있다. 한편, 세라믹층(15)의 두께방향(T)을 따른 두께는 특별히 한정되지 않는다. 세라믹층(15)의 두께방향(T)을 따른 두께는 예를 들면 0.8㎛ 이하인 것이 바람직하다.
제1 내부전극(11)은 제1 단면(10e)에 노출되어 있는 한편, 제2단면(10f), 제1 및 제2주면(10a, 10b)과 제1 및 제2측면(10c, 10d)에는 노출되어 있지 않다. 한편 제2 내부전극(12)은 제2단면(10f)에 노출되어 있는 한편, 제1 단면(10e), 제1 및 제2주면(10a, 10b)과 제1 및 제2측면(10c, 10d)에는 노출되어 있지 않다.
제1 단면(10e)상에는 제1 외부전극(13)이 마련되어 있다. 제1 외부전극(13)은 제1 내부전극(11)에 접속되어 있다. 한편 제2단면(10f)상에는 제2 외부전극(14)이 마련되어 있다. 제2 외부전극(14)은 제2 내부전극(12)에 접속되어 있다.
한편, 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)의 형성 재료는 도전 재료인 한 특별히 한정되지 않는다. 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)은 예를 들면 Ag, Au, Pt, Pd, Ni, Cr, Al, Cu 등의 금속이나, 그 금속들 중 1종 이상을 포함하는 합금으로 형성할 수 있다. 또한 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)은 복수의 도전막의 적층체로 구성되어 있어도 된다.
도 2~도 5에 나타내는 바와 같이, 세라믹 소결체(10)에는 제1 및 제2 외층부(10A, 10B)와, 제1 및 제2 갭부(10C, 10D)와, 내층부(10E)가 마련되어 있다.
제1 및 제2 외층부(10A, 10B)는 제1 및 제2 내부전극의 대향방향(=두께방향(T))에 있어서, 제1 및 제2 내부전극(11, 12)이 마련되어 있는 부분보다도 외측에 위치하는 부분이다. 구체적으로는 본 실시형태에서는, 제1 및 제2 외층부(10A, 10B)는 세라믹 소결체(10)의 두께방향(T)에 있어서의 양 단부에 마련되어 있다.
제1 및 제2 갭부(10C, 10D)는 대향방향(=두께방향(T))에서 봤을 때에 제1 및 제2 내부전극(11, 12)이 모두 마련되어 있지 않은 부분이다. 구체적으로는 본 실시형태에서는, 제1 및 제2 갭부(10C, 10D)는 세라믹 소결체(10)의 폭방향(W)에 있어서의 양 단부에 마련되어 있다.
내층부(10E)는 세라믹 소결체(10)의 제1 및 제2 외층부(10A, 10B)와 제1 및 제2 갭부(10C, 10D)를 제외한 부분이다. 구체적으로는 본 실시형태에서는 세라믹 소결체(10)의 두께방향(T)의 양 단부와 폭방향(W)의 양 단부를 제외한 영역에 마련되어 있다. 내층부(10E)는 두께방향(T)에 있어서 제1 및 제2 내부전극(11, 12)이 서로 대향하고 있는 부분과, 두께방향(T)에서 봤을 때에 제1 또는 제2 내부전극(11, 12)만 마련되어 있는 부분을 포함하고 있다.
본 실시형태에서는 도 5~도 7에 나타내는 바와 같이, 폭방향(W)에서의 양 단부(세라믹 소결체(10)의 제1 및 제2측면(10c, 10d)측의 단부)(10G, 10F)에는 이상영역(16a, 16b)이 형성되어 있다. 이상영역(16a, 16b)은 제1 및 제2 내부전극(11, 12)을 구성하는 금속과, 세라믹 소결체(10)에 포함되는 금속의 고용체로 이루어진다. 이 때문에, 이상영역(16a, 16b)에는 세라믹층(15)에 포함되는 금속 성분도 포함되어 있다. 구체적으로 본 실시형태에서는, 이상영역(16a, 16b)에는 제1 및 제2 내부전극(11, 12)을 구성하는 금속이 세라믹 소결체(10)에 고용되어 이루어지는 부분과, 세라믹 소결체(10)의 성분이 제1 및 제2 내부전극(11, 12)에 고용되어 이루어지는 부분을 포함하고 있다.
이상영역(16a, 16b)은 두께방향(T)에 있어서, 제1 및 제2 내부전극(11, 12)이 마련되어 있는 내층부(10E)의 한쪽 단부에서 다른쪽 단부에 걸쳐 연속하고 있다. 여기서 이상영역(16a, 16b)은 세라믹층(15)보다 수분의 투과성이 낮다. 또한 이상영역(16a, 16b)은 소결 온도가 낮고, 치밀화하기 쉬우며 공극이 적다. 이 때문에, 세라믹 소결체(10)의 단부(10G, 10F)로부터 적층형 세라믹 전자부품(2) 내부로 수분이 진입하는 것을 효과적으로 억제할 수 있다. 따라서 갭부(10C, 10D)를 작게 하고, 제1 및 제2 내부전극(11, 12)의 대향 면적을 크게 함으로써, 소형화 및 고성능화를 꾀한 경우에도 적층형 세라믹 전자부품(2) 내부로의 수분 진입에 의한 성능 열화를 효과적으로 억제할 수 있다. 따라서 소형화 및 고성능화와, 높은 내습성과의 양립을 꾀할 수 있다.
이와 같이 본 실시형태에서는 이상영역(16a, 16b)이 형성됨으로써, 높은 내습성이 실현된다. 이 때문에 갭부(10C, 10D)를 작게 할 수 있다. 따라서 예를 들면 폭방향(W)에 있어서, 세라믹 소결체(10)의 길이에 대한 갭부(10C, 10D)의 길이의 비를 30% 이하로 할 수 있다. 또, 예를 들면 폭방향(W)에서의 갭부(10C, 10D)의 길이를 30㎛ 이하로 할 수 있다. 이렇게 함으로써, 한층 더한 소형화 및 고성능화와, 한층 높은 내습성과의 양립을 꾀할 수 있다. 한편 폭방향(W)에 있어서, 세라믹 소결체(10)의 길이에 대한, 갭부(10C, 10D)의 길이의 비의 바람직한 하한은 3%이다. 폭방향(W)에서의 갭부(10C, 10D)의 길이의 바람직한 하한은 5㎛이다. 이에 따르면, 한층 더한 고용량화를 실현할 수 있다.
보다 높은 내습성을 얻는 관점에서는, 이상영역(16a, 16b)이 두께방향(T)의 한쪽 단부에서 다른쪽 단부에 걸쳐, 높은 균일성으로 연속해서 형성되어 있는 것이 바람직하다. 즉, 두께방향(T)에 있어서 제1 또는 제2 내부전극(11, 12)이 마련되어 있지 않은 부분에서의 이상영역(16a, 16b)의 두께가, 두께방향(T)에 있어서 제1 또는 제2 내부전극(11, 12)이 마련되어 있는 부분에서의 이상영역(16a, 16b)의 두께와 가까운 것이 바람직하다. 바꿔 말하면, 두께방향(T)에 있어서, 제1 또는 제2 내부전극(11, 12)이 마련되어 있지 않은 부분에도, 제1 또는 제2 내부전극(11, 12)이 마련되어 있는 부분과 거의 같은 두께의 이상영역(16a, 16b)이 형성되어 있는 것이 바람직하다. 따라서 세라믹층(15)의 두께는 얇은 것이 바람직하다. 구체적으로는, 세라믹층(15)의 두께방향(T)을 따른 두께는 0.8㎛ 이하인 것이 바람직하다.
또한 보다 높은 내습성을 얻는 관점에서는, 이상영역(16a, 16b)은 단부(10F, 10G) 중의, 제1 및 제2 내부전극(11, 12)이 모두 마련되어 있지 않은 사이드 갭부(10C, 10D)와, 사이드 갭부(10C, 10D) 이외의 부분(10H, 10I)의 양쪽에 걸쳐 형성되어 있는 것이 바람직하다. 또, 이상영역(16a, 16b)은 폭방향(W)을 따른 제1 및 제2 내부전극(11, 12)의 단부를 지나고, 길이방향(L) 및 두께방향(T)을 따른 단면에 있어서, 제1 및 제2 내부전극이 대향하고 있는 영역의 88면적% 이상의 부분에 형성되어 있는 것이 바람직하다. 이상영역(16a, 16b)은 사이드 갭부(10C, 10D) 전체에 형성되어 있어도 된다.
한편, 이상영역(16a, 16b)이 형성되어 있는 영역의 특정은 적층형 세라믹 전자부품(2)을 절단함으로써 노출된 단면을 전자 현미경 등으로 관찰함으로써 실시할 수 있다.
이상영역(16a, 16b)에 고용되어 있는 금속은 특별히 한정되지 않는다. 이상영역(16a, 16b)에는 예를 들면 Ni, Mg, B, Mn, Li, Si, Ti 및 Ba 중 적어도 하나의 금속이 고용되어 있어도 된다. 그 중에서도 이상영역(16a, 16b)에는 Si, Li, B가 고용되어 있는 것이 바람직하다. 융점이 내려가고, 소결이 진행하기 쉬워져 치밀화할 수 있기 때문이다.
다음으로 본 실시형태의 세라믹 전자부품(2)의 제조방법의 일례에 대하여, 도 8~도 11을 참조하면서 상세하게 설명한다.
먼저, 도 8에 나타내는 세라믹 그린시트(20)를 성형한다. 세라믹 그린시트(20)의 성형방법은 특별히 한정되지 않는다. 세라믹 그린시트(20)의 성형은 예를 들면 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등으로 실시할 수 있다.
다음으로 세라믹 그린시트(20) 위에 도체 패턴(21)을 형성한다. 이 도체 패턴(21)은 제1 및 제2 내부전극(11, 12)을 형성하기 위한 것이다. 도체 패턴(21)의 형성방법은 특별히 한정되지 않는다. 도체 패턴(21)은 예를 들면 스크린 인쇄법, 잉크젯법, 그라비어 인쇄법 등으로 형성할 수 있다.
다음으로 도체 패턴(21)이 형성된 복수의 세라믹 그린시트(20)를 적층함으로써 적층체를 형성한다. 구체적으로는 먼저, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층한 후에, 도체 패턴(21)이 형성되어 있는 세라믹 그린시트(20)를, x방향의 한쪽과 다른쪽에 번갈아 비켜 놓아서 복수장 적층한다. 또 그 위에, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층하여 적층체를 완성시킨다. 여기서 처음과 마지막에 적층하는, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)는 제1 및 제2 외층부(10A, 10B)를 형성하기 위한 것이다.
다음으로 적층체를 도 8에 나타내는 커트 라인(L)을 따라 절단함으로써, 도 9에 나타내는 직육면체형상의 세라믹 부재(23)를 복수개 형성한다. 한편 적층체의 절단은 다이싱이나 푸쉬 커팅(push cutting)에 의해 실시할 수 있다. 또 레이저를 이용하여 적층체를 절단해도 된다.
다음으로 도 10에 나타내는 바와 같이, 세라믹 부재(23)의 측면(23e, 23f) 위에, 측면(23e, 23f)을 덮도록 세라믹층(24, 25)을 형성한다. 이 세라믹층(24, 25)은 제1 및 제2 사이드 갭부(10C, 10D)를 형성하기 위한 것이다.
한편 세라믹층(24, 25)의 형성방법은 특별히 한정되지 않으며, 스크린 인쇄법 등의 인쇄법, 잉크젯법, 그라비어 코팅법 등의 코팅법, 분무법 등으로 실시할 수 있다.
다음으로 세라믹층(24, 25)을 형성한 세라믹 부재(23)를 소결한다. 이로써 세라믹 소결체(10)를 완성시킨다.
그리고 마지막으로 제1 및 제2 외부전극(13, 14)을 형성함으로써 세라믹 전자부품(2)을 완성시킨다. 한편 제1 및 제2 외부전극(13, 14)의 형성방법은 특별히 한정되지 않는다. 제1 및 제2 외부전극(13, 14)은 예를 들면 도전성 페이스트를 도포한 후에 베이킹함으로써 형성해도 된다. 그 경우, 상기 세라믹 부재(23)의 소성 전에 도전성 페이스트를 도포하고, 소성과 동시에 제1 및 제2 외부전극(13, 14)을 형성해도 된다. 또한 제1 및 제2 외부전극(13, 14)은 예를 들면 도금 등으로 형성해도 된다.
(실험예)
상기 제1 실시형태에 따른 세라믹 전자부품(2)을, 상기 제1 실시형태에서 설명한 방법을 이용하여 하기의 조건으로 제작하였다.
(이상률의 측정)
제작한 각 샘플의 이상영역을 관찰하는 동시에 이상률을 측정하였다. 구체적으로는 이하의 요령으로 이상률을 측정하였다.
세라믹층의 조성: BaTiO3에 Mg을 첨가한 것(단, Mg 첨가량은 샘플 1~5에서 각각 0mol%, 2mol%, 3mol%, 4mol%, 6mol%)
세라믹층의 두께: 0.8㎛
내부전극의 재질: Ni
내부전극의 두께: 0.5㎛
내부전극의 층 수: 400
소성 온도: 1200℃
소성 분위기: 환원성 분위기(1200℃에의 산소분압: 1.05×10-9MPa)
외부전극의 재질: Cu
외부전극의 두께: 40㎛
외부전극의 베이킹 온도: 850℃
외부전극의 베이킹 시간: 1시간
외부전극의 베이킹 분위기: 환원성 분위기
즉, 먼저 각 샘플의 측면측의 부분을 측면과 평행하게 연마하여 관찰하는 것을, 이상영역이 관찰되게 될 때까지 반복해서 실시하였다.
다음으로 노출된 단면 중, 도 11에 나타내는 중앙영역(A1), 끝영역(A2, A3) 각각에 대하여, 주사형 전자 현미경(니혼덴시 가부시키가이샤 제품 JSM-5800)을 이용하여, 가속 전압 20kV, 배율 15000배, 정밀도 ±0.01㎛로 촬영하였다. 한편 주사형 전자 현미경에 의한 촬영은 중앙영역(A1), 끝영역(A2, A3) 각각에 대하여, 길이방향(L)의 중앙에 있어서의 상부, 중부 및 하부 3군데를, 100㎛(길이방향(L))×75㎛(두께방향(T))의 시야 범위를 두께방향(T)을 따라 복수 연결시킴으로써 실시하였다.
다음으로 얻어진 전자 현미경 사진을 이용하여, 제1 및 제2 내부전극이 마련되어 있는 영역에 있어서 이상영역이 연속해서 형성되어 있는지 여부를 확인하였다. 구체적으로는, 모든 시야 범위에서, 이웃하는 제1 및 제2 내부전극 사이에서 이상영역이 연속되어 있었을 경우에는 연속성 있음으로 판단하고, 연속되지 않은 부분이 있었을 경우에는 연속성 없음으로 판단하였다. 결과를 하기의 표 1에 나타낸다.
다음으로 얻어진 전자 현미경사진을 2값화함으로써 이상영역을 특정하였다. 그리고 각 시야에서 이상영역이 차지하는 면적비율을 이상률로서 산출하였다. 결과를 하기의 표 1에 나타낸다.
(내습 부하 시험)
각 샘플에 대하여 하기의 요령으로 내습 부하 시험을 실시하였다. 구체적으로는 각 샘플을 85℃, 습도 85%의 고온 고습 분위기 중에 배치한 상태로 4V의 전압을 1000시간 인가하였다. 그 후, 각 샘플의 절연 저항(IR)을 측정하였다. 그 결과, 절연 저항이 1MΩ 이상이었던 것을 양품(良品)으로 판단하고, 절연 저항이 1MΩ 미만이었던 것을 불량품으로 판단하였다. 각 샘플의 불량률(불량품의 수/샘플 수)을 하기의 표 1에 나타낸다.
Mg 첨가량(mol%) 연속성 이상률(%) 내습 시험 불량수
샘플 1 0 없음 0 23/72
샘플 2 2 있음 63 5/72
샘플 3 3 있음 78 1/72
샘플 4 4 있음 88 0/72
샘플 5 6 있음 94 0/72
상기 표 1에 나타내는 바와 같이, 이상영역이 연속해서 형성되어 있는 샘플2~5는 뛰어난 내습성을 나타냈다. 이러한 결과로부터, 이상영역을 연속해서 형성함으로써 내습성을 향상시킬 수 있음을 알 수 있다. 또, 보다 뛰어난 내습성을 얻는 관점에서는 이상률이 60% 이상인 것이 바람직하고, 75% 이상인 것이 보다 바람직하며, 80% 이상인 것이 더욱 바람직하고, 88% 이상인 것이 특히 바람직함을 알 수 있다.
(변형예)
도 12에 나타내는 바와 같이, 외층부(10A, 10B)에도 이상영역(16c, 16d)이 형성되어 있는 것이 바람직하고, 외층부(10A, 10B)에도 이상영역(16c, 16d)이 연속해서 형성되어 있는 것이 보다 바람직하다. 이 경우, 더욱 뛰어난 내습성을 실현할 수 있다.
(제2 실시형태)
이하, 본 발명을 실시한 바람직한 형태의 다른 예로서, 도 13에 나타내는 세라믹 전자부품(1)에 대하여 설명한다. 단, 본 발명의 세라믹 전자부품은 세라믹 전자부품(1)에 전혀 한정되지 않는다. 한편 본 실시형태의 설명에 있어서, 상기 제1 실시형태와 실질적으로 공통된 기능을 가지는 부재를 공통된 부호로 참조하고 있다.
도 13은 본 실시형태의 세라믹 전자부품의 약도적 사시도이다. 도 14는 도 13의 선II-II을 따라 자른 약도적 단면도이다. 도 15는 도 13의 선III-III을 따라 자른 약도적 단면도이다. 도 16은 도 13의 선IV-IV을 따라 자른 약도적 단면도이다.
도 13에 나타내는 바와 같이, 본 실시형태의 세라믹 전자부품(1)은 직육면체형상의 세라믹 소결체(10)를 구비하고 있다. 세라믹 소결체(10)는 제1 및 제2주면(10a, 10b)(제3 및 제4면)과, 제1 및 제2측면(10c, 10d)(제1 및 제2면)과, 제1 및 제2단면(10e, 10f)(제5 및 제6면)을 구비하고 있다. 제1 및 제2주면(10a, 10b)(제3 및 제4면)은 길이방향(L)(제1방향) 및 폭방향(W)(제3방향)을 따라 연장되어 있다. 제1 및 제2측면(10c, 10d)(제1 및 제2면)은 길이방향(L)(제1방향) 및 두께방향(T)(제2방향)을 따라 연장되어 있다. 제1 및 제2단면(10e, 10f)(제5 및 제6면)은 폭방향(W)(제3방향) 및 두께방향(T)(제2방향)을 따라 연장되어 있다.
한편, 본 발명에서 "직육면체"에는 각부(角部)나 능선부의 적어도 일부가 모따기나 R모따기되어 있는 것도 포함하기로 한다.
세라믹 소결체(10)는 세라믹 재료를 포함한다. 본 실시형태에서는, 세라믹 소결체(10)에는 세라믹 재료 외에 Si나 유리 성분 등의 소성 조제 등이 포함되어 있다. 소성 조제로서의 유리 성분의 구체예로는 알칼리 금속 성분이나 알칼리 토류 금속 성분을 포함하는 규산염 유리, 붕산염 유리, 붕규산 유리, 인산염 유리 등을 들 수 있다.
세라믹 재료의 종류는 세라믹 전자부품(1)에 요구되는 기능 등에 따라 적절히 선택할 수 있다.
예를 들어 제조하려는 세라믹 전자부품(1)이 콘덴서일 경우에는 유전체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 유전체 세라믹의 구체예로는 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다. 유전체 세라믹에는 예를 들면 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 부성분을 적절히 첨가해도 된다.
예를 들어 제조하려는 세라믹 전자부품(1)이 세라믹 압전소자일 경우에는 압전 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 압전 세라믹의 구체예로는 예를 들면 PZT(티탄산 지르콘산납)계 세라믹 등을 들 수 있다.
예를 들어 제조하려는 세라믹 전자부품(1)이 서미스터 소자일 경우에는 반도체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 반도체 세라믹의 구체예로는 예를 들면 스피넬계 세라믹 등을 들 수 있다.
예를 들어 제조하려는 세라믹 전자부품(1)이 인덕터 소자일 경우에는 자성체 세라믹으로 세라믹 소결체(10)를 형성할 수 있다. 자성체 세라믹의 구체예로는 예를 들면 페라이트 세라믹 등을 들 수 있다.
도 14 및 도 15에 나타내는 바와 같이, 세라믹 소결체(10)의 내부에는 복수의 제1 및 제2 내부전극(11, 12)이 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각은 제1 및 제2측면(10c, 10d)에 대하여 평행하게 마련되어 있다. 제1 및 제2 내부전극(11, 12) 각각의 평면형상은 직사각형이다. 복수의 제1 및 제2 내부전극(11, 12)은 폭방향(W)에 있어서 서로 대향하도록 번갈아 배치되어 있다. 즉, 제1 및 제2 내부전극(11, 12)은 폭방향(W)에 있어서, 세라믹 소결체(10)에 복수개 마련된 세라믹층(15)을 개재하여 대향하도록 배치되어 있다. 한편 세라믹층(15)의 폭방향(W)(제3방향)을 따른 두께는 특별히 한정되지 않는다. 세라믹층(15)의 폭방향(W)을 따른 두께는 예를 들면 0.8㎛ 이하인 것이 바람직하다.
제1 내부전극(11)은 제1 주면(10a)에 노출되어 있는 한편, 제2주면(10b), 제1 및 제2측면(10c, 10d)과 제1 및 제2단면(10e, 10f)에는 노출되어 있지 않다. 한편, 제2 내부전극(12)은 제2주면(10b)에 노출되어 있는 한편, 제1 주면(10a), 제1 및 제2측면(10c, 10d)과 제1 및 제2단면(10e, 10f)에는 노출되어 있지 않다.
제1 주면(10a)상에는 제1 외부전극(13)이 마련되어 있다. 제1 외부전극(13)은 제1 내부전극(11)에 접속되어 있다. 한편 제2주면(10b)상에는 제2 외부전극(14)이 마련되어 있다. 제2 외부전극(14)은 제2 내부전극(12)에 접속되어 있다.
한편, 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)의 형성 재료는 도전 재료인 한 특별히 한정되지 않는다. 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)은 예를 들면 Ag, Au, Pt, Pd, Ni, Cr, Al, Cu 등의 금속이나, 그 금속들 중 1종 이상을 포함하는 합금으로 형성할 수 있다. 또한 제1 및 제2 내부전극(11, 12)과 제1 및 제2 외부전극(13, 14)은 복수의 도전막의 적층체로 구성되어 있어도 된다.
도 14 및 도 15에 나타내는 바와 같이, 세라믹 소결체(10)에는 제1 및 제2 외층부(10A, 10B), 제1 및 제2 갭부(10C, 10D), 내층부(10E)가 마련되어 있다.
제1 및 제2 외층부(10A, 10B)는 제1 및 제2 내부전극의 대향방향(=폭방향(W))에 있어서, 제1 및 제2 내부전극이 마련되어 있는 부분보다도 외측에 위치하는 부분이다. 구체적으로는 본 실시형태에서는, 제1 및 제2 외층부(10A, 10B)는 세라믹 소결체(10)의 폭방향(W)에 있어서의 양 단부에 마련되어 있다.
제1 및 제2 갭부(10C, 10D)는 대향방향(=폭방향(W))에서 봤을 때에 제1 및 제2 내부전극(11, 12)이 모두 마련되어 있지 않은 부분이다. 구체적으로 본 실시형태에서는, 제1 및 제2 갭부(10C, 10D)는 세라믹 소결체(10)의 길이방향(L)에 있어서의 양 단부에 마련되어 있다.
내층부(10E)는 세라믹 소결체(10)의 제1 및 제2 외층부(10A, 10B)와 제1 및 제2 갭부(10C, 10D)를 제외한 부분이다. 구체적으로 본 실시형태에서는, 세라믹 소결체(10)의 길이방향(L)의 양 단부와 폭방향(W)의 양 단부를 제외한 영역에 마련되어 있다. 내층부(10E)에는 폭방향(W)에 있어서 제1 및 제2 내부전극(11, 12)이 서로 대향하고 있는 부분과, 폭방향(W)에서 봤을 때에 제1 또는 제2 내부전극(11, 12)만 마련되어 있는 부분을 포함하고 있다.
본 실시형태에서는 도 16~도 18에 나타내는 바와 같이, 길이방향(L)(제1방향)에서의 양 단부(세라믹 소결체(10)의 제1 및 제2단면(10e, 10f)측의 단부)(10G, 10F)에는 이상영역(16a, 16b)이 형성되어 있다. 이상영역(16a, 16b)은 제1 및 제2 내부전극(11, 12)을 구성하는 금속이 세라믹 소결체(10) 내에 고용되어 이루어지는 것이다. 이상영역(16a, 16b)에는 세라믹층(15)에 포함되는 금속 성분도 포함되어 있다. 이상영역(16a, 16b)은 폭방향(W)(제3방향)의 한쪽 단부에서 다른쪽 단부에 걸쳐 연속해 있다. 여기서 제1 및 제2 내부전극(11, 12)을 구성하는 금속이 고용되어 이루어지는 이상영역(16a, 16b)은 세라믹층(15)보다 수분의 투과성이 낮다. 또한 이상영역(16a, 16b)은 소결 온도가 낮고, 치밀화하기 쉬우며 공극이 적다. 이 때문에, 세라믹 소결체(10)의 단부(10G, 10F)에서 적층형 세라믹 전자부품(1) 내부로 수분이 진입하는 것을 효과적으로 억제할 수 있다. 따라서 갭부(10C, 10D)를 작게 하고, 제1 및 제2 내부전극(11, 12)의 대향 면적을 크게 함으로써, 소형화 및 고성능화를 꾀한 경우에도 적층형 세라믹 전자부품(1) 내부로의 수분 진입에 의한 성능 열화를 효과적으로 억제할 수 있다. 따라서 소형화 및 고성능화와, 높은 내습성과의 양립을 꾀할 수 있다.
이와 같이, 본 실시형태에서는 이상영역(16a, 16b)이 형성됨으로써, 높은 내습성이 실현된다. 이 때문에, 갭부(10C, 10D)를 작게 할 수 있다. 따라서 예를 들면 길이방향(L)(제1방향)에 있어서, 세라믹 소결체(10)의 길이에 대한 갭부(10C, 10D)의 길이의 비를 30% 이하로 할 수 있다. 또 예를 들면 길이방향(L)(제1방향)에서의 갭부(10C, 10D)의 길이를 30㎛ 이하로 할 수 있다. 이렇게 함으로써, 한층 더한 소형화 및 고성능화와, 한층 높은 내습성과의 양립을 꾀할 수 있다. 한편 길이방향(L)(제1방향)에 있어서, 세라믹 소결체(10)의 길이에 대한 갭부(10C, 10D)의 길이의 비의 바람직한 하한은 3%이다. 길이방향(L)(제1방향)에서의 갭부(10C, 10D)의 길이의 바람직한 하한은 5㎛이다. 이에 따르면, 한층 더한 고용량화를 실현할 수 있다.
보다 높은 내습성을 얻는 관점에서는, 이상영역(16a, 16b)이 폭방향(W)(제3방향)의 한쪽 단부에서 다른쪽 단부에 걸쳐, 높은 균일성으로 연속해서 형성되어 있는 것이 바람직하다. 즉, 폭방향(W)에 있어서 제1 또는 제2 내부전극(11, 12)이 마련되어 있지 않은 부분에서의 이상영역(16a, 16b)의 두께가, 폭방향(W)에 있어서 제1 또는 제2 내부전극(11, 12)이 마련되어 있는 부분에서의 이상영역(16a, 16b)의 두께와 가까운 것이 바람직하다. 바꿔 말하면, 폭방향(W)에 있어서, 제1 또는 제2 내부전극(11, 12)이 마련되어 있지 않은 부분에도, 제1 또는 제2 내부전극(11, 12)이 마련되어 있는 부분과 거의 같은 두께의 이상영역(16a, 16b)이 형성되어 있는 것이 바람직하다. 따라서 세라믹층(15)의 두께는 얇은 것이 바람직하다. 구체적으로는, 세라믹층(15)의 폭방향(W)(제3방향)을 따른 두께는 0.8㎛ 이하인 것이 바람직하다.
또한 보다 높은 내습성을 얻는 관점에서는, 이상영역(16a, 16b)은 단부(10F, 10G) 중의, 제1 및 제2 내부전극(11, 12)이 모두 마련되어 있지 않은 갭부(10C, 10D)와, 갭부(10C, 10D) 이외의 부분(10H, 10I)의 양쪽에 걸쳐 형성되어 있는 것이 바람직하다. 또, 이상영역(16a, 16b)은 길이방향(L)을 따른 제1 및 제2 내부전극(11, 12)의 단부를 지나고, 폭방향(W) 및 두께방향(T)을 따른 단면에 있어서, 제1 및 제2 내부전극(11, 12)이 대향하고 있는 영역의 88면적% 이상의 부분에 형성되어 있는 것이 바람직하다. 이상영역(16a, 16b)은 갭부(10C, 10D) 전체에 형성되어 있어도 된다.
한편, 이상영역(16a, 16b)이 형성되어 있는 영역의 특정은 적층형 세라믹 전자부품(1)을 절단함으로써 노출한 단면을 전자 현미경 등으로 관찰함으로써 실시할 수 있다.
이상영역(16a, 16b)에 고용되어 있는 금속은 특별히 한정되지 않는다. 이상영역(16a, 16b)에는 예를 들면 Ni, Mg, B, Mn, Li, Si, Ti 및 Ba 중 적어도 하나의 금속이 고용되어 있어도 된다. 그 중에서도 이상영역(16a, 16b)에는 Si, Li, B가 고용되어 있는 것이 바람직하다. 융점이 내려가고, 소결이 진행하기 쉬워져, 치밀화할 수 있기 때문이다.
다음으로 본 실시형태의 세라믹 전자부품(1)의 제조방법의 일례에 대하여, 도 19~도 23을 참조하면서 상세하게 설명한다.
먼저, 도 19에 나타내는 세라믹 그린시트(20)를 성형한다. 세라믹 그린시트(20)의 성형방법은 특별히 한정되지 않는다. 세라믹 그린시트(20)의 성형은 예를 들면 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등으로 실시할 수 있다.
다음으로 세라믹 그린시트(20) 위에, 제1방향(x)을 따라 서로 평행하게 연장되는 복수의 선형상 도체 패턴(21)을 형성한다. 이 도체 패턴(21)은 제1 및 제2 내부전극(11, 12)을 형성하기 위한 것이다. 도체 패턴(21)의 형성방법은 특별히 한정되지 않는다. 도체 패턴(21)은 예를 들면 스크린 인쇄법, 잉크젯법, 그라비어 인쇄법 등으로 형성할 수 있다.
다음으로 도 20에 나타내는 바와 같이 적층체(22)를 형성한다. 구체적으로는, 먼저 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층한 후에, 도체 패턴(21)이 형성되어 있는 세라믹 그린시트(20)를, 제1방향(x)과 직교하는 제2방향(y)의 한쪽(y1)과 다른쪽(y2)에 번갈아 비켜 놓아서 복수장 적층한다. 또 그 위에, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)를 복수장 적층하여 적층체(22)를 완성시킨다. 여기서 처음과 마지막에 적층하는, 도체 패턴(21)을 형성하지 않은 세라믹 그린시트(20)는 제1 및 제2 외층부(10A, 10B)를 형성하기 위한 것이다.
다음으로 프레스 후의 적층체(22)를 제1방향(x) 및 제2방향(y)을 따라 절단함으로써, 도 21에 나타내는 직육면체형상의 세라믹 부재(23)를 복수개 형성한다. 한편 적층체(22)의 절단은 다이싱이나 푸쉬 커팅에 의해 실시할 수 있다. 또 레이저를 이용하여 적층체(22)를 절단해도 된다.
다음으로 도 22에 나타내는 바와 같이, 세라믹 부재(23)의 단면(23e, 23f) 위에, 단면(23e, 23f)을 덮도록 세라믹층(24, 25)을 형성한다. 이 세라믹층(24, 25)은 제1 및 제2 갭부(10C, 10D)를 형성하기 위한 것이다.
한편 세라믹층(24, 25)의 형성방법은 특별히 한정되지 않으며, 스크린 인쇄법 등의 인쇄법, 잉크젯법, 그라비어 코팅법 등의 코팅법, 분무법 등으로 실시할 수 있다.
다음으로 세라믹층(24, 25)을 형성한 세라믹 부재(23)를 소결한다. 이로써, 도 23에 나타내는 세라믹 소결체(10)를 완성시킨다.
그리고 마지막으로 제1 및 제2 외부전극(13, 14)을 형성함으로써, 도 13~18에 나타내는 세라믹 전자부품(1)을 완성시킨다. 한편 제1 및 제2 외부전극(13, 14)의 형성방법은 특별히 한정되지 않는다. 제1 및 제2 외부전극(13, 14)은 예를 들면 도전성 페이스트를 도포한 후에 베이킹함으로써 형성해도 된다. 그 경우, 상기 세라믹 부재(23)의 소성 전에 도전성 페이스트를 도포하고, 소성과 동시에 제1 및 제2 외부전극(13, 14)을 형성해도 된다. 또한 제1 및 제2 외부전극(13, 14)은 예를 들면 도금 등으로 형성해도 된다.
이하, 상기 실시형태의 변형예에 대하여 설명한다. 한편 이하의 변형예의 설명에 있어서, 상기 실시형태와 실질적으로 공통된 기능을 가지는 부재를 공통된 부호로 참조하고 설명을 생략한다.
상기 실시형태에서는 제1 및 제2 내부전극(11, 12)이 제1 및 제2측면(10c, 10d)에 평행하면서, 제1 내부전극(11)이 제1 주면(10a)에 인출되어 있는 한편, 제2 내부전극(12)이 제2주면(10b)에 인출되어 있는 예에 대하여 설명하였다. 단, 본 발명에서는 세라믹 소결체에 갭층이 형성되는 한, 제1 및 제2 내부전극의 배치는 특별히 한정되지 않는다.
예를 들면 제1 및 제2 내부전극은 제1 및 제2주면 혹은 제1 및 제2단면에 평행하게 형성되어 있어도 된다.
또한 상기 실시형태에서는 이상영역이, 제3방향(제1 실시형태에서는 두께방향)에 있어서, 세라믹 소결체의 한쪽 끝에서 다른쪽 끝에 걸쳐 형성되어 있는 경우에 대하여 설명하였다. 단, 본 발명에서는, 이상영역은 제3방향(제1 실시형태에서는 두께방향)에 있어서 상기 제1 및 제2 내부전극이 마련되어 있는 영역의 한쪽 단부에서 다른쪽 단부에 걸쳐 연속해서 형성되어 있으면 된다. 이상영역은 예를 들면 세라믹 소결체의 제3방향(제1 실시형태에서는 두께방향)에 있어서의 양 끝(외층부)에는 형성되어 있지 않아도 된다.
1, 2 세라믹 전자부품
10 세라믹 소결체
10A, 10B 외층부
10C, 10D 갭부
10E 내층부
10F, 10G 세라믹 소결체의 단부
10H, 10I 세라믹 소결체의 단부 중 갭부를 제외한 부분
10a 제1주면
10b 제2주면
10c 제1측면
10d 제2측면
10e 제1단면
10f 제2단면
11 제1 내부전극
12 제2 내부전극
13 제1 외부전극
14 제2 외부전극
15 세라믹층
16a~16d 이상영역
20 세라믹 그린시트
21 도체 패턴
22 적층체
23 세라믹 부재
23e, 23f 세라믹 부재의 단면
24, 25 세라믹층

Claims (9)

  1. 제1방향과 상기 제1방향에 수직인 제2방향을 따라 연장되는 제1 및 제2면과, 상기 제1 및 제2방향 양쪽에 수직인 제3방향과 상기 제1방향을 따라 연장되는 제3 및 제4면과, 상기 제2 및 제3방향을 따라 연장되는 제5 및 제6면을 가지며, 상기 제3방향을 따라 적층된 복수의 세라믹층을 포함하는 직육면체형상의 세라믹 소결체와,
    상기 세라믹 소결체의 내부에, 상기 제3방향에 있어서 상기 세라믹층을 개재하여 서로 대향하도록 번갈아 마련되어 있으며, 금속을 포함하는 복수의 제1 및 제2 내부전극을 포함하고,
    상기 제1 및 제2 내부전극 각각은 상기 제3 또는 제4면에 노출되어 있는 한편, 상기 제5 및 제6면에는 노출하지 않도록 마련되어 있으며,
    상기 세라믹 소결체의 상기 제1방향에서의 양 단부에는, 상기 제1 및 제2 내부전극을 구성하는 금속과 상기 세라믹 소결체에 포함되는 금속의 고용체로 이루어지는 이상영역(heterogeneous region)이, 상기 제3방향에 있어서 상기 제1 및 제2 내부전극이 마련되어 있는 영역의 한쪽 단부에서 다른쪽 단부에 걸쳐 상기 제3방향으로 연속해서 형성되어 있고,
    상기 제1방향 및 상기 제3방향을 따라 절단된 절단면에 있어서, 상기 이상영역은 상기 제3방향으로 이어져 있으며,
    상기 세라믹층의 상기 제3방향을 따른 두께는 0.8㎛ 이하인 것을 특징으로 하는 적층형 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1방향이 길이방향이고, 상기 제2방향이 폭방향이고, 상기 제3방향이 두께방향이며, 상기 제1 및 제2면이 제1 및 제2주면(主面)이고, 상기 제3 및 제4면이 제1 및 제2측면이고, 상기 제5 및 제6면이 제1 및 제2단면인 것을 특징으로 하는 적층형 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1방향이 길이방향이고, 상기 제2방향이 두께방향이고, 상기 제3방향이 폭방향이며, 상기 제1 및 제2면이 제1 및 제2측면이고, 상기 제3 및 제4면이 제1 및 제2주면이고, 상기 제5 및 제6면이 제1 및 제2단면인 것을 특징으로 하는 적층형 세라믹 전자부품.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 소결체의 상기 제1방향에서의 양 단부 각각은, 상기 제1 및 제2 내부전극이 모두 마련되어 있지 않은 사이드 갭부와, 상기 사이드 갭부 이외의 내층부를 포함하고,
    상기 이상영역은 상기 사이드 갭부와 상기 내층부의 양쪽에 걸쳐 형성되어 있는 것을 특징으로 하는 적층형 세라믹 전자부품.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 이상영역에 고용되어 있는 금속은 Ni, Mg, B, Mn, Li, Si, Ti 및 Ba 중 적어도 하나의 금속인 것을 특징으로 하는 적층형 세라믹 전자부품.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1방향을 따른 상기 제1 및 제2 내부전극의 단부를 지나고, 상기 제5 및 제6면과 평행한 면을 따라 절단한 상기 세라믹 소결체의 단면에 있어서, 상기 제1 및 제2 내부전극이 대향하고 있는 영역의 면적에 대한 이상영역의 면적의 비율은 88% 이상인 것을 특징으로 하는 적층형 세라믹 전자부품.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 소결체의 상기 제1방향에서의 양 단부 각각은, 상기 제1 및 제2 내부전극이 모두 마련되어 있지 않은 사이드 갭부와, 상기 사이드 갭부 이외의 내층부를 포함하고,
    상기 제1방향에 있어서, 상기 세라믹 소결체의 길이에 대한 상기 사이드 갭부의 길이의 비는 30% 이하인 것을 특징으로 하는 적층형 세라믹 전자부품.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 소결체의 상기 제1방향에서의 양 단부 각각은, 상기 제1 및 제2 내부전극이 모두 마련되어 있지 않은 사이드 갭부와, 상기 사이드 갭부 이외의 내층부를 포함하고,
    상기 사이드 갭부의 상기 제1방향에서의 길이는 30㎛ 이하인 것을 특징으로 하는 적층형 세라믹 전자부품.
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