KR20170096462A - 적층형 커패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 외부 전극을 내부 전극과 동일하게 니켈을 주성분으로 하는 도전성 페이스트로 형성하되, 상기 도전성 페이스트는 글라스(glass)를 더 포함하여, 이때 상기 글라스는 상기 니켈 또는 니켈 합금의 중량 대비 10 내지 30 wt%이며, 상기 글라스가 BaO 5 내지 50mol%, SiO2 5 내지 50mol%, ZnO 3 내지 50mol%인 적층형 커패시터 및 그 제조 방법을 제공한다.
Description
본 발명은 적층형 커패시터 및 그 제조 방법에 관한 것이다.
적층형 커패시터는 복수의 시트와 내부 전극 패턴을 교대로 적층하고 압착 및 소결하여 바디를 구성한 후, 바디의 표면에 도전성 페이스트로 외부 전극을 형성하여 제조된다.
이러한 적층형 커패시터는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가지므로, 컴퓨터, 개인 휴대용 단말기(PDA) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전 또는 방전시키는 역할을 한다.
최근 전자 제품이 소형화됨에 따라, 적층형 커패시터의 소형화 및 고용량화가 요구되며, 이러한 적층형 커패시터의 용량을 더 높게 구현하기 위해서는, 더 높은 유전율의 재료를 사용하거나 또는 내부 전극을 더 많이 적층해야 한다.
그러나, 적층형 커패시터의 크기는 한정되어 있으므로, 유전체층 및 내부 전극의 두께를 더 얇게 하는 것이 요구되고 있다.
일반적으로 적층형 커패시터는 니켈로 이루어진 내부 전극과 구리로 이루어진 외부 전극을 사용하는데, 유전체층과 내부 전극의 두께가 너무 얇은 경우, 소성시 외부 전극의 구리 성분이 내부 전극의 니켈 성분으로 확산되면서 부피 팽창이 발생하고, 이때 발생하는 스트레스를 해소하기 위해 바디에 크랙이 발생되며, 이러한 크랙은 적층형 커패시터의 신뢰성을 저하시키는 원인이 된다.
이를 개선하기 위해, 외부 전극을 내부 전극과 동일한 재료로 형성하는 기술이 개시되어 있다.
그러나, 이 경우 소체인 바디에 있는 잔탄을 제거하기 어렵고, 외부 전극이 그린 칩을 이용하여 도포되기 때문에 바디에 손상이 발생할 수 있다.
또한, 초고용량 커패시터의 경우 미립 입자를 이용하면 세라믹의 조도가 감소하므로 앵커링(alchoring) 효과가 저하되어 바디와 외부 전극 간의 접착력이 저하되는 문제가 발생할 수 있다.
본 발명의 목적은, 소성시 내부 전극의 부피 팽창으로 인한 바디의 크랙을 방지하고, 소성 온도를 낮춰 외부 전극의 접착력과 전극 치밀도를 개선시킬 수 있는 적층형 커패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면은, 외부 전극을 내부 전극과 동일하게 니켈 또는 니켈 합금을 주성분으로 하는 도전성 페이스트로 형성하되, 상기 도전성 페이스트는 글라스(glass)를 더 포함하여, 이때 상기 글라스는 상기 니켈 또는 니켈 합금의 중량 대비 10 내지 30 wt%이며, 상기 글라스가 BaO 5 내지 50mol%, SiO2 5 내지 50mol%, ZnO 3 내지 50mol%를 포함하는 적층형 커패시터 및 그 제조 방법을 제공한다.
본 발명의 일 실시 형태에 따르면, 외부 전극이 내부 전극과 동일한 니켈 성분을 가짐으로써 소성시 내부 전극의 부피 팽창으로 인한 바디의 크랙을 방지할 수 있으며, 외부 전극이 글라스를 포함하되 글라스의 성분과 함량을 특정함으로써 외부 전극의 접착력과 전극 치밀도를 개선하여 적층형 커패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 2는 도 1의 I-I'선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층형
커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 I-I'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 바디(110) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 포함한다.
바디(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
이때, 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 바디(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 실시 형태에서는, 설명의 편의를 위해, 바디(110)의 유전체층(111)이 적층된 두께 방향의 서로 마주보는 하면 및 상면을 각각 제1 및 제2 면으로, 상기 제1 및 제2 면을 연결하며 서로 대향되는 길이 방향의 양면을 각각 제3 및 제4 면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 양면을 각각 제5 및 제6 면으로 정의하기로 한다.
또한, 바디(110)는 최상부에 배치된 제1 내부 전극(121)의 상부에 형성되는 소정 두께의 상부 커버(112)와, 최하부에 배치된 제2 내부 전극(122)의 하부에 배치되는 소정 두께의 하부 커버(113)를 포함할 수 있다.
상부 커버(112) 및 하부 커버(113)는 예컨대 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부에 배치된 제1 내부 전극(121)의 상면과 최하부에 배치된 제2 내부 전극(122)의 하부에 각각 적어도 1개 이상 적층한 후 압착하여 형성될 수 있다.
유전체층(111)은 커패시터의 용량 형성에 기여하는 것으로, 1 층의 두께를 적층형 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 1.0㎛가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 -yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
이때, 상기 세라믹 첨가제는 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 두께 방향으로 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 바디(110) 내부에 두께 방향으로 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성이 인가되는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)의 일 단부는 바디(110)의 길이 방향의 제3 및 제4 면을 통하여 각각 노출되고, 이렇게 바디(110)의 제3 및 제4 면을 통해 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 바디(110)의 제3 및 제4 면에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 본 실시 형태에서 상기 도전성 금속은 니켈(Ni) 또는 니켈(Ni) 합금을 사용할 수 있다.
상기 도전성 금속의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은, 제1 및 제2 내부 전극(121, 122)에 포함되는 것과 동일한 도전성 메탈인 니켈(Ni; 131b, 132b) 또는 니켈 합금과 글라스(glass; 131a, 132a)를 포함하는 도전성 페이스트로 이루어지며, 800℃ 이하에서 소성되어 형성된다.
하기 표 1을 참조하면, 본 실시 형태에서, 외부 전극의 글라스의 함량에 따른 적층형 커패시터의 신뢰성 불량 및 미도금 불량을 확인 할 수 있다.
신뢰성 불량은 도금층이 형성된 외부 전극을 포함하는 적층형 커패시터를 기판에 실장한 후 습도 85%, 온도 85℃ 및 전압 1Vr의 조건에서 내습 가속 수명 평가를 실시하여 특정하였다.
미도금 불량은 Sn 도금층이 형성된 외부 전극을 포함하는 적층형 커패시터를 Sn조에 디핑하여 Sn 도금층을 제거한 후 현미경을 사용하여 Ni 도금층의 형성 유무를 확인하여 특정하였다.
하기 표 1을 참조하면, 글라스의 함량이 전체 도전성 메탈의 중량 대비 10wt% 미만인 샘플 1과 2의 경우 치밀도가 저하되고 도금액 침투로 인한 신뢰성 불량이 발생하며 바디와 외부 전극의 계면의 접착력이 저하되어 도금 후 외부 전극이 바디로부터 박리되는 문제가 발생함을 알 수 있다.
또한, 글라스의 함량이 30wt%를 초과하는 샘플 7의 경우 글라스가 용출되는 문제가 발생하며 이때 글라스 용출부에는 도금이 되지 않아 미도금 부분이 발생함을 알 수 있다.
따라서, 외부 전극에서 바람직한 글라스의 함량은 전체 도전성 메탈의 중량 대비 10 내지 30wt%일 수 있다.
| No. | 글라스 함량(wt%) | 신뢰성 불량 | 미도금 불량 |
| 1 | 3 | NG | OK |
| 2 | 5 | NG | OK |
| 3 | 10 | OK | OK |
| 4 | 15 | OK | OK |
| 5 | 20 | OK | OK |
| 6 | 30 | OK | OK |
| 7 | 40 | OK | NG |
또한, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 제3 및 제4면에서 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되는 밴드를 가지도록 형성되어 고착 강도를 향상시킬 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)과 바디(110)의 계면에는 글라스로만 이루어진 제1 및 제2 접착층(131a', 132a')이 형성될 수 있다.
이때, 제1 및 제2 접착층(131a', 132a')의 양 단부는 제1 및 제2 외부 전극(131, 132)의 양 단부 보다 내측에 위치할 수 있다.
하기 표 2를 참조하면, 상기 글라스(131a, 132a)는 BaO 5 내지 50mol%, SiO2 5 내지 50mol%, ZnO 3 내지 50mol%를 포함할 수 있다.
상기 BaO는 글라스 망목 구조를 형성하는 역할을 하며, 5mol% 미만인 샘플 7의 경우 내산성이 저하되어 외부 전극 표면에 도금층을 형성하는 경우 외부 전극이 에칭되면서 신뢰성이 저하되는 문제가 발생할 수 있고, 50mol%를 초과하는 샘플 12의 경우 800℃ 이하에서 소성시 연화가 되지 않아 치밀도가 저하되므로 커패시터의 신뢰성이 저하되는 문제가 발생할 수 있다.
또한, 상기 SiO2는 글라스 망목 구조를 형성하는 역할을 하며, 5mol% 미만인 샘플 1의 경우 내산성이 저하되어 신뢰성이 저하되는 문제가 발생할 수 있고, 50mol%를 초과하는 샘플 6의 경우 금속과의 습윤성(wetting)이 저하되고 연화점이 상승하여 치밀도가 저하되고, 글라스가 용출되는 문제가 발생할 수 있다.
또한, 상기 ZnO는 글라스의 연화점을 낮춰 낮은 온도에서 글라스가 연화될 수 있도록 하여 외부 전극의 저온 소결을 할 수 있게 하는 역할을 하며, 3mol% 미만인 샘플 13의 경우 금속과의 습윤성이 저하되고 연화점이 상승하여 치밀도가 저하되어 신뢰성이 저하되는 문제가 발생할 수 있고, 50mol%를 초과하면 내산성이 저하되어 신뢰성이 저하되는 문제가 발생할 수 있다.
| No. | BaO (mol %) | SiO2 (mol %) | ZnO (mol %) | 내습 신뢰성 불량 |
| 1 | 20 | 3 | 20 | NG |
| 2 | 20 | 5 | 20 | OK |
| 3 | 20 | 10 | 20 | OK |
| 4 | 20 | 30 | 20 | OK |
| 5 | 20 | 50 | 20 | OK |
| 6 | 20 | 60 | 20 | NG |
| 7 | 3 | 20 | 20 | NG |
| 8 | 5 | 20 | 20 | OK |
| 9 | 10 | 20 | 20 | OK |
| 10 | 30 | 20 | 20 | OK |
| 11 | 50 | 20 | 20 | OK |
| 12 | 60 | 20 | 20 | NG |
| 13 | 20 | 20 | 1 | NG |
| 14 | 20 | 20 | 3 | OK |
| 15 | 20 | 20 | 10 | OK |
| 16 | 20 | 20 | 30 | OK |
| 17 | 20 | 20 | 50 | OK |
| 18 | 20 | 20 | 60 | NG |
또한, 상기 외부 전극용 도전성 페이스트는 Al2O3, Na2O, TiO2, SrO, B2O3, ZrO2 및 CaO와 같은 부성분 중 적어도 하나 이상을 상기 글라스 전체 100mol%에 대하여 20mol% 이하 더 포함할 수 있으며, 이 경우 외부 전극 소성시 글라스의 연화 온도를 700℃ 미만으로 더 낮출 수 있는 효과가 있다.
이때, 상기 부성분이 글라스 전체 100mol%에 대하여 20mol%를 초과하면 글라스 망목 구조가 약해져 외부 전극의 내산성이 저하되어 도금액에 글라스가 침식될 수 있다.
한편, 다른 실시 형태로서, 제1 및 제2 외부 전극에 사용되는 도전성 페이스트는 구리(Cu)를 더 포함할 수 있다.
이렇게 도전성 페이스트에 구리를 더 포함하는 경우, 외부 전극의 소성 온도를 700℃ 이상 800℃ 미만으로 더 낮출 수 있다. 이때, 상기 구리가 상기 도전성 페이스트 내의 도전성 메탈 전체 100wt%에 대하여 50wt% 이하가 포함될 수 있다.
하기 표 3은 도전성 페이스트 100 wt%에 대하여 도전성 메탈과 글라스가 65:10의 비율로 포함된 것이며, 하기 표 3을 참조하면, 상기 구리가 상기 도전성 메탈 전체100wt%에 대하여 50wt%를 초과하는 샘플 7 내지 9의 경우 외부 전극 소성시 부피 팽창이 발생하여 바디(110)에 크랙이 생기는 것을 알 수 있다.
여기서, 방사 크랙 불량은 외부 전극을 소성한 후 외부 전극이 아래쪽에 위치하게 칩을 에폭시에 몰드하고 외부 전극을 폴리싱한 후 바디의 내부 전극 단부에서의 크랙 여부를 확인하여 특정하였다.
| No. | Ni (wt%) : Cu (wt%) | 방사 크랙 불량 (%) |
| 1 | 100 : 0 | 0.0% |
| 2 | 90 : 10 | 0.0% |
| 3 | 80 : 20 | 0.0% |
| 4 | 70 : 30 | 0.0% |
| 5 | 60 : 40 | 0.0% |
| 6 | 50 : 50 | 0.0% |
| 7 | 40 : 60 | 1.5% |
| 8 | 20 : 80 | 3.0% |
| 9 | 0 : 100 | 12.0% |
제1 및 제2 외부 전극(131, 132)의 표면에는 적층형 커패시터(100)를 기판에 실장 할 때 접착 강도를 더 높이기 위해 제1 및 제2 도금층(미도시)이 형성될 수 있다. 상기 제1 및 제2 도금층은 니켈, 구리 및 주석 중 적어도 하나로 이루어질 수 있다.
종래의 니켈 재질의 내부 전극과 구리 재질의 외부 전극을 포함하는 적층형 커패시터에서, 외부 전극을 형성하는 방법은, 도전성 페이스트로 외부 전극을 형성한 후 바디와 동시에 소성을 하는 방법과, 바디를 먼저 소성한 후 도전성 페이스트를 형성하고 외부 전극을 별도로 소성하는 방법이 있다.
바디와 외부 전극을 동시에 소성하면, 커패시터의 고용량화에 따라 유전체층이 얇아진 경우, 구리의 니켈로의 확산 계수가 니켈의 구리로의 확산 계수 보다 훨씬 크기 때문에, 외부 전극의 구리 성분이 내부 전극의 니켈 성분 쪽으로 확산되면서 내부 전극의 부피가 팽창하여 바디에 크랙이 발생하게 된다.
이를 개선하기 위해, 외부 전극을 내부 전극과 동일한 니켈을 포함하는 도전성 페이스트로 형성하고 동시 소성시 외부 전극의 구리 성분이 내부 전극으로 확산되는 것을 방지하여 부피 팽창 및 스트레스를 제거하는 방법이 있다.
그러나, 이렇게 바디를 먼저 소성한 후 도전성 페이스트를 형성하고 외부 전극을 별도로 소성하는 경우, 바디 내에 들어 있는 바인더 등을 제거하기 어려워 소성 조건을 설정하는데 어려움이 있고, 그린 칩을 이용하여 외부 전극을 도포하므로 외부 전극 도포시 칩 자체에 변형이 발생할 수 있다.
또한, 니켈을 포함하는 외부 전극용 도전성 페이스트가 바디와 접착되는 것은, 세라믹 터프니스(toughness)로 인한 앵커링(anchoring) 효과이므로, 세라믹 터프니스가 감소하는 초고용량 제품의 경우 접착력 저하 문제가 발생하며, 저온에서 치밀도를 완벽하게 구현할 수 없는 문제가 있다.
본 실시 형태에 따르면, 외부 전극이 내부 전극과 동일한 니켈 또는 니켈 합금을 포함하는 도전성 페이스트로 형성됨으로써, 외부 전극 소성시 종래 구조의 커패시터에서 부피 팽창으로 인한 스트레스를 최소화하여 바디의 크랙을 방지할 수 있다.
또한, 종래의 적층형 커패시터는 외부 전극이 바디에 형성될 때 접촉성 저하로 용량 저하 등의 문제가 발생될 수 있다. 그러나, 본 실시 형태에서는 외부 전극이 내부 전극과 동일한 종류의 니켈 성분을 포함하여 내부 전극과 외부 전극 간의 연결성을 개선시킴으로써 상기의 용량 저하 등의 문제를 방지할 수 있다.
또한, 본 실시 형태의 적층형 커패시터는, 외부 전극 형성용 도전성 페이스트가 글라스를 포함하되, 글라스의 성분과 함량을 저연화 가능하게 특정하여, 외부 전극이 구리를 포함하는 도전성 페이스트를 사용하여 형성될 때와 유사한 800℃ 이하에서 소성될 수 있게 한다.
따라서, 외부 전극의 접착력을 향상시키고 외부 전극에서 소결된 니켈 성분이 채우지 못하는 빈 공간을 채워 외부 전극의 치밀도를 높여 밀폐 씰링(hermatic sealing) 특성을 높임으로써 내습 특성이 우수한 고신뢰성의 적층형 커패시터를 제조할 수 있어서 별도로 씰링을 위한 도금층을 형성하지 않아도 되는 효과가 있다.
적층형
커패시터의 제조 방법
이하, 본 발명의 일 실시 형태에 따른 적층형 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다.
상기 세라믹 시트는 바디(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 니켈을 포함하는 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극 패턴을 각각 형성한다.
이때, 제1 및 제2 내부 전극 패턴은 세라믹 시트의 길이 방향의 양면을 통해 각각 노출되도록 형성한다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 상기 제1 및 제2 내부 전극 패턴이 형성된 복수의 세라믹 시트를 번갈아 적층하고 가압하여 적층체를 마련한다.
이때, 상기 적층체는 복수의 세라믹 시트를 두께 방향으로 적층하고 가압하여 마련할 수 있다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 약 1,000℃에서 소성하여, 서로 대향하는 두께 방향의 제1 및 제2 면, 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 길이 방향의 제3 및 제4 면 및 폭 방향의 제5 및 제6 면을 갖는 바디(110)를 마련한다.
다음으로, 바디(110)의 길이 방향의 제3 및 제4 면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결되도록 외부 전극용 도전성 페이스트로 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 제1 및 제2 외부 전극(131, 132)은 디핑 등의 방법으로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 외부 전극용 도전성 페이스트는 니켈(Ni) 또는 니켈 합금과 BaO 5 내지 50mol%, SiO2 5 내지 50mol%, ZnO 3 내지 50mol%를 포함하는 글라스를 포함한다. 이때, 상기 글라스는 니켈(Ni) 또는 니켈 합금의 중량 대비 10 내지 30 wt%일 수 있다.
또한, 상기 외부 전극용 도전성 페이스트는 Al2O3, Na2O, TiO2, SrO, B2O3, ZrO2 및 CaO 중 적어도 하나 이상을 상기 글라스 전체 100mol%에 대하여 20mol% 이하가 더 포함할 수 있다.
상기의 부성분은 각각 글라스가 연화되거나 융해(melting)되는 온도를 낮추는 역할을 하며, 필요시 한가지 이상을 넣을 수 있고 이 중 어떤 성분들을 첨가할지와 배합량에 따라 글라스의 특성이 미세하게 조절될 수 있다.
또한, 상기 외부 전극용 도전성 페이스트는 구리(Cu)를 더 포함할 수 있으며, 이때 상기 구리는 상기 도전성 페이스트 내의 도전성 메탈 전체 100wt%에 대하여 50wt% 이하가 포함될 수 있다.
다음으로, 제1 및 제2 외부 전극(131, 132)가 형성된 바디(110)를 800℃에서 소성하여 적층형 커패시터(100)을 완성한다.
본 실시 형태에서는, 바디를 소성한 후, 외부 전극을 별도로 소성하므로, 유전체 잔탄 제거가 용이하며, 내부 전극이 함몰된 경우 연마가 가능하여 내부 전극과 외부 전극 간의 전기적 연결성을 향상시킬 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)을 형성한 후에, 제1 및 제2 외부 전극(131, 132)을 니켈(Ni), 주석(Sn) 및 구리(Cu) 중 적어도 하나로 도금하여 제1 및 제2 도금층을 형성하는 단계를 더 수행할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 131a', 132a, 132a': 글라스
131b, 132b: 니켈
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 131a', 132a, 132a': 글라스
131b, 132b: 니켈
Claims (11)
- 복수의 유전체층과 니켈(Ni) 또는 니켈 합금을 포함하는 도전성 페이스트로 이루어진 제1 및 제2 내부 전극을 포함하는 바디; 및
상기 바디에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 외부 전극은 니켈(Ni) 또는 니켈 합금과 글라스(glass)를 포함하는 도전성 페이스트로 이루어지며,
상기 글라스는, 상기 니켈 또는 니켈 합금의 중량 대비 10 내지 30 wt%이며, BaO 5 내지 50mol%, SiO2 5 내지 50mol% 및 ZnO 3 내지 50mol%를 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극의 도전성 페이스트는 Al2O3, Na2O, TiO2, SrO, B2O3, ZrO2 및 CaO 중 적어도 하나 이상을 상기 글라스 전체 100mol%에 대하여 20mol% 이하 더 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극이 800℃ 이하에서 소성되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극의 도전성 페이스트는 구리(Cu)를 더 포함하는 적층형 커패시터.
- 제4항에 있어서,
상기 구리는 상기 도전성 페이스트 내의 도전성 메탈 전체 100wt%에 대하여 50wt% 이하가 포함되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극 상에 형성되는 제1 및 제2 도금층을 더 포함하는 적층형 커패시터.
- 복수의 세라믹 시트를 마련하는 단계;
상기 세라믹 시트에 니켈 또는 니켈 합금을 포함하는 도전성 페이스트로 제1 및 제2 내부 전극 패턴을 각각 형성하는 단계;
상기 제1 및 제2 내부 전극 패턴이 형성된 세라믹 시트를 번갈아 적층하고 가압하여 적층체를 마련하는 단계;
상기 제1 및 제2 내부 전극 패턴의 일부가 상기 적층체의 일면을 통해 노출되도록 상기 적층체를 절단하고 소성하여 제1 및 제2 내부 전극을 가지는 바디를 마련하는 단계;
상기 바디의 일면에, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록, 니켈(Ni) 또는 니켈 합금의 중량 대비 10 내지 30 wt%이며, BaO 5 내지 50mol%, SiO2 5 내지 50mol%, ZnO 3 내지 50mol%를 포함하는 글라스를 포함하는 도전성 페이스트로 제1 및 제2 외부 전극을 형성하는 단계; 및
상기 제1 및 제2 외부 전극이 형성된 바디를 800℃ 이하에서 소성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법.
- 제7항에 있어서, 상기 외부 전극 형성 단계에서,
외부 전극용 도전성 페이스트는 Al2O3, Na2O, TiO2, SrO, B2O3, ZrO2 및 CaO 중 적어도 하나 이상을 상기 글라스 전체 100mol%에 대하여 20mol% 이하 더 포함하는 적층형 커패시터의 제조 방법.
- 제7항에 있어서, 상기 외부 전극 형성 단계에서,
외부 전극용 도전성 페이스트는 구리(Cu)를 더 포함하는 적층형 커패시터의 제조 방법.
- 제9항에 있어서, 상기 외부 전극 형성 단계에서,
상기 구리는 상기 도전성 페이스트 내의 도전성 메탈 전체 100wt%에 대하여 50wt% 이하가 포함되는 적층형 커패시터의 제조 방법.
- 제7항에 있어서, 상기 제1 및 제2 외부 전극을 형성하는 단계 이후에,
상기 제1 및 제2 외부 전극에 니켈(Ni), 주석(Sn) 및 구리(CU) 중 적어도 하나를 도금하여 제1 및 제2 도금층을 형성하는 단계를 더 포함하는 적층형 커패시터의 제조 방법.
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