KR20220067122A - 적층형 커패시터 - Google Patents

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KR20220067122A
KR20220067122A KR1020200153477A KR20200153477A KR20220067122A KR 20220067122 A KR20220067122 A KR 20220067122A KR 1020200153477 A KR1020200153477 A KR 1020200153477A KR 20200153477 A KR20200153477 A KR 20200153477A KR 20220067122 A KR20220067122 A KR 20220067122A
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dielectric
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KR1020200153477A
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윤기명
조준엽
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삼성전기주식회사
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Abstract

본 발명은, 유전체층과, 내부 전극을 포함하는 바디; 및 상기 바디에 내부 전극과 접속하도록 배치되는 외부 전극; 을 포함하고, 상기 유전체층은 코어-쉘 구조를 가지며 상기 코어 내에 포어가 있는 복수의 그레인을 포함하고, 상기 유전체층은 포어의 개수가 2개 이하이고, 포어를 가지는 그레인을 20 내지 40% 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
최신 스마트폰에는 최대 1000개에 가까운 많은 수의 적층형 커패시터가 사용 되고, 이에 적층형 커패시터의 소형화 및 대용량화에 대한 요구가 높아지고 있다.
이러한 소형화 및 대용량화를 위해서는, 유전체층과 내부전극층을 박층화 할 필요가 있다.
그러나, 박층화를 하게 되면 층간 인가되는 전압이 커짐으로써 적층형 커패시터의 신뢰성을 확보하기 어려워진다.
일본등록특허 제49915641호 일본등록특허 제3204933호
본 발명의 목적은, 유전체층의 두께를 얇게 하더라도, 신뢰성 열화를 줄일 수 있으면서 고유전 특성을 구현할 수 있는 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 유전체층과 내부 전극을 포함하는 바디; 및 상기 바디에 내부 전극과 접속하도록 배치되는 외부 전극; 을 포함하고, 상기 유전체층은 코어-쉘 구조를 가지고 상기 코어 내에 포어가 있는 복수의 그레인을 포함하고, 상기 유전체층은 포어의 개수가 2개 이하이고, 포어를 가지는 그레인을 20 내지 40% 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 유전체층에 포함되는 그레인은 각각 200nm 이하의 사이즈를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 평균 두께는 0.7㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 유전율은 2500 내지 4000일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층은 평균 그레인 사이즈 대비 유전율의 비가 20 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 바디는 서로 대향하는 제1 및 제2 면과, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 내부 전극이 상기 바디의 제3 및 제4 면으로 각각 노출되는 제1 및 제2 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되는 한 쌍의 접속부; 및 상기 한 쌍의 접속부에서 상기 바디의 제1 면까지 각각 연장되는 한 쌍의 밴드부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 바디는, 상기 제1 및 제2 내부 전극을 포함하는 액티브 영역; 및 상기 액티브 영역의 상하에 각각 배치되는 상부 및 하부 커버; 를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 유전체층의 두께를 얇게 하더라도, 적층형 커패시터의 신뢰성 열화를 줄일 수 있고 고유전 특성을 구현할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 본 발명의 일 실시 예에 의한 바디의 유전체층과 내부 전극의 구조를 나타낸 분해사시도이다.
도 4는 도 2에서 A 부분을 확대하여 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 적층형 커패시터의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 본 실시 예에서, Z방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 I-I'선 단면도이고. 도 3은 본 발명의 일 실시 예에 의한 바디의 유전체층과 내부 전극의 구조를 나타낸 분해사시도이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 포함하는 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 바디(110)는 특별히 제한되는 형상이 없지만, 대체로 직방체 형상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
본 실시 예에서, 적층형 커패시터(100)의 실장 면은 바디(110)의 제1 면(1)일 수 있다.
이러한 바디(110)에 포함되는 유전체층(111)은 유전체 조성물을 포함하여 이루어질 수 있다.
또한, 도 4에서와 같이, 유전체층(111)의 그레인(G: Grain)은 정방정 상(tetragonal phase)를 갖는 코어(C)와, 각종 첨가제가 고용 되어 슈도-큐빅 상(pseudo-cubic phase)이 주를 이루는 쉘(S) 구조로 이루어지고, 코어(C)에 포어(P)가 존재한다. 도 4에서 도면부호 GB는 결정립계를 나타낸다.
이때, 유전체층(111)은 포어(P)의 개수가 2개 이하인 그레인(G)을 20 내지 40% 포함할 수 있다.
그리고, 유전체층(111)의 평균 두께는 0.7㎛ 이하일 수 있다.
또한, 유전체층의 유전율은 2500 내지 4000일 수 있다.
또한, 유전체층(111)에 포함되는 유전체 그레인(G)은 각각 200nm 이하의 사이즈를 가질 수 있다.
그리고, 유전체층은 평균 그레인 사이즈 대비 유전율의 비가 20 이상일 수 있다.
또한, 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역(115)과, 상하 마진부로서 Z방향으로 액티브 영역(115)의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 액티브 영역(115)의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이때, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브 영역(115)의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있다.
상부 및 하부 커버(112, 113)는 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되고, 일단이 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역(115)에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 서로 오버랩 되는 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되는 것으로서, 바디(110)의 X방향의 양 단부에 각각 배치되고, 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 제1 및 제2 내부 전극(121, 122)의 단부와 접속되어 연결되어 커패시터 회로를 구성할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출되는 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 실장 면인 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출되는 부분과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 실장 면인 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 바디(110)의 제3 및 제4 면(3, 4)에 형성되는 도전층과 상기 도전층 상에 형성되는 도금층을 포함할 수 있다.
이때, 상기 도금층은 도전층 상에 형성되는 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
일반적으로 BaTiO3를 포함하는 유전체는, 그 제조 과정에서 격자 내부에 불순물이 혼입되거나 원소의 빈자리가 형성 되는 등의 결함을 가지고 있다.
양산화가 가능한 BaTiO3를 포함하는 유전체의 제조 방법은 크게 고상법과 액상법으로 나뉜다.
800℃ 수준의 고온에서 제조 되는 고상법의 경우 고온 합성 공법에 기인하여 결함이 적으나 미립자간의 네킹(necking) 및 응결로 인하여 입도 분포가 불균일하고, 대체적으로 수계 미분쇄 공정을 수반하게 되며, 수계에서 Ba 성분의 용출에 따라서 표면 결함이 증가하게 된다.
액상 합성법의 경우에는, 300℃ 이하의 저온에서 합성되는 것이 일반적이며, 저온 합성 및 수계 반응을 수반함에 따라서 히드록실 결함(hydroxyl defect)와 같은 결함의 증가를 피할 수 없다.
적층형 커패시터에서, 고유전율의 유전체층을 형성하기 위해서는 고결정성의 BaTiO3 모재 파우더를 사용할 필요가 있으나, 유전체층의 박층화와 함께 신뢰성 유지를 위해서 미립의 모재 파우더 적용이 요구 된다.
모재의 사이즈가 크고 불균일 할 경우 유전체층의 평탄화도가 감소하여 유전체층의 두께 및 인가 되는 전계가 불균일하여 신뢰성 열화의 원인이 되기 때문에, 모재 사이즈가 작고 균일할수록 높은 신뢰성의 적층형 커패시터를 제작할 수 있다.
또한, BaTiO3 유전체 파우더의 경우 그 사이즈의 영향으로 인해 미립화 될수록 유전율의 감소를 수반하기 때문에, 양산하고자 하는 적층형 커패시터의 유전 특성 및 신뢰성 특성을 고려한, 파우더의 사이즈 및 결정성의 선정이 중요하다.
본 실시 예에서는, 유전율과 신뢰성이 우수한 적층형 커패시터를 제작하기 위해, 2-step 수열합성법을 적용하여 결정성이 높고 입도분포가 우수한 200nm 이하, 더 바람직하게는 100 내지 160nm 사이즈의 BaTiO3 파우더를 적용한다.
이하, 본 발명은 실시 예 및 비교 예를 통하여 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로, 본 발명의 범위가 하기의 실시 예에 의해 한정되는 것은 아니다.
먼저, 주성분으로써는 BaTiO3 강유전체 파우더와, BaCO3, MgCO3, SiO2, Al2O3, Dy2O3, Mn3O4, V2O5의 첨가제를 아래 표 1에 명시된 조성비로 에탄올과 톨루엔을 용매로 하여 분산제와 함께 혼합한 후, 바인더 및 가소제를 혼합하여 세라믹 시트를 제작한다.
성형된 세라믹 시트에 Ni 전극을 인쇄하여 적층하고 압착, 절단한 칩을 탈 바인더를 위해 가소한 후 1050 내지 1250℃ 사이에서 소성을 진행하여 전기적 특성 및 신뢰성을 평가한다. 주성분 모재로서는 평균 입자크기가 200nm이하인 BaTiO3 분말을 사용한다.
주성분과 부성분이 포함된 원료 분말을 지르코니아 볼을 혼합/분산 메디아로 사용하고 에탄올/톨루엔과 분산제 및 바인더를 혼합 후, 비즈 밀링(Beads milling) 하였다.
제조된 슬러리는 코터를 이용하여 1.0㎛ 이하의 두께로 성형 시트를 제조한다. 그리고, 성형 시트에 Ni 내부 전극을 인쇄한다.
상하 커버는 3㎛의 커버용 시트를 30 층으로 적층하여 형성하고, 시트를 가압하며 적층하여 바(bar)를 제작한다.
그리고, 압착바는 절단기를 이용하여 1.0mm×0.5mm 및 0.6mm×0.3mm 크기의 칩으로 절단한다.
제작이 완료된 1005/0603 크기의 칩은 가소를 행한 후 환원분위기 0.1% H2 / 99.9% N2 (H2O/H2/N2 분위기)에서 1050 내지 1250℃의 온도에서 1 시간 소성 뒤, 1000℃에서 N2 분위기에서 재산화로 3 시간 동안 열처리한다.
소성된 칩에 대해 구리(Cu) 페이스트로 터미네이션 공정 및 전극 소성을 거쳐 외부 전극을 완성한다.
이에 소성 후 유전체층의 두께가 대략 0.7μm 이하이고 아래 표 1의 유전율과 그레인 사이즈를 가지는 초박층의 적층형 커패시터를 제작한다.
유전체 그레인 내 존재하는 포어의 개수는 STEM(40K) 분석을 통하여, 100개의 그레인을 임의의 2곳에서 관찰하여 분율를 산출하였다. 샘플 가공에 따라서 각 그레인은 코어-쉐(core-shell) 구조가 명확하지 않은 형태가 될 수 있는데, 관찰 되는 모든 그레인을 모수로 포어가 존재하는 그레인의 개수를 분율로 산출하였다.
여기서 코어는 첨가제가 충분히 확산되어 재조직된 쉘과 조성 분석을 통하여 명확하게 검출할 수 있다.
즉, 가장 높은 농도로 첨가되는 유전체 첨가제 중 하나인 희토류 원소에 대하여, TEM-EDS 분석을 통하여 첨가 농도를 매핑(mapping)하면 이차상을 제외하면 첨가제가 균일하게 관찰 되는 쉘(shell) 대비, 코어에서는 첨가제가 검출되지 않는다.
#. 유전율/그레인 사이즈 포어 개수 / 그레인 포어를 가지는 그레인 비율 105℃ TCC 신뢰성
1 20 2개 이하 71% -22%미만 X
2 21 2개 이하 45% -22%미만 X
3 23 2개 이하 40% -22%미만 O
4 23 2개 이하 34% -22%미만 O
5 23 2개 이하 34% -22%미만 O
6 20 2개 이하 24% -22%미만 O
7 20 2개 이하 20% -22%미만 O
8 18 2개 이하 19% -22%이상 O
9 18 2개 이하 18% -22%이상 X
10 16 2개 이하 12% -22%이상 X
11 15 2개 이하 8% -22%이상 X
12 15 2개 이하 24% -22%이상 O
13 14 2개 이하 30% -22%이상 O
14 13 2개 이하 12% -22%이상 O
15 15 2개 이하 15% -22%이상 O
16 13 2개 이하 21% -22%이상 O
17 13 2개 이하 5% -22%이상 X
18 13 3개 이상 64% -22%미만 X
19 13 3개 이상 51% -22%미만 X
20 13 3개 이상 40% -22%미만 X
21 14 3개 이상 32% -22%이상 X
원재료 BT에 존재하는 결함은 고온소성과정에서 응집하여 포어를 이루는데, 원재료 사이즈 대비 최종 그레인 사이즈가 커질수록, 즉 입성장률이 높을수록 쉘 프락션(shell fraction)이 커지게 되어 관찰 되는 포어의 개수는 감소하게 된다.
그러나, 이러한 입성장을 크게 동반할 경우에는 온도 특성 및 신뢰성과 같은 칩 특성이 열화될 수 있다. 그레인 사이즈 대비 유전율이 높은 특성을 도출 하기 위해서는, 원재료인 BT의 결정성이 높아야 하며, 높은 신뢰성을 구현하고 칩 특성 산포를 감소시키기 위해서는 그레인의 사이즈가 작은 구조가 바람직하다
적층형 커패시터는 규격 내에서 높은 용량을 가질수록 우수한 특성을 구현할 수 있으며, 가혹조건에서 소성을 진행함으로써 (일반적으로 소성온도를 높이고 유지시간을 길게 함으로써 grain size를 제어하여 조절하며, 그레인 사이즈를 키울수록 높은 유전율 및 칩용량을 구현할 수 있다.
그러나, 이와 같은 방법으로는 용량 값의 온도변화율(TCC)의 열화를 수반하므로, 고결정성 BT를 적용 함으로써 재료 고유의 유전율을 높여 그레인 사이즈 대비 유전율 값을 높이는 것이 바람직하다.
BaTiO3 합성공정에서 공정조건에 따라서 입자 내 결함의 함량이 달라지게 되며, 본 발명에서 적용한 수열합성공법에서는 일반적으로 합성온도/압력이 낮을수록 결함 함량이 높아지게 되며, 결과적으로 적층형 커패시터에서는 그레인 내 포어 개수가 많아지게 된다.
이러한 결함이 많은 파우더를 적용한 적층형 커패시터의 경우에는 아래 #8 내지 21과 같이 그레인 사이즈 대비 유전율이 비교적 낮을 뿐만 아니라, 0.7um 이하의 박층에서 높은 신뢰성을 구현할 수 없다.
또한, BaTiO3 내부에 존재하는 결함은 상기 공정 중 고온소성 과정에서 응집하여 포어를 형성하게 되는데, 쉘의 경우에는 소성 과정에서 첨가제 성분과 함께 격자의 재구축이 이루어 지므로 포어가 거의 존재하지 않으며, 코어에 집중적으로 존재하게 된다.
따라서 이러한 포어 형성은, 파우더 원재료 대비 최종 그레인 사이즈의 비율, 즉, 입성장률을 높임으로써, #8-11, 14-15, 17과 같이 포어를 가지는 그레인 비율을 20% 미만으로 제어할 수 있으나, 이와 같은 입성장계 유전체 구조를 형성하게 되는 경우 상술한 바와 같이 온도특성이 열화 된다.
따라서, 분석 결과, 유전율/그레인 사이즈의 비율이 20 이상이고, 포어의 개수가 2개 이하이고, 포어를 가지는 그레인의 비율이 20~40%일때, 우수한 온도특성(TCC) 및 신뢰성을 갖는 것으로 확인되었다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 커버
115: 액티브 영역
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부

Claims (8)

  1. 유전체층과 내부 전극을 포함하는 바디; 및
    상기 바디에 내부 전극과 접속하도록 배치되는 외부 전극; 을 포함하고,
    상기 유전체층은 코어-쉘 구조를 가지고 상기 코어 내에 포어가 있는 복수의 그레인을 포함하고,
    상기 유전체층은 포어의 개수가 2개 이하이고, 포어를 가지는 그레인을 20 내지 40% 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 유전체층에 포함되는 그레인은 각각 200nm 이하의 사이즈를 가지는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 유전체층의 평균 두께가 0.7㎛ 이하인 적층형 커패시터.
  4. 제1항에 있어서,
    상기 유전체층의 유전율이 2500 내지 4000인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 유전체층은 평균 그레인 사이즈 대비 유전율의 비가 20 이상인 적층형 커패시터
  6. 제1항에 있어서,
    상기 바디는 서로 대향하는 제1 및 제2 면과, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고,
    상기 내부 전극이 상기 바디의 제3 및 제4 면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 적층형 커패시터.
  7. 제6항에 있어서,
    상기 외부 전극은,
    상기 바디의 제3 및 제4 면에 각각 배치되는 한 쌍의 접속부; 및
    상기 한 쌍의 접속부에서 상기 바디의 제1 면까지 각각 연장되는 한 쌍의 밴드부; 를 포함하는 적층형 커패시터.
  8. 제6항에 있어서,
    상기 바디는,
    상기 제1 및 제2 내부 전극을 포함하는 액티브 영역; 및
    상기 액티브 영역의 상하에 각각 배치되는 상부 및 하부 커버; 를 포함하는 적층형 커패시터.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS324933B1 (ko) 1955-01-21 1957-07-13
JP4991564B2 (ja) 2005-12-26 2012-08-01 京セラ株式会社 積層セラミックコンデンサ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3204933B2 (ja) 1997-08-20 2001-09-04 太陽誘電株式会社 セラミック電子部品とその製造方法
JP4626207B2 (ja) * 2004-07-28 2011-02-02 Ｔｄｋ株式会社 チタン酸バリウム粉末の製造方法
WO2014207900A1 (ja) * 2013-06-28 2014-12-31 Tdk株式会社 誘電体磁器組成物および積層セラミックコンデンサ
KR102089700B1 (ko) * 2014-05-28 2020-04-14 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판
JP6329236B2 (ja) * 2015-12-01 2018-05-23 太陽誘電株式会社 積層セラミックコンデンサ用誘電体材料および積層セラミックコンデンサ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS324933B1 (ko) 1955-01-21 1957-07-13
JP4991564B2 (ja) 2005-12-26 2012-08-01 京セラ株式会社 積層セラミックコンデンサ

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