KR20180065908A - 적층 세라믹 전자 부품의 제조 방법 - Google Patents

적층 세라믹 전자 부품의 제조 방법 Download PDF

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Abstract

양호한 절단 측면을 가지는 적층 세라믹 전자 부품의 제조 방법을 제공한다.
적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시하는 공정과, 상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법이다.

Description

적층 세라믹 전자 부품의 제조 방법{METHOD FOR MANUFACTURING MULTILAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자 부품의 제조 방법에 관한 것이다.
적층 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서를 들 수 있다. 적층 세라믹 콘덴서를 제조하기 위해서는, 예를 들면, 내부 전극이 형성된 세라믹 그린 시트를 적층하고, 얻어진 소성 전의 부품 본체를 소성한 후, 소결한 부품 본체의 마주 보고 대향하는 단면(端面)에 외부 전극을 형성한다. 이로 인해, 양측의 단면에 인출된 내부 전극이 외부 전극과 전기적으로 접속된 적층 세라믹 콘덴서가 얻어진다.
최근, 전자 부품의 소형화 및 고기능화에 따라서 적층 세라믹 콘덴서에는 소형화 및 고용량화가 요구되고 있다. 적층 세라믹 콘덴서의 소형화 및 고용량화를 실현하기 위해서는 세라믹 그린 시트 상을 점유하는 내부 전극의 유효 면적, 즉, 서로 대향하는 내부 전극의 면적을 크게 하는 것이 유효하다.
예를 들면, 특허문헌 1에는 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 상태에 있는 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 세라믹 페이스트를 도포하여 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자 부품의 제조 방법이 개시되어 있다.
일본 특허공보 제5678905호
특허문헌 1에 기재된 방법에서는, 측면에 내부 전극이 노출되도록 머더 블록을 절단함으로써 서로 대향하는 내부 전극의 면적을 크게 하고 있다. 그러나, 머더 블록의 절단에는 다이싱 등의 방법이 이용되고 있어, 절단 시의 응력에 의해 내부 전극이 늘어나기 때문에 내부 전극 간의 거리가 짧아질수록 내부 전극이 층간을 걸쳐서 접촉하는 부분(이하, 단락(短絡) 부분이라고도 함)이 절단 측면에 발생되기 쉬워진다. 또한, 절단 시의 응력에 의해 절단 측면이 거칠어지기 쉽다. 이러한 상태에서 칩 부품을 제작하면 탈지 후의 단계에서의 쇼트 불량율이 증가되어 버린다. 이상으로부터, 고용량의 적층 세라믹 콘덴서를 제조하는 방법에 있어서 양호한 절단 측면을 얻는 것은 곤란했다.
한편, 상기 문제는 적층 세라믹 콘덴서를 제조하는 경우에 한정되지 않고, 적층 세라믹 콘덴서 이외의 적층 세라믹 전자 부품을 제조하는 경우에 공통되는 문제이다.
본 발명은 상기 문제를 해결하기 위해서 이루어진 것으로, 양호한 절단 측면을 가지는 적층 세라믹 전자 부품의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제1 양태에 있어서, 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 대하여 지립(砥粒)을 이용한 연삭 처리를 실시하는 공정과, 상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제1 양태에서는, 내부 전극이 노출되어 있는 그린 칩의 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시함으로써, 절단 시에 발생한 내부 전극의 늘어짐을 제거할 수 있기 때문에 단락 부분의 발생을 방지할 수 있다. 그 결과, 양호한 절단 측면을 얻을 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제1 양태에 있어서, 상기 연삭 처리를 실시하는 공정 전에, 행 및 열 방향으로 배열된 복수의 상기 그린 칩의 서로의 간격을 넓힌 상태에서 복수의 상기 그린 칩을 전동(轉動)시킴으로써, 복수의 상기 그린 칩의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고, 상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것이 바람직하다. 이 경우, 절단 측면에 대한 연삭 처리 및 세라믹 보호층의 형성을 효율적으로 실시할 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제2 양태에 있어서, 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 제1 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 봉상의 그린 블록체를 얻는 공정과, 상기 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시하는 공정과, 상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성하는 공정과, 상기 소성 전의 세라믹 보호층이 형성된 상기 봉상의 그린 블록체를 상기 제1 방향에 직교하는 제2 방향의 절단선을 따라 절단함으로써 복수의 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제2 양태에서는, 내부 전극이 노출되어 있는 봉상의 그린 블록체의 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시함으로써, 절단 시에 발생한 내부 전극의 늘어짐을 제거할 수 있기 때문에 단락 부분의 발생을 방지할 수 있다. 그 결과, 양호한 절단 측면을 얻을 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제2 양태에 있어서, 상기 연삭 처리를 실시하는 공정 전에, 소정 방향으로 배열된 복수의 상기 봉상의 그린 블록체의 서로의 간격을 넓힌 상태에서 복수의 상기 봉상의 그린 블록체를 전동시킴으로써, 복수의 상기 봉상의 그린 블록체의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고, 상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것이 바람직하다. 이 경우, 절단 측면에 대한 연삭 처리 및 세라믹 보호층의 형성을 효율적으로 실시할 수 있다.
이하, 본 발명의 제1 양태 및 제2 양태를 특별히 구별하지 않을 경우, 간단히 "본 발명의 적층 세라믹 전자 부품의 제조 방법"이라고 한다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 연삭 처리는 유리(遊離) 지립을 이용한 연마 처리인 것이 바람직하다. 유리 지립을 이용한 연마 처리에서는 연마 찌꺼기의 배출성이 양호하기 때문에 내부 전극의 늘어짐을 효율적으로 제거할 수 있다. 또한, 상온의 유리 지립 슬러리를 정기적으로 공급함으로써 처리 시의 발열을 억제할 수 있다. 또한, 미세한 지립을 이용함으로써 절단 측면의 표면을 평활하게 할 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 연삭 처리는 고정 지립을 이용한 연마 처리여도 된다. 고정 지립을 이용한 연마 처리에 의해서도 내부 전극의 늘어짐을 제거할 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 지립의 평균 입자경은 10㎚ 이상, 1000㎚ 이하인 것이 바람직하다. 미세한 지립을 이용함으로써 연삭 시의 저항을 낮게 할 수 있기 때문에 내부 전극의 늘어짐을 효율적으로 제거할 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 지립은 다이아몬드 지립인 것이 바람직하다. 다이아몬드 지립은 세정성이 뛰어나고, 소성 분위기에 끼치는 영향도 적기 때문에 소성 시의 과도한 입성장(粒成長)을 억제하여 적절한 품위의 적층 세라믹 전자 부품을 제조할 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에서는 상기 연삭 처리를 실시하는 공정에 있어서, 상기 그린 칩 또는 상기 봉상의 그린 블록체에 가해지는 압력은 0.001㎫ 이상, 0.010㎫ 미만인 것이 바람직하다. 연삭 처리를 실시할 때의 압력을 제어함으로써 내부 전극의 늘어짐을 효율적으로 제거할 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 연삭 처리 후의 절단 측면의 표면 거칠기(Ra)는 50㎚ 이하인 것이 바람직하다. 절단 측면의 표면 거칠기를 작게 함으로써 쇼트 불량율을 저감시킬 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 소성 전의 세라믹 보호층은 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 형성되고, 상기 세라믹 보호층용 그린 시트 또는 상기 세라믹 보호층용 페이스트에는 Mg이 실질적으로 함유되어 있지 않은 것이 바람직하다. 지금까지, Mg을 함유하는 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트를 이용하여 소성 전의 세라믹 보호층을 형성함으로써 내부 전극의 단부에 이상(異相)을 형성하여 쇼트 불량율을 저감시키는 방법이 알려져 있다. 이에 비하여, 본 발명의 적층 세라믹 전자 부품의 제조 방법에서는 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에 Mg이 실질적으로 함유되어 있지 않아도 쇼트 불량율을 저감시킬 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 소성 전의 세라믹 보호층은 세라믹 보호층용 페이스트를 도포함으로써 형성되는 것이 바람직하다. 세라믹 보호층용 그린 시트를 부착하는 방법에 비교하여, 세라믹 보호층용 페이스트를 도포하는 방법 쪽이 소성 전의 세라믹 보호층을 형성할 때에 그린 칩 또는 봉상의 그린 블록체에 끼치는 손상이 적다. 따라서, 쇼트 불량율을 더욱 저감시킬 수 있다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 머더 블록을 제작하기 위한 세라믹 그린 시트의 두께는 1㎛ 이하인 것이 바람직하다. 본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서는 내부 전극의 늘어짐을 제거하고 있기 때문에, 세라믹 그린 시트가 얇은, 즉 내부 전극 간의 거리가 짧은 경우에도 단락 부분의 발생을 방지할 수 있다.
본 발명에 의하면, 양호한 절단 측면을 가지는 적층 세라믹 전자 부품의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 적층 세라믹 전자 부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도(斜視圖)이다.
도 2는 도 1에 도시된 적층 세라믹 콘덴서를 구성하는 부품 본체의 일례를 모식적으로 나타내는 사시도이다.
도 3은 도 2에 도시된 부품 본체를 제작하기 위해서 준비되는 그린 칩의 일례를 모식적으로 나타내는 사시도이다.
도 4는 도 3에 도시된 그린 칩을 제작하기 위해서 준비되는 내부 전극 패턴이 형성된 세라믹 그린 시트의 일례를 모식적으로 나타내는 평면도이다.
도 5(a)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 사시도이며, 도 5(b) 및 도 5(c)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 평면도이다.
도 6은 머더 블록을 절단하는 공정을 설명하기 위한 사시도이다.
도 7은 행 및 열 방향으로 배열된 복수의 그린 칩의 서로의 간격을 넓힌 상태를 나타내는 사시도이다.
도 8(a) 및 도 8(b)는 그린 칩을 전동시키는 공정을 설명하기 위한 사시도이다.
도 9(a) 및 도 9(b)는 연삭 처리를 실시하는 공정을 설명하기 위한 도면이다.
도 10은 소성 전의 세라믹 보호층을 형성하는 공정을 설명하기 위한 도면이다.
도 11(a)는 비교예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이며, 도 11(b)는 실시예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이다.
이하, 본 발명의 적층 세라믹 전자 부품의 제조 방법에 대해서 설명한다.
그러나, 본 발명은 이하의 구성에 한정되는 것이 아니고, 본 발명의 요지를 변경하지 않는 범위에 있어서 적절히 변경하여 적용할 수 있다. 한편, 이하에 있어서 기재하는 본 발명의 각각의 바람직한 구성을 2개 이상 조합시킨 것도 또한 본 발명이다.
본 발명의 적층 세라믹 전자 부품의 제조 방법의 한 실시형태로서, 적층 세라믹 콘덴서의 제조 방법을 예로 들어서 설명한다. 한편, 본 발명의 제조 방법은 적층 세라믹 콘덴서 이외의 적층 세라믹 전자 부품에도 적용할 수 있다.
우선, 본 발명의 적층 세라믹 전자 부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서에 대해서 설명한다.
도 1은 본 발명의 적층 세라믹 전자 부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다. 도 2는 도 1에 도시된 적층 세라믹 콘덴서를 구성하는 부품 본체의 일례를 모식적으로 나타내는 사시도이다.
도 1에 도시된 적층 세라믹 콘덴서(11)는 부품 본체(12)를 포함하고 있다. 도 2에 도시된 바와 같이, 부품 본체(12)는 직방체상 또는 대략 직방체상을 이루고 있고, 서로 대향하는 한 쌍의 주면(主面)(13 및 14)과, 서로 대향하는 한 쌍의 측면(15 및 16), 서로 대향하는 한 쌍의 단면(17 및 18)을 가지고 있다.
도 3은 도 2에 도시된 부품 본체를 제작하기 위해서 준비되는 그린 칩의 일례를 모식적으로 나타내는 사시도이다.
후술하는 바와 같이, 도 2에 도시된 부품 본체(12)는 도 3에 도시된 그린 칩(19)의 서로 대향하는 한 쌍의 측면(이하, 절단 측면이라고 함)(20 및 21) 상에 소성 전의 세라믹 보호층(22 및 23)을 각각 형성한 것을 소성함으로써 얻어진다. 이후의 설명에 있어서, 소성 후의 부품 본체(12)에서의 그린 칩(19)에 유래하는 부분을 적층부(24)라고 부르는 것으로 한다.
도 2 및 도 3에 도시된 바와 같이, 부품 본체(12)에서의 적층부(24)는 주면(13 및 14)의 방향으로 연장되면서 주면(13 및 14)에 직교하는 방향으로 적층된 복수의 세라믹층(25)과, 세라믹층(25) 간의 계면을 따라 형성된 복수 쌍의 내부 전극(26 및 27)으로 구성된 적층 구조를 가지고 있다. 부품 본체(12)는 그 측면(15 및 16)을 각각 부여하도록 적층부(24)의 절단 측면(20 및 21) 상에 배치되는 한 쌍의 세라믹 보호층(22 및 23)을 가지고 있다. 세라믹 보호층(22 및 23)의 두께는 서로 동일한 것이 바람직하다.
한편, 도 1 및 도 2에 있어서는 설명의 편의를 위해서 적층부(24)와 세라믹 보호층(22 및 23)의 각각의 경계가 명료하게 도시되어 있지만, 이러한 경계는 명료하게 드러나지 않아도 된다.
도 2 및 도 3에 도시된 바와 같이, 내부 전극(26)과 내부 전극(27)은 세라믹층(25)을 통하여 서로 대향한다. 내부 전극(26)과 내부 전극(27)이 대향함으로써 전기적 특성이 발현된다. 즉, 도 1에 도시된 적층 세라믹 콘덴서(11)에 있어서는 정전 용량이 형성된다.
내부 전극(26)은 부품 본체(12)의 단면(17)에 노출되는 노출단(露出端)을 가지고, 내부 전극(27)은 부품 본체(12)의 단면(18)에 노출되는 노출단을 가지고 있다. 한편, 상술한 세라믹 보호층(22 및 23)이 배치되어 있기 때문에 내부 전극(26 및 27)은 부품 본체(12)의 측면(15 및 16)에는 노출되지 않는다.
도 1에 도시된 바와 같이, 적층 세라믹 콘덴서(11)는 또한 내부 전극(26 및 27)의 각각의 노출단에 각각 전기적으로 접속되도록 부품 본체(12)의 적어도 한 쌍의 단면(17 및 18) 상에 각각 형성된 외부 전극(28 및 29)을 포함하고 있다.
외부 전극(28 및 29)은 부품 본체(12)의 적어도 한 쌍의 단면(17 및 18) 상에 각각 형성되어 있고, 도 1에서는 주면(13 및 14) 그리고 측면(15 및 16)의 각 일부에까지 돌아 들어가는 부분을 가지고 있다.
내부 전극을 구성하는 도전 재료로는, 예를 들면, Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 이용할 수 있다.
세라믹층 및 세라믹 보호층을 구성하는 세라믹 재료로는, 예를 들면, BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 주성분으로 하는 유전체 세라믹을 이용할 수 있다.
세라믹 보호층을 구성하는 세라믹 재료는 세라믹층을 구성하는 세라믹 재료와 적어도 주성분이 동일한 것이 바람직하다. 이 경우, 동일한 조성의 세라믹 재료가 세라믹층과 세라믹 보호층의 양쪽에 이용되는 것이 특히 바람직하다.
상술한 바와 같이, 본 발명의 제조 방법은 적층 세라믹 콘덴서 이외의 적층 세라믹 전자 부품에도 적용할 수 있다. 예를 들면, 적층 세라믹 전자 부품이 압전부품인 경우에는 PZT계 세라믹 등의 압전체 세라믹, 서미스터인 경우에는 스피넬계 세라믹 등의 반도체 세라믹이 이용된다.
외부 전극은 하부층과 하부층 상에 형성되는 도금층으로 구성되는 것이 바람직하다. 하부층을 구성하는 도전 재료로는, 예를 들면, Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 이용할 수 있다. 하부층은 도전성 페이스트를 미소성의 부품 본체 상에 도포하여 부품 본체와 동시 소성하는 코파이어법(co-firing method)을 적용함으로써 형성되어도 되고, 도전성 페이스트를 소성 후의 부품 본체 상에 도포하여 베이킹하는 포스트 파이어법(post-firing method)을 적용함으로써 형성되어도 된다. 혹은 하부층은 직접 도금에 의해 형성되어도 되고, 열경화성 수지를 포함하는 도전성 수지를 경화시킴으로써 형성되어도 된다.
하부층 상에 형성되는 도금층은 Ni 도금 및 그 위의 Sn 도금의 2층 구조인 것이 바람직하다.
다음으로, 본 발명의 적층 세라믹 전자 부품의 제조 방법의 일례로서 도 1에 도시된 적층 세라믹 콘덴서(11)의 제조 방법에 대해서 설명한다.
우선, 세라믹층이 될 세라믹 그린 시트가 준비된다. 세라믹 그린 시트는, 예를 들면, 캐리어 필름 상에서 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등을 이용하여 성형된다.
세라믹 그린 시트의 두께는 통상 3㎛ 이하이며, 1㎛ 이하인 것이 바람직하고, 0.6㎛ 이하인 것이 보다 바람직하다.
다음으로, 세라믹 그린 시트 상에 소정의 패턴을 가지고 도전성 페이스트가 인쇄된다.
도 4는 도 3에 도시된 그린 칩을 제작하기 위해서 준비되는 내부 전극 패턴이 형성된 세라믹 그린 시트의 일례를 모식적으로 나타내는 평면도이다.
도 4에 도시된 바와 같이, 세라믹층(25)이 될 세라믹 그린 시트(31) 상에 소정의 패턴을 가지고 도전성 페이스트가 인쇄됨으로써 내부 전극(26 및 27)의 각각이 될 내부 전극 패턴(32)이 형성된다. 구체적으로는 세라믹 그린 시트(31) 상에 띠 형상의 내부 전극 패턴(32)이 복수 열 형성된다.
내부 전극 패턴의 두께는 특별히 한정되지 않지만 1.5㎛ 이하인 것이 바람직하다.
그 후, 내부 전극 패턴이 형성된 세라믹 그린 시트를 어긋나게 하면서 소정 매수 적층하고, 그 위아래에 내부 전극 패턴이 형성되어 있지 않은 세라믹 그린 시트를 소정 매수 적층하는 적층 공정이 실시된다.
도 5(a)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 사시도이다.
도 5(a)에 도시된 바와 같이, 내부 전극 패턴(32)이 형성된 세라믹 그린 시트(31)를 폭 방향을 따라 소정 간격, 즉 내부 전극 패턴(32)의 폭 방향 치수의 반씩 어긋나게 하면서 소정 매수 적층한다. 또한, 그 위아래에 내부 전극 패턴이 인쇄되어 있지 않은 세라믹 그린 시트를 소정 매수 적층한다.
도 5(b) 및 도 5(c)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 평면도이다. 도 5(b) 및 도 5(c)는 각각 1층 및 2층의 세라믹 그린 시트가 확대되어 나타나 있다.
도 5(b) 및 도 5(c)에는 띠 형상의 내부 전극 패턴(32)이 연장되는 방향과 직교하는 폭 방향(도 5(b) 및 도 5(c)에서의 상하 방향)의 절단선(33), 및 이에 대하여 직교하는 길이 방향(도 5(b) 및 도 5(c)에서의 좌우 방향)의 절단선(34)의 각 일부가 나타나 있다. 띠 형상의 내부 전극 패턴(32)은, 2개분의 내부 전극(26 및 27)이 각각의 인출부끼리 연결된 것이 길이 방향을 따라 줄지어진 형상을 가지고 있다. 도 5(b) 및 도 5(c)에서는 절단선(33 및 34)이 공통되어 나타나 있다.
적층 공정의 결과, 적층된 복수의 세라믹 그린 시트와, 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록이 얻어진다. 얻어진 머더 블록은 정수압 프레스 등의 수단에 의해 적층 방향으로 프레스된다.
프레스된 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 복수의 그린 칩이 얻어진다. 이 절단에는. 예를 들면, 다이싱, 프레스 컷팅, 레이저 컷트 등의 방법이 적용된다.
도 6은 머더 블록을 절단하는 공정을 설명하기 위한 사시도이다.
도 6에 있어서, 머더 블록(35)은 서로 직교하는 제1 방향의 절단선(33)및 제2 방향의 절단선(34)을 따라 절단되어 행 및 열 방향으로 배열된 복수의 그린 칩(19)이 얻어진다. 도 6에서는 머더 블록(35)의 내부에 위치하는 최상의 내부 전극 패턴(32)이 파선으로 나타나 있다. 한편, 도 6에서는 1개의 머더 블록(35)으로부터 6개의 그린 칩(19)이 추출되지만, 실제로는 보다 다수의 그린 칩(19)이 추출된다.
도 3에 도시된 바와 같이, 각 그린 칩(19)은 소성 전의 상태에 있는 복수의 세라믹층(25)과 복수의 내부 전극(26 및 27)으로 구성된 적층 구조를 가지고 있다. 그린 칩(19)의 절단 측면(20 및 21)은 제1 방향의 절단선(33)을 따른 절단에 의해 드러난 면이고, 절단 단면(36 및 37)은 제2 방향의 절단선(34)의 절단에 의해 드러난 면이다. 절단 측면(20 및 21)에는 내부 전극(26 및 27) 모두가 노출되어 있다. 또한, 한쪽의 절단 단면(36)에는 내부 전극(26)만 노출되고, 다른 쪽의 절단 단면(37)에는 내부 전극(27)만 노출되어 있다.
한편, 도 6에 도시된 바와 같이, 복수의 그린 칩(19)이 행 및 열 방향으로 배열되도록, 머더 블록(35)이 확장성이 있는 점착 시트(38) 상에 부착된 상태로 절단되는 것이 바람직하다. 이 경우, 도시하지 않는 익스팬드 장치에 의해 점착 시트(38)를 확장할 수 있다.
도 7은 행 및 열 방향으로 배열된 복수의 그린 칩의 서로의 간격을 넓힌 상태를 나타내는 사시도이다.
도 6에 도시된 점착 시트(38)를 확장함으로써, 도 7에 도시된 바와 같이 행 및 열 방향으로 배열된 복수의 그린 칩(19)은 서로의 간격을 넓힌 상태가 된다.
계속해서, 복수의 그린 칩을 전동시킴으로써 복수의 그린 칩의 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다.
도 8(a) 및 도 8(b)는 그린 칩을 전동시키는 공정을 설명하기 위한 사시도이다.
도 8(a)에 도시된 그린 칩(19)을 90도 회전시킴으로써, 도 8(b)에 도시된 바와 같이 절단 측면(20)이 위쪽을 향한 개방면으로 할 수 있다.
절단 측면에 대하여 지립을 이용한 연삭 처리가 실시된다. 상술한 전동 공정을 실시할 경우, 전동 공정에 의해 위쪽을 향한 절단 측면에 대하여 연삭 처리가 실시되는 것이 바람직하다.
연삭 처리는 머더 블록을 절단한 후, 소성 전의 세라믹 보호층을 형성하기 전이라면 어느 단계에서 실시되어도 된다. 그렇기 때문에, 예를 들면, 전동 공정 전의 절단 측면에 대하여 연삭 처리가 실시되어도 되고, 전동 공정을 실시하지 않고, 절단에 의해 얻어지는 절단 측면에 대하여 연삭 처리가 실시되어도 된다.
도 9(a) 및 도 9(b)는 연삭 처리를 실시하는 공정을 설명하기 위한 도면이다. 도 9(a) 및 도 9(b)는 그린 칩의 단면 방향으로부터 나타낸 절단 측면 부근의 확대도이다.
도 9(a)에 도시된 바와 같이, 절단 측면(20)에는 절단 시의 응력에 의해 내부 전극(26)의 늘어짐(26A)이 존재한다. 절단 측면(20)에 대하여, 도 9(a)에 도시된 연삭선(X-X)의 위치까지 연삭 처리를 실시함으로써, 도 9(b)에 도시된 바와 같이 내부 전극(26)의 늘어짐(26A)을 제거할 수 있다.
연삭 처리로는, 예를 들면, 고정 지립을 이용한 연삭 처리(다이싱, 그라인딩 등), 고정 지립을 이용한 연마 처리(드라이 폴리시, 테이프 연마 등), 유리 지립을 이용한 연마 처리(래핑, 폴리싱 등) 등을 들 수 있다. 이들의 처리를 조합시켜도 된다. 한편, 다이싱에 의한 연삭 처리는 머더 블록에 대하여 2회의 다이싱을 실시함으로써 이루어질 수 있고, 1회째의 다이싱을 절단 처리, 2회째의 다이싱을 연삭 처리로서 구별한다. 이 경우, 2회째의 다이싱에 사용하는 지립의 평균 입자경을 1회째의 다이싱에 사용하는 지립의 평균 입자경보다도 작게 하는 것이 바람직하다.
단락 부분의 발생을 방지하는 관점에서는 고정 지립을 이용한 연마 처리, 또는 유리 지립을 이용한 연마 처리가 바람직하고, 절단 측면의 표면을 평활하게 하는 관점도 고려하면 유리 지립을 이용한 연마 처리가 보다 바람직하다. 고정 지립을 이용한 연마 처리로는 테이프 연마가 바람직하다. 유리 지립을 이용한 연마 처리로는 폴리싱이 바람직하다. 이 경우, 폴리싱만을 실시해도 되고, 전처리로서 래핑을 실시한 후에 폴리싱을 실시해도 된다. 한편, 래핑과 폴리싱에서는 지립의 크기가 다르며, 폴리싱보다도 큰 지립을 이용한 연마 처리를 래핑이라고 부르는 것으로 한다.
지립을 이용한 연삭 처리에 있어서 지립의 평균 입자경은 10㎚ 이상인 것이 바람직하고, 50㎚ 이상인 것이 보다 바람직하고, 100㎚ 이상인 것이 더욱 바람직하다. 또한, 지립의 평균 입자경은 1000㎚ 이하인 것이 바람직하다. 특히, 폴리싱 등의 연마 처리를 실시할 경우에는, 지립의 평균 입자경은 800㎚ 이하인 것이 보다 바람직하고, 500㎚ 이하인 것이 더욱 바람직하다. 미세한 지립을 이용함으로써 연삭 시의 저항을 낮게 할 수 있기 때문에 내부 전극의 늘어짐을 효율적으로 제거할 수 있다.
지립을 이용한 연삭 처리에 있어서 지립의 재질은 특별히 한정되지 않지만, 다이아몬드 지립이 바람직하다. 다이아몬드 지립은 세정성이 뛰어나고 소성 분위기에 끼치는 영향도 적기 때문에, 소성 시의 과도한 입성장을 억제하여 적절한 품위의 적층 세라믹 전자 부품을 제조할 수 있다.
지립을 이용한 연삭 처리에 있어서 그린 칩에 가해지는 압력은 0.001㎫ 이상인 것이 바람직하다. 특히, 폴리싱 등의 연마 처리를 실시할 경우에는 그린 칩에 가해지는 압력은 0.005㎫ 이상인 것이 보다 바람직하다. 또한, 그린 칩에 가해지는 압력은 0.010㎫ 미만인 것이 바람직하고, 0.008㎫ 미만인 것이 보다 바람직하다. 연삭 처리를 실시할 때의 압력을 제어함으로써 내부 전극의 늘어짐을 효율적으로 제거할 수 있다.
연삭 처리 후의 절단 측면의 표면 거칠기(Ra)는 50㎚ 이하인 것이 바람직하고, 20㎚ 이하인 것이 보다 바람직하다. 절단 측면의 표면 거칠기를 작게 함으로써 쇼트 불량율을 저감시킬 수 있다.
한편, 표면 거칠기(Ra)는 광 간섭식 표면 거칠기 측정기(ZYGO사 제품 NewView)를 이용하여 측정할 수 있다.
연삭 처리 후, 절단 측면에 소성 전의 세라믹 보호층이 형성된다. 소성 전의 세라믹 보호층은, 예를 들면, 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 형성된다.
도 10은 소성 전의 세라믹 보호층을 형성하는 공정을 설명하기 위한 도면이다.
도 10에 도시된 바와 같이, 연삭 처리 후의 절단 측면(20)에 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 소성 전의 세라믹 보호층(22)을 형성할 수 있다.
세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에는 머더 블록을 제작하기 위한 세라믹 그린 시트와 동일한 세라믹 원료가 주성분으로서 함유되어 있는 것이 바람직하다.
또한, 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에는 Mg이 실질적으로 함유되어 있지 않은 것이 바람직하다.
소성 전의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 건조 공정에서는 소성 전의 세라믹 보호층(22)이 형성된 그린 칩(19)을, 예를 들면, 120℃로 설정된 오븐에 5분간 넣는다.
다음으로, 도 8을 참조하여 설명한 공정과 동일한 전동 공정이 실시되는 것이 바람직하다. 즉, 복수의 그린 칩을 전동시킴으로써, 복수의 그린 칩의 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다. 이 경우, 그린 칩을 180도 회전시킴으로써 반대 측의 절단 측면이 위쪽을 향한 개방면으로 할 수 있다.
반대 측의 절단 측면에 대해서도 상기와 마찬가지로, 지립을 이용한 연삭 처리를 실시하여 소성 전의 세라믹 보호층을 형성하면 된다. 연삭 처리의 조건은 동일해도 되고, 달라도 된다. 또한, 소성 전의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 이상으로부터 소성 전의 부품 본체가 얻어진다.
얻어진 소성 전의 부품 본체가 소성된다. 소성 온도는 소성 전의 부품 본체에 포함되는 세라믹 재료나 금속 재료에 따라서도 다르지만, 예를 들면 900℃ 이상, 1300℃ 이하의 범위이다.
소성 후의 부품 본체의 양 단면(17 및 18)에 도전성 페이스트를 도포하고, 베이킹하고, 또한 필요에 따라서 도금이 실시됨으로써 외부 전극(28 및 29)이 형성된다. 한편, 도전성 페이스트의 도포는 소성 전의 부품 본체에 대하여 실시되어도 되고, 소성 전의 부품 본체의 소성 시에 도전성 페이스트의 베이킹을 동시에 실시하도록 해도 된다.
이렇게 하여, 도 1에 도시된 적층 세라믹 콘덴서(11)가 제조된다.
상술한 실시형태에서는 머더 블록을 제1 방향의 절단선 및 제2 방향의 절단선으로 절단하여 복수의 그린 칩을 얻고 나서, 절단 측면에 대하여 연삭 처리를 실시하여 소성 전의 세라믹 보호층을 형성하고 있었지만, 이하와 같이 변경하는 것도 가능하다.
즉, 머더 블록을 제1 방향의 절단선만 따라서 절단함으로써, 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 내부 전극이 노출된 복수의 봉상의 그린 블록체를 얻고 나서, 절단 측면에 대하여 연삭 처리를 실시하여 소성 전의 세라믹 보호층을 형성한 후, 제2 방향의 절단선으로 절단하여 복수의 소성 전의 부품 본체를 얻고, 그 후 소성 전의 부품 본체를 소성해도 된다. 소성 후는 전술한 실시형태와 동일한 공정을 실시함으로써 적층 세라믹 전자 부품을 제조할 수 있다.
실시예
이하, 본 발명의 적층 세라믹 전자 부품의 제조 방법을 보다 구체적으로 개시한 실시예를 나타낸다. 한편, 본 발명은 이들의 실시예에만 한정되는 것이 아니다.
[적층 세라믹 콘덴서의 제작]
(실시예 1)
세라믹 원료로서의 BaTiO3에, 폴리비닐부티랄계 바인더, 가소제 및 유기 용제로서의 에탄올을 첨가하고, 이들을 볼 밀에 의해 습식 혼합하여 세라믹 슬러리를 제작했다. 다음으로, 이 세라믹 슬러리를 립 방식으로 시트 성형하여 직사각형의 세라믹 그린 시트를 얻었다. 다음으로, 상기 세라믹 그린 시트 상에 Ni를 함유하는 도전성 페이스트를 스크린 인쇄하여, Ni를 주성분으로 하는 내부 전극 패턴을 형성했다.
내부 전극 패턴이 형성된 세라믹 그린 시트를 폭 방향으로 어긋나게 하면서 복수 장 적층하고, 그 위아래에 내부 전극 패턴이 인쇄되어 있지 않은 세라믹 그린 시트를 적층함으로써 머더 블록을 얻었다. 얻어진 머더 블록을 정수압 프레스에 의해 적층 방향으로 프레스했다.
프레스된 머더 블록을 칩 형상으로 절단함으로써 각각의 내부 전극이 양 단면 및 양 측면에 노출된 그린 칩을 얻었다. 절단 후, 순수에 의한 초음파 세정을 실시했다.
그린 칩의 한쪽의 절단 측면에 대하여 연삭 처리로서 유리 지립을 이용한 연마 처리를 실시했다. 실시예 1에서는 평균 입자경 0.5㎛의 다이아몬드 슬러리(연마제) 및 면포계(綿布系)의 연마 패드를 이용한 폴리싱을 실시했다. 폴리싱의 조건은 공전 속도 20rpm, 인가 압력 7㎪, 시간 10분간으로 했다.
연마 처리 후, 순수에 의한 초음파 세정을 실시하고, 그 후 수분을 건조시켰다. 계속해서, 연마 처리 후의 절단 측면에 세라믹 보호층용 그린 시트를 부착함으로써 소성 전의 세라믹 보호층을 형성했다. 세라믹 보호층용 그린 시트의 조성은 세라믹 그린 시트의 조성과 동일하다.
그린 칩의 다른 쪽의 절단 측면에 대해서도 상기와 마찬가지로 유리 지립을 이용한 연마 처리를 실시한 후, 소성 전의 세라믹 보호층을 형성했다. 이로 인해, 소성 전의 부품 본체를 얻었다.
얻어진 소성 전의 부품 본체를 질소 분위기 중에서 탈지한 후, 수소/질소 혼합 분위기 중에서 소성했다. 소성 후, 도전성 페이스트의 도포 및 베이킹에 의해 외부 전극을 형성하여 실시예 1의 적층 세라믹 콘덴서를 제작했다.
(실시예 2)
실시예 1과 동일한 방법에 의해 그린 칩을 제작했다. 그린 칩의 한쪽의 절단 측면에 대하여 연삭 처리로서 고정 지립을 이용한 연마 처리를 실시했다. 실시예 2에서는 연마 처리로서 평균 입자경 0.5㎛의 연마제를 포함하는 연마 테이프를 이용한 테이프 연마를 실시했다. 테이프 연마의 조건은 속도 50mm/sec, 인가 압력 10㎪, 왕복 횟수 25회로 했다.
그 후, 실시예 1과 마찬가지로 소성 전의 세라믹 보호층을 형성했다. 그린 칩의 다른 쪽의 절단 측면에 대해서도 상기와 마찬가지로 고정 지립을 이용한 연마 처리를 실시한 후, 소성 전의 세라믹 보호층을 형성했다. 그 외, 실시예 1과 동일한 방법에 의해 외부 전극까지 형성하여 실시예 2의 적층 세라믹 콘덴서를 제작했다.
(비교예 1)
그린 칩의 절단 측면에 대하여 연삭 처리를 실시하지 않은 것 이외에는 실시예 1과 동일하게 외부 전극까지 형성하여 비교예 1의 적층 세라믹 콘덴서를 제작했다.
[평가]
(완전 단락 부분)
주사형 전자 현미경(SEM)을 이용하여 외부 전극을 형성하기 전의 절단 측면을 배율 7000배로 촬영했다. 내부 전극 14∼16개 중, Ni 입자끼리가 완전히 층간을 걸쳐서 접촉하고 있는 부분의 수를 측정했다. 결과를 표 1의 "완전 단락 부분"에 나타낸다. 완전 단락 부분의 수가 0인 경우를 ◎(우수), 1 이상인 경우를 ×(불가)라고 평가했다.
(표면 거칠기)
광 간섭식 표면 거칠기 측정기(ZYGO사 제품 NewView)를 이용하여 외부 전극을 형성하기 전의 절단 측면의 표면 거칠기(Ra)를 측정했다. 결과를 표 1의 "표면 거칠기"에 나타낸다. 표면 거칠기(Ra)가 20㎚ 이하인 경우를 ◎(우수), 20㎚보다 크고 50㎚ 이하인 경우를 ○(양호), 50㎚보다 큰 경우를 ×(불가)라고 평가했다.
(탈지 후 쇼트율)
각각 100개의 적층 세라믹 콘덴서의 정전 용량을 LCR 미터로 측정하여 쇼트 불량의 발생율을 산출했다. 결과를 표 1의 "탈지 후 쇼트율"에 나타낸다. 탈지 후 쇼트율이 80% 미만인 경우를 ◎(우수), 80% 이상 100% 미만인 경우를 ○(양호), 100%인 경우를 ×(불가)라고 평가했다.
Figure pat00001
표 1에 나타내는 바와 같이, 머더 블록을 절단한 후, 소성 전의 세라믹 보호층을 형성하기 전에, 절단 측면에 대하여 연삭 처리를 실시하고 있지 않은 비교예 1에서는 완전 단락 부분이 발생하고 있었던 것에 비하여, 절단 측면에 대하여 연삭 처리를 실시한 실시예 1 및 2에서는 완전 단락 부분이 0이었다. 특히, 유리 지립을 이용한 연마 처리를 실시한 실시예 1에서는 연마 처리 후의 절단 측면의 표면 거칠기가 작고, 비교예 1보다도 탈지 후 쇼트율이 크게 저하되어 있었다.
도 11(a)는 비교예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이며, 도 11(b)는 실시예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이다.
표 1의 결과와 마찬가지로, 절단 측면에 대하여 연삭 처리를 실시하고 있지 않은 비교예 1에서는 도 11(a)에 도시된 바와 같이, 완전 단락 부분(도 11(a) 중, ○표시로 둘러싼 부분)이 확인된 것에 비해, 절단 측면에 대하여 연삭 처리를 실시한 실시예 1에서는 도 11(b)에 도시된 바와 같이, 완전 단락 부분이 확인되지 않았다.
11: 적층 세라믹 콘덴서(적층 세라믹 전자 부품) 12: 부품 본체
13, 14: 주면 15, 16: 측면
17, 18: 단면 19: 그린 칩
20, 21: 절단 측면 22, 23: 세라믹 보호층
24: 적층부 25: 세라믹층
26, 27: 내부 전극 26A: 내부 전극의 늘어짐
28, 29: 외부 전극 31: 세라믹 그린 시트
32: 내부 전극 패턴 33: 제1 방향의 절단선
34: 제2 방향의 절단선 35: 머더 블록
36, 37: 절단 단면 38: 점착 시트

Claims (13)

  1. 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과,
    상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 그린 칩을 얻는 공정과,
    상기 절단 측면에 대하여, 지립(砥粒)을 이용한 연삭 처리를 실시하는 공정과,
    상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과,
    상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  2. 제1항에 있어서,
    상기 연삭 처리를 실시하는 공정 전에, 행 및 열 방향으로 배열된 복수의 상기 그린 칩의 서로의 간격을 넓힌 상태에서 복수의 상기 그린 칩을 전동(轉動)시킴으로써, 복수의 상기 그린 칩의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고,
    상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  3. 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과,
    상기 머더 블록을 제1 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 봉상의 그린 블록체를 얻는 공정과,
    상기 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시하는 공정과,
    상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성하는 공정과,
    상기 소성 전의 세라믹 보호층이 형성된 상기 봉상의 그린 블록체를, 상기 제1 방향에 직교하는 제2 방향의 절단선을 따라 절단함으로써 복수의 소성 전의 부품 본체를 얻는 공정과,
    상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  4. 제3항에 있어서,
    상기 연삭 처리를 실시하는 공정 전에, 소정 방향으로 배열된 복수의 상기 봉상의 그린 블록체의 서로의 간격을 넓힌 상태에서 복수의 상기 봉상의 그린 블록체를 전동시킴으로써, 복수의 상기 봉상의 그린 블록체의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고,
    상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연삭 처리는 유리(遊離) 지립을 이용한 연마 처리인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연삭 처리는 고정 지립을 이용한 연마 처리인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지립의 평균 입자경은 10㎚ 이상, 1000㎚ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지립은 다이아몬드 지립인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연삭 처리를 실시하는 공정에 있어서, 상기 그린 칩 또는 상기 봉상의 그린 블록체에 가해지는 압력은 0.001㎫ 이상, 0.010㎫ 미만인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연삭 처리 후의 절단 측면의 표면 거칠기(Ra)는 50㎚ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소성 전의 세라믹 보호층은, 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 형성되고,
    상기 세라믹 보호층용 그린 시트 또는 상기 세라믹 보호층용 페이스트에는 Mg이 실질적으로 함유되어 있지 않은 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소성 전의 세라믹 보호층은 세라믹 보호층용 페이스트를 도포함으로써 형성되는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 머더 블록을 제작하기 위한 세라믹 그린 시트의 두께는 1㎛ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
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