JP6449826B2 - 積層セラミック電子部品及びその製造方法 - Google Patents

Description

本発明は、サイドマージン部が後付けされる積層セラミック電子部品及びその製造方法に関する。

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化及び大容量化の要望がますます強くなってきている。この要望に応えるためには、積層セラミックコンデンサの内部電極を拡大することが有効である。内部電極を拡大するためには、内部電極の周囲の絶縁性を確保するためのサイドマージン部を薄くする必要がある。

この一方で、一般的な積層セラミックコンデンサの製造方法では、各工程（例えば、内部電極のパターニング、積層シートの切断など）の精度により、均一な厚さのサイドマージン部を形成することが難しい。したがって、このような積層セラミックコンデンサの製造方法では、サイドマージン部を薄くするほど、内部電極の周囲の絶縁性を確保することが難しくなる。

特許文献１には、サイドマージン部を後付けする技術が開示されている。つまり、この技術では、積層シートを切断することにより、側面に内部電極が露出した積層チップが作製され、この積層チップの側面にサイドマージン部が設けられる。これにより、均一な厚さのサイドマージン部を形成可能となるため、サイドマージン部を薄くする場合にも、内部電極の周囲の絶縁性を確保することができる。

特開２０１２−２０９５３９号公報

積層シートの切断には押し切り刃や回転刃などによる切断方法が広く利用され、積層シートが各種のブレード（刃）によって各積層チップに切り分けられる。このとき、積層シートを切断中のブレードが内部電極を引き摺り、内部電極が切断面に沿って引き延ばされる場合がある。これにより、積層チップの側面において隣接する内部電極同士がショートすると、目的とする性能の積層セラミックコンデンサが得られなくなる。

以上のような事情に鑑み、本発明の目的は、内部電極のショートを防止しつつ、サイドマージン部を後付け可能な積層セラミック電子部品及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法では、積層された複数のセラミックシートと、上記複数のセラミックシートの間に配置された複数の内部電極と、を有する積層シートが準備される。
上記積層シートを切断することにより、上記複数の内部電極が露出する側面を有する積層チップが作製される。
上記積層チップの上記側面の表層が除去される。
上記表層が除去された上記積層チップの上記側面にサイドマージン部が設けられる。
この構成では、サイドマージン部が設けられる積層チップの側面の表層が予め除去される。これにより、積層シートの切断時の内部電極の引き摺りや異物の付着などによる、積層チップの側面における内部電極同士のショートを防止することができる。

押し切り刃又は回転刃により、上記積層シートが切断されてもよい。
この構成では、内部電極の引き摺りが比較的発生しやすい押し切り刃や回転刃により積層シートを切断しても、積層チップの側面における内部電極同士のショートを防止することができる。

上記積層チップの上記側面を研削することにより、上記表層が除去されてもよい。
上記積層チップの上記側面にブラスト処理を施すことにより、上記表層が除去されてもよい。
これらの構成によれば、積層チップの側面における内部電極同士のショートを効果的に防止することができる。

上記積層チップの上記側面にレーザを照射することにより、上記表層が除去されてもよい。
上記積層チップの上記側面上でオーバーラップする複数の照射領域に上記レーザを照射してもよい。これにより、レーザのスポット径が小さい場合にも、チップの側面の全領域に隙間なくレーザを照射することができる。
上記複数の照射領域は、矩形であってもよい。これにより、照射領域のオーバーラップ量を小さくすることができるため、チップの側面の全領域に対して効率的にレーザを照射することが可能となる。
上記レーザは、トップハット型の出力分布を有していてもよい。これにより、照射領域の全領域においてレーザの出力分布が均一となる。したがって、この構成では、レーザの出力分布を考慮することなく、照射領域の位置や間隔などを決定することができる。

本発明の別の形態に係る積層セラミック電子部品は、積層チップと、サイドマージン部と、を具備する。
上記積層チップは、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記第１方向に直交する第２方向を向き、上記複数の内部電極の端部に隣接し、レーザのオーバーラップ痕が形成された側面と、を有する。
上記サイドマージン部は、上記積層チップの上記側面を覆う。

上記オーバーラップ痕では、上記複数の内部電極の上記端部にポアが形成されていてもよい。
上記オーバーラップ痕は、所定の間隔で並んでいてもよい。
上記オーバーラップ痕は、所定のパターンを形成していてもよい。

これらの構成では、積層チップの側面に隙間なくレーザの照射によって表層の除去がなされているため、積層チップの側面における内部電極同士のショートを効果的に防止することができる。

内部電極のショートを防止しつつ、サイドマージン部を後付け可能な積層セラミック電子部品及びその製造方法を提供することができる。

本発明の第１の実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサのＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサのＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記製造方法のステップＳ０１で準備される積層シートの平面図である。 上記製造方法のステップＳ０２を示す積層シートの斜視図である。 上記製造方法のステップＳ０３を示す積層シートの平面図である。 上記製造方法のステップＳ０３を示す積層シートの断面図である。 上記製造方法のステップＳ０３の後の積層チップの側面を例示する断面図である。 上記製造方法のステップＳ０４を示す積層チップの断面図である。 上記製造方法のステップＳ０４で用いる表層除去装置の斜視図である。 上記製造方法のステップＳ０４で用いる表層除去装置の斜視図である。 上記製造方法のステップＳ０５を示す積層チップの断面図である。 上記製造方法のステップＳ０６を示す積層チップの断面図である。 上記製造方法のステップＳ０７の後の未焼成の素体の斜視図である。 上記表層除去装置の変形例の斜視図である。 本発明の第２の実施形態に係る表層除去方法を示す積層チップの側面図である。 上記表層除去方法におけるレーザの照射領域を示す図である。 上記表層除去方法を実施した後の積層チップの側面図である。 上記表層除去方法を実施して製造された積層セラミックコンデンサの素体の部分断面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

＜第１の実施形態＞
［積層セラミックコンデンサ１０の構成］
図１〜３は、本発明の第１の実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。外部電極１４，１５は、相互に離間し、素体１１を挟んでＸ軸方向に対向している。

素体１１は、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を有する。素体１１の各面を接続する稜部は面取りされている。素体１１において、例えば、Ｘ軸方向の寸法を１．０ｍｍとし、Ｙ軸及びＺ軸方向の寸法を０．５ｍｍとすることができる。
なお、素体１１の形状はこのような形状に限定されない。例えば、素体１１の各面は曲面であってもよく、素体１１は全体として丸みを帯びた形状であってもよい。

外部電極１４，１５は、素体１１のＸ軸方向両端面を覆い、Ｘ軸方向両端面に接続するＹ軸方向両側面及びＺ軸方向両主面に延出している。これにより、外部電極１４，１５のいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ軸に平行な断面の形状がＵ字状となっている。

外部電極１４，１５はそれぞれ、良導体により形成され、積層セラミックコンデンサ１０の端子として機能する。外部電極１４，１５を形成する良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金を用いることができる。
外部電極１４，１５は、単層構造であっても複層構造であってもよい。

複層構造の外部電極１４，１５は、例えば、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造として構成されていてもよい。
下地膜は、例えば、ニッケル、銅、パラジウム、白金、銀、金などを主成分とする金属や合金の焼き付け膜とすることができる。
中間膜は、例えば、白金、パラジウム、金、銅、ニッケルなどを主成分とする金属や合金のメッキ膜とすることができる。
表面膜は、例えば、銅、錫、パラジウム、金、亜鉛などを主成分とする金属や合金のメッキ膜とすることができる。

素体１１は、積層チップ１６と、サイドマージン部１７と、を有する。
サイドマージン部１７は、Ｘ−Ｚ平面に沿って延びる平板状であり、積層チップ１６のＹ軸方向両側面Ｐ，Ｑをそれぞれ覆っている。
積層チップ１６は、容量形成部１８と、カバー部１９と、を有する。カバー部１９は、Ｘ−Ｙ平面に沿って延びる平板状であり、容量形成部１８のＺ軸方向両主面をそれぞれ覆っている。
サイドマージン部１７及びカバー部１９は、主に、容量形成部１８を保護するとともに、容量形成部１８の周囲の絶縁性を確保する機能を有する。

容量形成部１８は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から離間している。これとは反対に、第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から離間している。

内部電極１２，１３はそれぞれ、良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料が用いられる。

容量形成部１８は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各誘電体セラミック層の容量を大きくするため、容量形成部１８を形成する材料として高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

サイドマージン部１７及びカバー部１９も、誘電体セラミックスによって形成されている。サイドマージン部１７及びカバー部１９を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１８と同様の材料を用いることより、製造効率が向上するとともに、素体１１における内部応力が抑制される。

上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

なお、積層セラミックコンデンサ１０の構成は、特定の構成に限定されず、積層セラミックコンデンサ１０に求められるサイズや性能などに応じて、公知の構成を適宜採用可能である。例えば、容量形成部１８における各内部電極１２，１３の枚数は、適宜決定可能である。

［積層セラミックコンデンサ１０の製造方法］
図４は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図５〜１５は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図４に沿って、図５〜１５を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。

図５はセラミックシート１０１，１０２，１０３の平面図である。図５（Ａ）はセラミックシート１０１を示し、図５（Ｂ）はセラミックシート１０２を示し、図５（Ｃ）はセラミックシート１０３を示している。セラミックシート１０１，１０２，１０３は、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。

ステップＳ０１の段階では、セラミックシート１０１，１０２，１０３は各積層セラミックコンデンサ１０ごとに切り分けられていない。図５には、各積層セラミックコンデンサ１０ごとに切り分ける際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。

図５に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。

内部電極１１２，１１３は、任意の導電性ペーストを用いて形成することができる。導電性ペーストによる内部電極１１２，１１３の形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。

内部電極１１２，１１３は、切断線Ｌｙによって仕切られたＸ軸方向に隣接する２つの領域にわたって配置され、Ｙ軸方向に帯状に延びている。第１内部電極１１２と第２内部電極１１３とでは、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。つまり、第１内部電極１１２の中央を通る切断線Ｌｙが第２内部電極１１３の間の領域を通り、第２内部電極１１３の中央を通る切断線Ｌｙが第１内部電極１１２の間の領域を通っている。

（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を積層することにより積層シート１０４を作製する。

図６は、ステップＳ０２で得られる積層シート１０４の斜視図である。図６では、説明の便宜上、セラミックシート１０１，１０２，１０３を分解して示している。しかし、実際の積層シート１０４では、セラミックシート１０１，１０２，１０３が静水圧加圧や一軸加圧などにより圧着されて一体化される。これにより、高密度の積層シート１０４が得られる。

積層シート１０４では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
また、積層シート１０４では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向最上面及び最下面にそれぞれカバー部１９に対応する第３セラミックシート１０３が積層される。なお、図７に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。

（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を切断することにより未焼成の積層チップ１１６を作製する。ステップＳ０２では、積層シート１０４を押し切りにより切断する。

図７は、ステップＳ０３の後の積層シート１０４の平面図である。積層シート１０４は、保持部材としてのテープＴ１に貼り付けられた状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層シート１０４が個片化され、積層チップ１１６が得られる。

図８は、ステップＳ０３のプロセスを示す積層シート１０４の断面図である。ステップＳ０３では、押し切り刃２００を備える切断装置を用いる。

まず、図８（Ａ）に示すように、Ｚ軸方向下方に向けられた押し切り刃２００を積層シート１０４のＺ軸方向上方に配置させる。
次に、図８（Ｂ）に示すように、押し切り刃２００がテープＴ１に到達するまで、押し切り刃２００をＺ軸方向下方に移動させて、積層シート１０４を切断する。このとき、テープＴ１には押し切り刃２００を貫通させず、テープＴ１が切断されないようにする。
そして、図８（Ｃ）に示すように、押し切り刃２００をＺ軸方向上方に移動させて、積層シート１０４から押し切り刃２００を引き抜く。

これにより、積層シート１０４が複数の積層チップ１１６に個片化される。このとき、テープＴ１は、切断されずに、各積層チップ１１６を接続している。これにより、以降のステップにおいて複数の積層チップ１１６を一括して扱うことが可能となり、製造効率が向上する。
ステップＳ０３により形成される積層シート１０４の切断面は、積層チップ１１６のＹ軸方向側面Ｐ，Ｑ及びＸ軸方向端面となる。

図９は、ステップＳ０３の直後の積層チップ１１６の側面Ｐ，Ｑを例示する拡大断面図である。つまり、切断直後の積層チップ１１６の側面Ｐ，Ｑは、図９（Ａ）〜（Ｃ）に例示される状態となる場合がある。

図９（Ａ）に示す側面Ｐ，Ｑには、ステップＳ０３における押し切り刃２００による異物の挟み込みなどによって、傷Ｈが形成されている。ステップＳ０３で傷Ｈが形成される過程において、押し切り刃２００が内部電極１１２，１１３を引き摺ると、内部電極１１２，１１３が傷Ｈに沿って引き延ばされることにより、展延部Ｒ１が形成される。展延部Ｒ１が内部電極１１２，１１３の一方から他方に到達すると、内部電極１１２，１１３同士が展延部Ｒ１を介して接続されることにより、ショートが発生してしまう。

図９（Ｂ）に示す側面Ｐ，Ｑには、図９（Ａ）に示すような傷Ｈが形成されていない。しかし、この場合にも、ステップＳ０３において押し切り刃２００が内部電極１１２，１１３を引き摺ると、内部電極１１２，１１３が側面Ｐ，Ｑに沿って引き延ばされることにより、展延部Ｒ２が形成される。展延部Ｒ２が内部電極１１２，１１３の一方から他方に到達すると、内部電極１１２，１１３同士が展延部Ｒ２を介して接続されることにより、ショートが発生してしまう。

図９（Ｃ）に示す側面Ｐ，Ｑには、異物Ｒ３が付着している。異物Ｒ３としては、ステップＳ０３において内部電極１１２，１１３や押し切り刃２００などから生じた導電性を有するものが想定される。このような異物Ｒ３が内部電極１１２，１１３の双方にわたって付着すると、内部電極１１２，１１３同士が異物Ｒ３を介して接続されることにより、ショートが発生してしまう。

このように、ステップＳ０３の直後の積層チップ１１６では、側面Ｐ，Ｑにおいて第１内部電極１１２と第２内部電極１１３とがショートする場合がある。第１内部電極１１２と第２内部電極１１３とがショートしていると、目的とする性能の積層セラミックコンデンサ１０が得られなくなる。

特に、内部電極１１２，１１３の間隔が狭く、つまり内部電極１１２，１１３間の誘電体セラミック層が薄い場合に、側面Ｐ，Ｑにおける内部電極１１２，１１３同士のショートが発生しやすい。具体的に、内部電極１１２，１１３間の誘電体セラミック層が内部電極１１２，１１３よりも薄い場合、あるいは誘電体セラミック層が１μｍ以下の場合に、側面Ｐ，Ｑにおける内部電極１１２，１１３同士のショートが特に発生しやすい。

なお、積層シート１０４の切断には、押し切りとは異なるブレードを利用した技術を用いてもよく、例えば回転刃（例えばダイシングブレード）を用いてもよい。更に、積層シート１０４の切断には、ブレードを用いない技術を用いてもよく、例えばレーザ切断やウォータージェット切断を用いてもよい。

いずれの場合であっても、ステップＳ０３では、積層チップ１１６の側面Ｐ，Ｑにおいて第１内部電極１１２と第２内部電極１１３とのショートが発生する場合がある。
本実施形態では、積層チップ１１６の側面Ｐ，Ｑにおける第１内部電極１１２と第２内部電極１１３とのショートを解消させるために、ステップＳ０４，Ｓ０６（表層除去）が行われる。

（ステップＳ０４：表層除去１）
ステップＳ０４では、ステップＳ０３で得られた積層チップ１１６の側面Ｐの表層を除去する。

図９に示す展延部Ｒ１，Ｒ２や異物Ｒ３は、ステップＳ０３の直後の側面Ｐの表層に含まれる。このため、ステップＳ０４で側面Ｐの表層を除去することにより、展延部Ｒ１，Ｒ２や異物Ｒ３も除去される。これにより、側面Ｐにおける第１内部電極１１２と第２内部電極１１３とのショートが解消される。

ステップＳ０４で除去する側面Ｐの表層は、例えば、ステップＳ０３で得られた積層チップ１１６の側面ＰからＹ軸方向に５０μｍ程度までの深さの領域とすることができる。なお、ステップＳ０４で除去する側面ＰのＹ軸方向の深さは、展延部Ｒ１，Ｒ２や異物Ｒ３を適切に除去可能なように、適宜決定可能である。

図１０は、ステップＳ０４を示す積層チップ１１６の断面図である。ステップＳ０４では、積層チップ１１６がテープＴ１からテープＴ２に貼り替えられ、側面ＱがテープＴ２によって保持されている。そして、側面Ｐに対向するように、側面Ｐの表層を除去するための表層除去装置３００が配置されている。

本実施形態では、表層除去装置３００として、図１１に示すグラインダ３００ａが用いられる。図１１に示す例では、テープＴ２に複数の積層チップ１１６が配列され、複数の積層チップ１１６に対して一括してステップＳ０４が行われる。これにより、積層セラミックコンデンサ１０の製造効率が向上する。

グラインダ３００ａは、Ｚ軸に平行な中心軸を有する円柱体を備える。この円柱体では、外周面が研削面として構成される。グラインダ３００ａは、円柱体を中心軸を中心に回転させ、円柱体の外周面を積層チップ１１６の側面Ｐに接触させて、積層チップ１１６の側面Ｐを研削することにより、積層チップ１１６の側面Ｐの表層を除去することができる。

適宜、テープＴ２をＸ軸方向やＺ軸方向に移動させることにより、テープＴ２に配列されたすべての積層チップ１１６において、側面Ｐの表層を除去することができる。なお、テープＴ２を移動させずに、グラインダ３００ａの円柱体をＸ軸方向やＺ軸方向に移動させても構わない。

表層除去装置３００として、図１１に示すグラインダ３００ａに代えて、図１２に示すグラインダ３００ｂを用いることも可能である。
グラインダ３００ｂは、Ｙ軸に平行な中心軸を有する円盤体を備える。この円盤体では、平坦面が研削面として構成される。グラインダ３００ｂは、円盤体を中心軸を中心に回転させ、円盤体の平坦面を積層チップ１１６の側面Ｐに接触させて、積層チップ１１６の側面Ｐを研削することにより、積層チップ１１６の側面Ｐの表層を除去することができる。

その後、必要に応じ、積層チップ１１６を洗浄し、側面Ｐなどに付着した研削屑などを除去する。

（ステップＳ０５：サイドマージン部形成１）
ステップＳ０５では、ステップＳ０４で得られた積層チップ１１６の側面Ｐに、未焼成のサイドマージン部１１７を形成する。

ステップＳ０５では、サイドマージン部１１７を形成するためのサイドマージンシート１１７ｓが準備される。サイドマージンシート１１７ｓは、ステップＳ０１で準備されるセラミックシート１０１，１０２，１０３と同様に、未焼成の誘電体グリーンシートとして構成される。サイドマージンシート１１７ｓは、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。

図１３は、ステップＳ０５のプロセスを示す積層チップ１１６の断面図である。
まず、図１３（Ａ）に示すように、平板状の弾性体４００の上に、サイドマージンシート１１７ｓが配置される。積層チップ１１６は、側面Ｐをサイドマージンシート１１７ｓに対向させて配置される。
そして、積層チップ１１６の側面Ｐをサイドマージンシート１１７ｓに押し当てる。これにより、積層チップ１１６の側面Ｐによってサイドマージンシート１１７ｓが打ち抜かれる。

その後に、積層チップ１１６をサイドマージンシート１１７ｓから引き上げると、図１３（Ｂ）に示すように、サイドマージンシート１１７ｓから打ち抜かれ、側面Ｐに貼り付いたサイドマージン部１１７のみが、弾性体４００から離れて積層チップ１１６側に残る。これにより、側面Ｐにサイドマージン部１１７が形成された積層チップ１１６が得られる。

なお、積層チップ１１６の側面Ｐにおけるサイドマージン部１１７は、上記の打ち抜き以外の方法によって形成されてもよい。
例えば、予め切断されたサイドマージンシート１１７ｓを積層チップ１１６の側面Ｐに貼り付けても構わない。
更に、サイドマージンシート１１７ｓを用いずに、セラミックペーストを積層チップ１１６の側面Ｐに塗布することにより、サイドマージン部１１７を形成してもよい。セラミックペーストの塗布方法としては、例えば、ディップ法などを用いることができる。

（ステップＳ０６：表層除去２）
ステップＳ０６では、ステップＳ０５で得られた積層チップ１１６の側面Ｑの表層を除去する。

ステップＳ０６における側面Ｑの表層の除去は、ステップＳ０４における側面Ｐの表層の除去と同様に行うことができる。ステップＳ０６により、側面Ｑの表層に含まれる展延部Ｒ１，Ｒ２や異物Ｒ３も除去されるため、側面Ｑにおける第１内部電極１１２と第２内部電極１１３とのショートが解消される。

図１４は、ステップＳ０６を示す積層チップ１１６の断面図である。ステップＳ０６では、積層チップ１１６がテープＴ２からテープＴ３に貼り替えられ、側面Ｐに設けられたサイドマージン部１１７がテープＴ３によって保持されている。
これにより、積層チップ１１６の側面Ｐ，Ｑの向きがステップＳ０４とは反対になっている。このため、ステップＳ０６では、側面Ｐとは反対の側面Ｑについて、ステップＳ０４と同様の要領で表層を除去することができる。
ステップＳ０６では、ステップＳ０４と同様の表層除去装置３００を利用することができる。

（ステップＳ０７：サイドマージン部形成２）
ステップＳ０７では、ステップＳ０６で得られた積層チップ１１６の側面Ｑに、未焼成のサイドマージン部１１７を形成する。ステップＳ０７における側面Ｑへのサイドマージン部１１７の形成は、ステップＳ０５における側面Ｐへのサイドマージン部１１７の形成と同様に行うことができる。

以上により、図１５に示す未焼成の素体１１１が得られる。
素体１１１の形状は、焼成後の素体１１の形状に応じて決定可能である。例えば、１．０ｍｍ×０．５ｍｍ×０．５ｍｍの素体１１を得るために、１．２ｍｍ×０．６ｍｍ×０．６ｍｍの素体１１１を作製することができる。

（ステップＳ０８：焼成）
ステップＳ０８では、ステップＳ０７で得られた未焼成の素体１１１を焼成することにより、図１〜３に示す積層セラミックコンデンサ１０の素体１１を作製する。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

（ステップＳ０９：外部電極形成）
ステップＳ０９では、ステップＳ０８で得られた素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。

ステップＳ０９では、まず、素体１１の一方のＸ軸方向端面を覆うように未焼成の電極材料を塗布し、素体１１の他方のＸ軸方向端面を覆うように未焼成の電極材料を塗布する。素体１１に塗布された未焼成の電極材料に、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体１１に下地膜を形成する。そして、素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、外部電極１４，１５が完成する。

なお、上記のステップＳ０９における処理の一部を、ステップＳ０８の前に行ってもよい。例えば、ステップＳ０８の前に未焼成の素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０８において、未焼成の素体１１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４，１５の下地層を形成してもよい。

［表層除去装置３００の変形例］
ステップＳ０４，Ｓ０６で用いる表層除去装置３００は、積層チップ１１６の側面Ｐ，Ｑの表層を除去可能であればよく、図１１，１２に示すグラインダ３００ａ，３００ｂに限定されない。

図１６は、表層除去装置３００の変形例を示す図である。

図１６（Ａ）に示すように、表層除去装置３００としてレーザ照射装置３００ｃを用いることができる。レーザ照射装置３００ｃは、積層チップ１１６の側面Ｐ，Ｑにレーザを照射することにより、側面Ｐ，Ｑの表層を除去する。

レーザ照射装置３００ｃは、特定の構成に限定されないが、パルス幅の短いパルスレーザ装置であることが好ましい。これにより、例えば、積層チップ１１６の側面Ｐ，Ｑの昇温に伴う異物の発生を抑制することができる。パルス幅の短いパルスレーザ装置としては、例えば、パルス幅がピコ秒領域であるピコ秒レーザ装置や、パルス幅がフェムト秒領域であるフェムト秒レーザ装置などが挙げられる。

なお、レーザ照射装置３００ｃによって照射するレーザの種類、スポット径、強度、照射時間、照射回数などの条件は、適宜決定可能である。
レーザの種類としては、例えば、ＹＡＧレーザやファイバレーザなどが挙げられる。
また、レーザのスポット径が小さい場合には、レーザ照射装置３００ｃをＸ軸及びＺ軸方向に走査させることにより、すべての積層チップ１１６の側面Ｐ，Ｑの全領域にレーザを照射することが可能である。なお、レーザ照射装置３００ｃを移動させずに、テープＴ２をＸ軸方向やＺ軸方向に移動させても構わない。

また、積層チップ１１６の側面Ｐ，Ｑの表層を除去するために、レーザ以外の高エネルギ線を用いることもできる。例えば、高エネルギ線として電子線を用いる場合には、表層除去装置３００として電子銃を備える高エネルギ線照射装置を用いることができる。

更に、図１６（Ｂ）に示すように、表層除去装置３００としてブラスト処理装置３００ｄを用いることもできる。ブラスト処理装置３００ｄは、積層チップ１１６の側面Ｐ，Ｑに粒状の研削材を吹き付けることにより、側面Ｐ，Ｑの表層を除去する。砥粒のサイズは、適宜決定可能であり、例えば、３μｍ以下とすることができる。

ブラスト処理装置３００ｄによるブラスト処理は、ウェットブラストであってもドライブラスト（サンドブラストやドライアイスブラスト等）であってもよい。ウェットブラストやサンドブラストで用いる砥粒は、適宜選択可能であり、例えば、セラミックス（アルミナ等）、金属、ガラス、プラスチックのものを用いることができる。なお、ブラスト処理装置３００ｄによるブラスト処理の条件は、適宜決定可能である。

これらに加え、表層除去装置３００は、エッチングなどの上記以外の方法により積層チップ１１６の側面Ｐ，Ｑの表層を除去可能に構成されていてもよい。
また、ステップＳ０４，Ｓ０６では、必ずしも表層除去装置３００を利用しなくてもよく、上記の表層除去装置３００による処理の一部又は全部を、手作業で行ってもよく、他の装置を用いて行ってもよい。例えば、グラインダ３００ａ，３００ｂに代えて、平面研磨板を用いてもよい。

＜第２の実施形態＞
本発明の第２の実施形態に係る表層除去方法は、図４におけるステップＳ０４（表層除去１）及びステップＳ０６（表層除去２）に適用可能であり、表層除去装置３００としてレーザ照射装置を用いる。

本実施形態で用いるレーザ照射装置は、図１６（Ａ）に示すレーザ照射装置３００ｃよりもレーザのスポット径が小さい。レーザのスポット径を小さくすることにより、エネルギ密度の高いレーザを照射することができる。これにより、レーザの照射時間を短縮可能となるため、効率的に表層除去を行うことが可能となる。

図１７は、表層除去前の積層チップ１１６の側面Ｐ，Ｑを示す図である。図１７には、表層除去のためにレーザを照射する領域である照射領域Ｉの一例が破線で示されている。照射領域Ｉの形状は、レーザのスポット形状に依存する。図１７に示す例では、Ｘ軸方向に並ぶ５つの照射領域ＩがＺ軸方向に２列配置されている。

Ｘ軸及びＺ軸方向に隣接する照射領域Ｉは、相互にオーバーラップしている。これにより、積層チップ１１６の側面Ｐ，Ｑ上において照射領域Ｉが隙間なく配置されている。このため、すべての照射領域Ｉにレーザを照射することにより、積層チップ１１６の側面Ｐ，Ｑの全領域の表層除去を行うことができる。

レーザ照射装置としては、例えば、レーザを反射させるミラーの角度を制御することで、レーザのスポットを移動させることが可能なパルスレーザ装置を用いることができる。このようなレーザ照射装置では、１回のレーザの照射ごとにレーザのスポットを異なる照射領域Ｉに移動させることにより、すべての照射領域Ｉにレーザを照射することができる。

レーザのスポット形状は矩形であり、つまり各照射領域Ｉは矩形であることが好ましい。これにより、照射領域Ｉのオーバーラップ量を小さくしても、照射領域Ｉの間に隙間が形成されにくくなるため、チップの側面の全領域に対して効率的にレーザを照射することが可能となる。各照射領域Ｉの４隅は丸まった形状であってもよい。

レーザの出力分布は、トップハット型であることが好ましい。これにより、照射領域Ｉの全領域においてレーザの出力分布が均一となる。したがって、レーザの出力分布を考慮することなく、積層チップ１１６の側面Ｐ，Ｑにおける照射領域Ｉの位置や間隔などを決定することができる。

図１８は、図１７における照射領域Ｉのみを示す図である。上記のように、隣接する照射領域ＩがＸ軸及びＺ軸方向に相互にオーバーラップしているため、一連のレーザの照射によって、レーザが１回照射される領域Ａ１と、レーザが２回照射される領域Ａ２と、レーザが３回照射される領域Ａ３と、が形成される。

図１９は、すべての照射領域Ｉにレーザを照射した後の積層チップ１１６の側面Ｐ，Ｑを示す図である。積層チップ１１６の側面Ｐ，Ｑには、照射領域Ｉがオーバーラップし、レーザが複数回照射される領域Ａ２，Ａ３に、レーザの照射により形成されたオーバーラップ痕Ｔｒが現れる。

積層チップ１１６の側面Ｐ，Ｑにおける領域Ａ２，Ａ３では、レーザの照射による表層除去が複数回行われる。このため、領域Ａ２，Ａ３では、レーザの照射による表層除去が１回のみの領域Ａ１よりも、表層除去が進行する。これにより、積層チップ１１６の側面Ｐ，Ｑにオーバーラップ痕Ｔｒが現れる。

したがって、照射領域ＩのＸ軸及びＺ軸方向端部にオーバーラップ痕Ｔｒが形成されていれば、隙間なくレーザが照射されていることがわかる。反対に、照射領域ＩのＸ軸及びＺ軸方向端部にオーバーラップ痕Ｔｒが形成されていなければ、隣接する照射領域Ｉとの間に隙間が形成されている可能性が高い。

このように、積層チップ１１６の側面Ｐ，Ｑにおけるオーバーラップ痕Ｔｒを目視や画像で確認することにより、積層チップ１１６の側面Ｐ，Ｑの全領域に隙間なくレーザが照射されているか否かを容易に判別することができる。したがって、側面Ｐ，Ｑにレーザが照射されていない領域を有する積層チップ１１６を排除することができる。

本実施形態では、照射領域Ｉの形状（つまりレーザのスポット形状）が矩形であるため、例えば図１９に示すようなパターンのオーバーラップ痕Ｔｒが形成される。具体的に、Ｘ軸方向の全領域にわたって延びるオーバーラップ痕Ｔｒと、Ｘ軸方向に等間隔に配列されたＺ軸方向に延びるオーバーラップ痕Ｔｒと、が形成される。

図２０は、本実施形態に係る表層除去方法を実施して製造された積層セラミックコンデンサ１０の素体１１の部分断面図である。図２０は、図１９のＣ−Ｃ'線の位置に対応する素体１１の断面を示している。図２０は、素体１１における積層チップ１６とサイドマージン部１７との界面付近を部分的に示している。

図１９に示すオーバーラップ痕Ｔｒが形成された領域では、レーザの照射によって内部電極１１２，１１３が除去されることにより、内部電極１２，１３の端部にポアＰｒ２，Ｐｒ３が形成されている。一方、オーバーラップ痕Ｔｒが形成されていない領域では、内部電極１２，１３の端部にポアがほとんど形成されていない。

つまり、サイドマージン部１７を形成後の素体１１におけるオーバーラップ痕Ｔｒの存在は、素体１１の断面におけるポアＰｒ２，Ｐｒ３の存在により確認することができる。素体１１の複数の断面においてポアＰｒ２，Ｐｒ３の存在する位置を特定することにより、オーバーラップ痕Ｔｒの位置や形状を判明させることが可能である。

ポアＰｒ２，Ｐｒ３が存在する素体１１では、焼成前の脱バインダ処理において、気化したバインダ成分や溶剤成分が、ポアＰｒ２，Ｐｒ３を通って外部に放出されやすくなる。このため、本実施形態に係る素体１１では、バインダ成分や溶剤成分の残存による性能の低下を抑制する効果が得られる。

なお、ポアＰｒ２，Ｐｒ３のＹ軸方向の寸法は、レーザの照射の回数が多いほど、大きくなる。したがって、図２０に示すように、レーザが３回照射された領域Ａ３に対応するポアＰｒ３では、レーザが２回照射された領域Ａ２に対応するポアＰｒ２よりも、Ｙ軸方向の寸法が大きくなる。

本実施形態の構成は、適宜変更可能である。例えば、照射領域Ｉの形状（つまりレーザのスポット形状）は、矩形でなくてもよく、例えば、円形や楕円形や多角形などであってもよい。また、照射領域Ｉにおけるレーザの出力分布は、トップハット型に限定されず、例えばガウシアン型であってもよい。

＜その他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、図４に示す各ステップは、必要に応じて、順番を入れ替えてもよい。
一例として、ステップＳ０３で個片化した未焼成の積層チップ１１６を焼成して積層チップ１６とした後に、積層チップ１６にサイドマージン部１１７を設けてもよい。この場合、焼成後の積層チップ１６に対してステップＳ０４〜Ｓ０８を行うことができる。

また、上記第１及び第２の実施形態では、ステップＳ０４で積層チップ１１６の側面Ｐの表層を除去し、ステップＳ０６で積層チップ１１６の側面Ｑの表層を除去したが、積層チップ１１６の側面Ｐ，Ｑの表層を同時に除去してもよい。この場合、例えば、積層チップ１１６のＺ軸方向両主面を保持した状態で、積層チップ１１６の側面Ｐ，Ｑに対して同時にレーザを照射することができる。

また、上記第１及び第２の実施形態では、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、相互に対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子などが挙げられる。

１０…積層セラミックコンデンサ
１１…素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層チップ
１７…サイドマージン部
１８…容量形成部
１９…カバー部
１０４…積層シート
１１１…未焼成の素体
１１２，１１３…未焼成の内部電極
１１６…未焼成の積層チップ
１１７…未焼成のサイドマージン部
２００…押し切り刃
３００…表層除去装置
Ｐ，Ｑ…側面
Ｔ１〜Ｔ３…テープ

Claims (8)

1. 積層された複数のセラミックシートと、前記複数のセラミックシートの間に配置された複数の内部電極と、を有する積層シートを準備し、
   前記積層シートを切断することにより、前記複数の内部電極が露出する側面を有する積層チップを作製し、
   前記積層チップの前記側面にレーザを照射することにより、前記積層チップの前記側面の表層を除去し、
   前記表層が除去された前記積層チップの前記側面にサイドマージン部を設ける
   積層セラミック電子部品の製造方法。
2. 請求項１に記載の積層セラミック電子部品の製造方法であって、
   押し切り刃又は回転刃により、前記積層シートを切断する
   積層セラミック電子部品の製造方法。
3. 請求項１又は２に記載の積層セラミック電子部品の製造方法であって、
   前記積層チップの前記側面上でオーバーラップする複数の照射領域に前記レーザを照射する
   積層セラミック電子部品の製造方法。
4. 請求項３に記載の積層セラミック電子部品の製造方法であって、
   前記複数の照射領域は、矩形である。
   積層セラミック電子部品の製造方法。
5. 請求項３又は４に記載の積層セラミック電子部品の製造方法であって、
   前記レーザは、トップハット型の出力分布を有する
   積層セラミック電子部品の製造方法。
6. 第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記第１方向に直交する第２方向を向き、前記複数の内部電極の端部に隣接し、レーザのオーバーラップ痕が形成された側面と、を有する積層チップと、
   前記積層チップの前記側面を覆うサイドマージン部と、
   を具備し、
   前記オーバーラップ痕では、前記複数の内部電極の前記端部にポアが形成されている
   積層セラミック電子部品。
7. 請求項６に記載の積層セラミック電子部品であって、
   前記オーバーラップ痕は、所定の間隔で並んでいる
   積層セラミック電子部品。
8. 請求項６又は７に記載の積層セラミック電子部品であって、
   前記オーバーラップ痕は、所定のパターンを形成している
   積層セラミック電子部品。

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