KR101983436B1 - 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents

Abstract

본 발명은, 내부 전극의 쇼트를 방지하면서, 사이드 마진부를 후장착 가능한 적층 세라믹 전자 부품의 제조 방법을 제공하는 것을 과제로 한다. 적층 세라믹 전자 부품의 제조 방법에서는, 적층된 복수의 세라믹 시트와, 상기 복수의 세라믹 시트의 사이에 배치된 복수의 내부 전극을 갖는 적층 시트가 준비된다. 상기 적층 시트를 절단함으로써, 상기 복수의 내부 전극이 노출되는 측면을 갖는 적층 칩이 제작된다. 상기 적층 칩의 상기 측면의 표층이 제거된다. 상기 표층이 제거된 상기 적층 칩의 상기 측면에 사이드 마진부가 설정된다. 이 구성에서는, 사이드 마진부가 설정되는 적층 칩의 측면의 표층이 미리 제거된다. 이것에 의해, 적층 시트의 절단 시의 내부 전극의 끌림이나 이물의 부착 등에 의한, 적층 칩의 측면에 있어서의 내부 전극끼리의 쇼트를 방지할 수 있다.

Description

적층 세라믹 전자 부품 및 그 제조 방법{MULTILAYER CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}

본 발명은, 사이드 마진부가 후장착되는 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.

최근, 전자 기기의 소형화 및 고성능화에 수반하여, 전자 기기에 사용되는 적층 세라믹 콘덴서에 대한 소형화 및 대용량화의 요망이 점점 강해져 오고 있다. 이 요망에 부응하기 위해서는, 적층 세라믹 콘덴서의 내부 전극을 확대하는 것이 유효하다. 내부 전극을 확대하기 위해서는, 내부 전극의 주위의 절연성을 확보하기 위한 사이드 마진부를 얇게 할 필요가 있다.

이 한편으로, 일반적인 적층 세라믹 콘덴서의 제조 방법에서는, 각 공정(예를 들어, 내부 전극의 패터닝, 적층 시트의 절단 등)의 정밀도에 의해, 균일한 두께의 사이드 마진부를 형성하는 것이 어렵다. 따라서, 이와 같은 적층 세라믹 콘덴서의 제조 방법에서는, 사이드 마진부를 얇게 할수록, 내부 전극의 주위의 절연성을 확보하는 것이 어려워진다.

특허문헌 1에는, 사이드 마진부를 후장착하는 기술이 개시되어 있다. 즉, 이 기술에서는, 적층 시트를 절단함으로써, 측면에 내부 전극이 노출된 적층 칩이 제작되고, 이 적층 칩의 측면에 사이드 마진부가 설정된다. 이것에 의해, 균일한 두께의 사이드 마진부를 형성 가능하게 되기 때문에, 사이드 마진부를 얇게 하는 경우에도, 내부 전극의 주위의 절연성을 확보할 수 있다.

일본 특허공개 제2012-209539호 공보

적층 시트의 절단에는 압박 절단날이나 회전날 등에 의한 절단 방법이 널리 이용되고, 적층 시트가 각종 블레이드(날)에 의해 각 적층 칩으로 잘라진다. 이때, 적층 시트를 절단 중의 블레이드가 내부 전극을 끌게 되어, 내부 전극이 절단면을 따라 끌리게 되는 경우가 있다. 이것에 의해, 적층 칩의 측면에 있어서 인접하는 내부 전극끼리가 쇼트하면, 목적으로 하는 성능의 적층 세라믹 콘덴서가 얻어지지 않게 된다.

이상과 같은 사정을 감안하여, 본 발명의 목적은, 내부 전극의 쇼트를 방지하면서, 사이드 마진부를 후장착 가능한 적층 세라믹 전자 부품 및 그 제조 방법을 제공하는 데 있다.

상기 목적을 달성하기 위해서, 본 발명의 일 형태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 적층된 복수의 세라믹 시트와, 상기 복수의 세라믹 시트의 사이에 배치된 복수의 내부 전극을 갖는 적층 시트가 준비된다.

상기 적층 시트를 절단함으로써, 상기 복수의 내부 전극이 노출되는 측면을 갖는 적층 칩이 제작된다.

상기 적층 칩의 상기 측면의 표층이 제거된다.

상기 표층이 제거된 상기 적층 칩의 상기 측면에 사이드 마진부가 설정된다.

이 구성에서는, 사이드 마진부가 설정되는 적층 칩의 측면의 표층이 미리 제거된다. 이것에 의해, 적층 시트의 절단 시의 내부 전극의 끌림이나 이물의 부착 등에 의한, 적층 칩의 측면에 있어서의 내부 전극끼리의 쇼트를 방지할 수 있다.

압박 절단날 또는 회전날에 의해, 상기 적층 시트가 절단되어도 된다.

이 구성에서는, 내부 전극의 끌기가 비교적 발생하기 쉬운 압박 절단날이나 회전날에 의해 적층 시트를 절단하여도, 적층 칩의 측면에 있어서의 내부 전극끼리의 쇼트를 방지할 수 있다.

상기 적층 칩의 상기 측면을 연삭함으로써, 상기 표층이 제거되어도 된다.

상기 적층 칩의 상기 측면에 블라스트 처리를 실시함으로써, 상기 표층이 제거되어도 된다.

이들 구성에 의하면, 적층 칩의 측면에 있어서의 내부 전극끼리의 쇼트를 효과적으로 방지할 수 있다.

상기 적층 칩의 상기 측면에 레이저를 조사함으로써, 상기 표층이 제거되어도 된다.

상기 적층 칩의 상기 측면 상에서 오버랩하는 복수의 조사 영역에 상기 레이저를 조사해도 된다. 이것에 의해, 레이저의 스폿 직경이 작은 경우에도, 칩의 측면의 전체 영역에 간극 없이 레이저를 조사할 수 있다.

상기 복수의 조사 영역은, 직사각형이어도 된다. 이것에 의해, 조사 영역의 오버랩량을 작게 할 수 있기 때문에, 칩의 측면의 전체 영역에 대하여 효율적으로 레이저를 조사하는 것이 가능하게 된다.

상기 레이저는, 톱 해트형의 출력 분포를 갖고 있어도 된다. 이것에 의해, 조사 영역의 전체 영역에서 레이저의 출력 분포가 균일해진다. 따라서, 이 구성에서는, 레이저의 출력 분포를 고려하지 않고, 조사 영역의 위치나 간격 등을 결정할 수 있다.

본 발명의 다른 형태에 따른 적층 세라믹 전자 부품은, 적층 칩과, 사이드 마진부를 구비한다.

상기 적층 칩은, 제1 방향으로 적층된 복수의 세라믹층과, 상기 복수의 세라믹층의 사이에 배치된 복수의 내부 전극과, 상기 제1 방향에 직교하는 제2 방향을 향하여, 상기 복수의 내부 전극의 단부에 인접하고, 레이저의 오버랩 흔적이 형성된 측면을 갖는다.

상기 사이드 마진부는, 상기 적층 칩의 상기 측면을 덮는다.

상기 오버랩 흔적에서는, 상기 복수의 내부 전극의 상기 단부에 포어가 형성되어 있어도 된다.

상기 오버랩 흔적은, 소정의 간격으로 배열되어 있어도 된다.

상기 오버랩 흔적은, 소정의 패턴을 형성하고 있어도 된다.

이들 구성에서는, 적층 칩의 측면에 간극 없이 레이저의 조사에 의해 표층의 제거가 이루어져 있기 때문에, 적층 칩의 측면에 있어서의 내부 전극끼리의 쇼트를 효과적으로 방지할 수 있다.

내부 전극의 쇼트를 방지하면서, 사이드 마진부를 후장착 가능한 적층 세라믹 전자 부품 및 그 제조 방법을 제공할 수 있다.

도 1은, 본 발명의 제1 실시 형태에 따른 적층 세라믹 콘덴서의 사시도이다.
도 2는, 상기 적층 세라믹 콘덴서의 A-A'선을 따른 단면도이다.
도 3은, 상기 적층 세라믹 콘덴서의 B-B'선을 따른 단면도이다.
도 4는, 상기 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 5는, 상기 제조 방법의 스텝 S01에서 준비되는 적층 시트의 평면도이다.
도 6은, 상기 제조 방법의 스텝 S02를 나타내는 적층 시트의 사시도이다.
도 7은, 상기 제조 방법의 스텝 S03을 나타내는 적층 시트의 평면도이다.
도 8은, 상기 제조 방법의 스텝 S03을 나타내는 적층 시트의 단면도이다.
도 9는, 상기 제조 방법의 스텝 S03 후의 적층 칩의 측면을 예시하는 단면도이다.
도 10은, 상기 제조 방법의 스텝 S04를 나타내는 적층 칩의 단면도이다.
도 11은, 상기 제조 방법의 스텝 S04에서 사용하는 표층 제거 장치의 사시도이다.
도 12는, 상기 제조 방법의 스텝 S04에서 사용하는 표층 제거 장치의 사시도이다.
도 13은, 상기 제조 방법의 스텝 S05를 나타내는 적층 칩의 단면도이다.
도 14는, 상기 제조 방법의 스텝 S06을 나타내는 적층 칩의 단면도이다.
도 15는, 상기 제조 방법의 스텝 S07 후의 미소성의 소체의 사시도이다.
도 16은, 상기 표층 제거 장치의 변형예의 사시도이다.
도 17은, 본 발명의 제2 실시 형태에 따른 표층 제거 방법을 나타내는 적층 칩의 측면도이다.
도 18은, 상기 표층 제거 방법에 있어서의 레이저의 조사 영역을 나타내는 도면이다.
도 19는, 상기 표층 제거 방법을 실시한 후의 적층 칩의 측면도이다.
도 20은, 상기 표층 제거 방법을 실시하여 제조된 적층 세라믹 콘덴서의 소체의 부분 단면도이다.

이하, 도면을 참조하면서, 본 발명의 실시 형태를 설명한다.

도면에는, 적절히 서로 직교하는 X축, Y축 및 Z축이 도시되어 있다. X축, Y축 및 Z축은 전체 도면에 있어서 공통이다.

<제1 실시 형태>

[적층 세라믹 콘덴서(10)의 구성]

도 1 내지 도 3은, 본 발명의 제1 실시 형태에 따른 적층 세라믹 콘덴서(10)를 나타내는 도면이다. 도 1은, 적층 세라믹 콘덴서(10)의 사시도이다. 도 2는, 적층 세라믹 콘덴서(10)의 도 1의 A-A'선을 따른 단면도이다. 도 3은, 적층 세라믹 콘덴서(10)의 B-B'선을 따른 단면도이다.

적층 세라믹 콘덴서(10)는, 소체(11)와, 제1 외부 전극(14)과, 제2 외부 전극(15)을 구비한다. 외부 전극(14, 15)은, 서로 이격하고, 소체(11)를 끼워서 X축 방향으로 대향하고 있다.

소체(11)는, X축 방향을 향한 2개의 단부면과, Y축 방향을 향한 2개의 측면과, Z축 방향을 향한 2개의 주면을 갖는다. 소체(11)의 각 면을 접속하는 모서리부는 모따기되어 있다. 소체(11)에 있어서, 예를 들어, X축 방향의 치수를 1.0㎜로 하고, Y축 및 Z축 방향의 치수를 0.5㎜로 할 수 있다.

또한, 소체(11)의 형상은 이와 같은 형상으로 한정되지 않는다. 예를 들어 소체(11)의 각 면은 곡면이어도 되고, 소체(11)는 전체적으로 둥근 모양의 형상이어도 된다.

외부 전극(14, 15)은, 소체(11)의 X축 방향 양 단부면을 덮고, X축 방향 양 단부면에 접속하는 Y축 방향 양 측면 및 Z축 방향 양 주면으로 연장되어 있다. 이것에 의해, 외부 전극(14, 15)의 어느 쪽에 있어서도, X-Z 평면에 평행한 단면 및 X-Y축에 평행한 단면의 형상이 U자 형상으로 되어 있다.

외부 전극(14, 15)은 각각, 양도체에 의해 형성되고, 적층 세라믹 콘덴서(10)의 단자로서 기능한다. 외부 전극(14, 15)을 형성하는 양도체로서는, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 은(Ag), 금(Au) 등을 주성분으로 하는 금속이나 합금을 사용할 수 있다.

외부 전극(14, 15)은, 단층 구조여도 복층 구조여도 된다.

복층 구조의 외부 전극(14, 15)은, 예를 들어, 하지막과 표면막의 2층 구조나, 하지막과 중간막과 표면막의 3층 구조로서 구성되어 있어도 된다.

하지막은, 예를 들어 니켈, 구리, 팔라듐, 백금, 은, 금 등을 주성분으로 하는 금속이나 합금의 베이킹막으로 할 수 있다.

중간막은, 예를 들어 백금, 팔라듐, 금, 구리, 니켈 등을 주성분으로 하는 금속이나 합금의 도금막으로 할 수 있다.

표면막은, 예를 들어 구리, 주석, 팔라듐, 금, 아연 등을 주성분으로 하는 금속이나 합금의 도금막으로 할 수 있다.

소체(11)는, 적층 칩(16)과, 사이드 마진부(17)를 갖는다.

사이드 마진부(17)는, X-Z 평면을 따라 연장되는 평판 형상이며, 적층 칩(16)의 Y축 방향 양측면 P, Q를 각각 덮고 있다.

적층 칩(16)은, 용량 형성부(18)와, 커버부(19)를 갖는다. 커버부(19)는, X-Y 평면을 따라 연장되는 평판 형상이며, 용량 형성부(18)의 Z축 방향 양 주면을 각각 덮고 있다.

사이드 마진부(17) 및 커버부(19)는, 주로, 용량 형성부(18)를 보호함과 함께, 용량 형성부(18)의 주위의 절연성을 확보하는 기능을 갖는다.

용량 형성부(18)는, 복수의 제1 내부 전극(12)과, 복수의 제2 내부 전극(13)을 갖는다. 내부 전극(12, 13)은, 모두 X-Y 평면을 따라 연장되는 시트 형상이며, Z축 방향으로 교대로 배치되어 있다. 제1 내부 전극(12)은, 제1 외부 전극(14)에 접속되고, 제2 외부 전극(15)으로부터 이격하고 있다. 이와는 반대로, 제2 내부 전극(13)은, 제2 외부 전극(15)에 접속되고, 제1 외부 전극(14)으로부터 이격하고 있다.

내부 전극(12, 13)은 각각, 양도체에 의해 형성되고, 적층 세라믹 콘덴서(10)의 내부 전극으로서 기능한다. 내부 전극(12, 13)을 형성하는 양도체로서는, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 은(Ag), 금(Au), 또는 이들 합금을 포함하는 금속 재료가 사용된다.

용량 형성부(18)는, 유전체 세라믹스에 의해 형성되어 있다. 적층 세라믹 콘덴서(10)에서는, 내부 전극(12, 13) 사이의 각 유전체 세라믹층의 용량을 크게 하기 위해서, 용량 형성부(18)를 형성하는 재료로서 고유전율의 유전체 세라믹스가 사용된다. 고유전율의 유전체 세라믹스로서는, 예를 들어 티타늄산바륨(BaTiO₃)으로 대표되는, 바륨(Ba) 및 티타늄(Ti)을 함유하는 페로브스카이트 구조의 재료를 들 수 있다.

사이드 마진부(17) 및 커버부(19)도, 유전체 세라믹스에 의해 형성되어 있다. 사이드 마진부(17) 및 커버부(19)를 형성하는 재료는, 절연성 세라믹스이어도 되지만, 용량 형성부(18)와 마찬가지의 재료를 사용함으로써, 제조 효율이 향상됨과 함께, 소체(11)에 있어서의 내부 응력이 억제된다.

상기의 구성에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15)의 사이에 전압이 인가되면, 제1 내부 전극(12)과 제2 내부 전극(13) 사이의 복수의 유전체 세라믹층에 전압이 가해진다. 이것에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15) 사이의 전압에 따른 전하가 축적된다.

또한, 적층 세라믹 콘덴서(10)의 구성은, 특정한 구성으로 한정되지 않고, 적층 세라믹 콘덴서(10)에 요구되는 사이즈나 성능 등에 따라서, 공지된 구성을 적절히 채용 가능하다. 예를 들어, 용량 형성부(18)에 있어서의 각 내부 전극(12, 13)의 매수는, 적절히 결정 가능하다.

[적층 세라믹 콘덴서(10)의 제조 방법]

도 4는, 적층 세라믹 콘덴서(10)의 제조 방법을 나타내는 흐름도이다. 도 5 내지 도 15는, 적층 세라믹 콘덴서(10)의 제조 과정을 나타내는 도면이다. 이하, 적층 세라믹 콘덴서(10)의 제조 방법에 대하여, 도 4를 따라서, 도 5 내지 도 15를 적절히 참조하면서 설명한다.

(스텝 S01: 세라믹 시트 준비)

스텝 S01에서는, 용량 형성부(18)를 형성하기 위한 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)와, 커버부(19)를 형성하기 위한 제3 세라믹 시트(103)를 준비한다.

도 5는 세라믹 시트(101, 102, 103)의 평면도이다. 도 5의 A는 세라믹 시트(101)를 나타내고, 도 5의 B는 세라믹 시트(102)를 나타내고, 도 5의 C는 세라믹 시트(103)를 나타내고 있다. 세라믹 시트(101, 102, 103)는, 미소성의 유전체 그린 시트로서 구성되고, 예를 들어 롤 코터나 닥터 블레이드를 사용해서 시트 형상으로 성형된다.

스텝 S01의 단계에서는, 세라믹 시트(101, 102, 103)는 각 적층 세라믹 콘덴서(10)마다 잘라져 있지 않다. 도 5에는, 각 적층 세라믹 콘덴서(10)마다 자를 때의 절단선 Lx, Ly가 도시되어 있다. 절단선 Lx는 X축에 평행하며, 절단선 Ly는 Y축에 평행하다.

도 5에 도시한 바와 같이, 제1 세라믹 시트(101)에는 제1 내부 전극(12)에 대응하는 미소성의 제1 내부 전극(112)이 형성되고, 제2 세라믹 시트(102)에는 제2 내부 전극(13)에 대응하는 미소성의 제2 내부 전극(113)이 형성되어 있다. 또한, 커버부(19)에 대응하는 제3 세라믹 시트(103)에는 내부 전극이 형성되어 있지 않다.

내부 전극(112, 113)은, 임의의 도전성 페이스트를 사용해서 형성할 수 있다. 도전성 페이스트에 의한 내부 전극(112, 113)의 형성에는, 예를 들어 스크린 인쇄법이나 그라비아 인쇄법을 이용할 수 있다.

내부 전극(112, 113)은, 절단선 Ly에 의해 구획된 X축 방향에 인접하는 2개의 영역에 걸쳐 배치되고, Y축 방향으로 띠 형상으로 연장되어 있다. 제1 내부 전극(112)과 제2 내부 전극(113)에서는, 절단선 Ly에 의해 구획된 영역 1열씩 X축 방향으로 어긋나게 되어 있다. 즉, 제1 내부 전극(112)의 중앙을 통과하는 절단선 Ly가 제2 내부 전극(113) 사이의 영역을 통과하고, 제2 내부 전극(113)의 중앙을 통과하는 절단선 Ly가 제1 내부 전극(112) 사이의 영역을 통과하고 있다.

(스텝 S02: 적층)

스텝 S02에서는, 스텝 S01에서 준비한 세라믹 시트(101, 102, 103)를 적층함으로써 적층 시트(104)를 제작한다.

도 6은, 스텝 S02에서 얻어지는 적층 시트(104)의 사시도이다. 도 6에서는, 설명의 편의상, 세라믹 시트(101, 102, 103)를 분해해서 도시하고 있다. 그러나, 실제의 적층 시트(104)에서는, 세라믹 시트(101, 102, 103)가 정수압 가압이나 1축 가압 등에 의해 압착되어 일체화된다. 이것에 의해, 고밀도의 적층 시트(104)가 얻어진다.

적층 시트(104)에서는, 용량 형성부(18)에 대응하는 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)가 Z축 방향으로 교대로 적층되어 있다.

또한, 적층 시트(104)에서는, 교대로 적층된 세라믹 시트(101, 102)의 Z축 방향 최상면 및 최하면에 각각 커버부(19)에 대응하는 제3 세라믹 시트(103)가 적층된다. 또한, 도 7에 도시한 예에서는, 제3 세라믹 시트(103)가 각각 3장씩 적층되어 있지만, 제3 세라믹 시트(103)의 매수는 적절히 변경 가능하다.

(스텝 S03: 절단)

스텝 S03에서는, 스텝 S02에서 얻어진 적층 시트(104)를 절단함으로써 미소성의 적층 칩(116)을 제작한다. 스텝 S02에서는, 적층 시트(104)를 압박 절단에 의해 절단한다.

도 7은, 스텝 S03 후의 적층 시트(104)의 평면도이다. 적층 시트(104)는, 지지 부재로서의 테이프 T1에 접착된 상태에서, 절단선 Lx, Ly을 따라 절단된다. 이것에 의해, 적층 시트(104)가 개편화되고, 적층 칩(116)이 얻어진다.

도 8은, 스텝 S03의 프로세스를 나타내는 적층 시트(104)의 단면도이다. 스텝 S03에서는, 압박 절단날(200)을 구비하는 절단 장치를 사용한다.

우선, 도 8의 A에 도시한 바와 같이, Z축 방향 하방으로 향해진 압박 절단날(200)을 적층 시트(104)의 Z축 방향 상방에 배치시킨다.

다음으로, 도 8의 B에 도시한 바와 같이, 압박 절단날(200)이 테이프 T1에 도달할 때까지, 압박 절단날(200)을 Z축 방향 하방으로 이동시켜서, 적층 시트(104)를 절단한다. 이때, 테이프 T1에는 압박 절단날(200)을 관통시키지 않고, 테이프 T1이 절단되지 않도록 한다.

그리고, 도 8의 C에 도시한 바와 같이, 압박 절단날(200)을 Z축 방향 상방으로 이동시켜서, 적층 시트(104)로부터 압박 절단날(200)을 뽑아낸다.

이것에 의해, 적층 시트(104)가 복수의 적층 칩(116)으로 개편화된다. 이때, 테이프 T1은, 절단되지 않고, 각 적층 칩(116)을 접속하고 있다. 이것에 의해, 이후의 스텝에 있어서 복수의 적층 칩(116)을 일괄해서 취급하는 것이 가능하게 되어, 제조 효율이 향상된다.

스텝 S03에 의해 형성되는 적층 시트(104)의 절단면은, 적층 칩(116)의 Y축 방향 측면 P, Q 및 X축 방향 단부면으로 된다.

도 9는, 스텝 S03의 직후의 적층 칩(116)의 측면 P, Q를 예시하는 확대 단면도이다. 즉, 절단 직후의 적층 칩(116)의 측면 P, Q는, 도 9의 A 내지 C에 예시되는 상태로 되는 경우가 있다.

도 9의 A에 도시한 측면 P, Q에는, 스텝 S03에 있어서의 압박 절단날(200)에 의한 이물의 끼임 등에 의해, 흠집 H가 형성되어 있다. 스텝 S03에서 흠집 H가 형성되는 과정에 있어서, 압박 절단날(200)이 내부 전극(112, 113)을 끌게 되면, 내부 전극(112, 113)이 흠집 H를 따라 끌리게 됨으로써, 전연부 R1이 형성된다. 전연부 R1이 내부 전극(112, 113)의 한쪽으로부터 다른 쪽에 도달하면, 내부 전극(112, 113)끼리가 전연부 R1을 개재해서 접속됨으로써, 쇼트가 발생해버린다.

도 9의 B에 도시한 측면 P, Q에는, 도 9의 A에 도시한 바와 같은 흠집 H가 형성되어 있지 않다. 그러나, 이 경우에도, 스텝 S03에 있어서 압박 절단날(200)이 내부 전극(112, 113)을 끌게 되면, 내부 전극(112, 113)이 측면 P, Q를 따라 끌리게 됨으로써, 전연부 R2가 형성된다. 전연부 R2가 내부 전극(112, 113)의 한쪽으로부터 다른 쪽에 도달하면, 내부 전극(112, 113)끼리가 전연부 R2를 개재해서 접속됨으로써, 쇼트가 발생해버린다.

도 9의 C에 도시한 측면 P, Q에는, 이물 R3이 부착되어 있다. 이물 R3으로서는, 스텝 S03에 있어서 내부 전극(112, 113)이나 압박 절단날(200) 등으로부터 발생한 도전성을 갖는 것이 상정된다. 이와 같은 이물 R3이 내부 전극(112, 113)의 양쪽에 걸쳐 부착되면, 내부 전극(112, 113)끼리가 이물 R3을 개재해서 접속됨으로써, 쇼트가 발생해버린다.

이와 같이, 스텝 S03의 직후의 적층 칩(116)에서는, 측면 P, Q에 있어서 제1 내부 전극(112)과 제2 내부 전극(113)이 쇼트하는 경우가 있다. 제1 내부 전극(112)과 제2 내부 전극(113)이 쇼트하고 있으면, 목적으로 하는 성능의 적층 세라믹 콘덴서(10)가 얻어지지 않게 된다.

특히, 내부 전극(112, 113)의 간격이 좁고, 즉 내부 전극(112, 113) 사이의 유전체 세라믹층이 얇은 경우에, 측면 P, Q에 있어서의 내부 전극(112, 113)끼리의 쇼트가 발생하기 쉽다. 구체적으로, 내부 전극(112, 113) 사이의 유전체 세라믹층이 내부 전극(112, 113)보다도 얇은 경우, 혹은 유전체 세라믹층이 1㎛ 이하인 경우에, 측면 P, Q에 있어서의 내부 전극(112, 113)끼리의 쇼트가 특히 발생하기 쉽다.

또한, 적층 시트(104)의 절단에는, 압박 절단과는 상이한 블레이드를 사용한 기술을 이용해도 되고, 예를 들어 회전날(예를 들어 다이싱 블레이드)을 사용해도 된다. 또한, 적층 시트(104)의 절단에는, 블레이드를 사용하지 않는 기술을 이용해도 되고, 예를 들어 레이저 절단이나 워터제트 절단을 이용해도 된다.

어느 쪽의 경우라도, 스텝 S03에서는, 적층 칩(116)의 측면 P, Q에 있어서 제1 내부 전극(112)과 제2 내부 전극(113)의 쇼트가 발생하는 경우가 있다.

본 실시 형태에서는, 적층 칩(116)의 측면 P, Q에 있어서의 제1 내부 전극(112)과 제2 내부 전극(113)의 쇼트를 해소시키기 위해서, 스텝 S04, S06(표층 제거)이 행해진다.

(스텝 S04: 표층 제거 1)

스텝 S04에서는, 스텝 S03에서 얻어진 적층 칩(116)의 측면 P의 표층을 제거한다.

도 9에 도시한 전연부 R1, R2나 이물 R3은, 스텝 S03의 직후의 측면 P의 표층에 포함된다. 이로 인해, 스텝 S04에서 측면 P의 표층을 제거함으로써, 전연부 R1, R2나 이물 R3도 제거된다. 이것에 의해, 측면 P에 있어서의 제1 내부 전극(112)과 제2 내부 전극(113)의 쇼트가 해소된다.

스텝 S04에서 제거하는 측면 P의 표층은, 예를 들어 스텝 S03에서 얻어진 적층 칩(116)의 측면 P로부터 Y축 방향으로 50㎛ 정도까지의 깊이의 영역으로 할 수 있다. 또한, 스텝 S04에서 제거하는 측면 P의 Y축 방향의 깊이는, 전연부 R1, R2나 이물 R3을 적절하게 제거 가능하도록, 적절히 결정 가능하다.

도 10은, 스텝 S04를 나타내는 적층 칩(116)의 단면도이다. 스텝 S04에서는, 적층 칩(116)이 테이프 T1로부터 테이프 T2에 재접착되고, 측면 Q가 테이프 T2에 의해 유지되어 있다. 그리고, 측면 P에 대향하도록, 측면 P의 표층을 제거하기 위한 표층 제거 장치(300)가 배치되어 있다.

본 실시 형태에서는, 표층 제거 장치(300)로서, 도 11에 도시한 그라인더(300a)가 사용된다. 도 11에 도시한 예에서는, 테이프 T2에 복수의 적층 칩(116)이 배열되고, 복수의 적층 칩(116)에 대하여 일괄하여 스텝 S04가 행해진다. 이것에 의해, 적층 세라믹 콘덴서(10)의 제조 효율이 향상된다.

그라인더(300a)는, Z축에 평행한 중심축을 갖는 원기둥체를 구비한다. 이 원기둥체에서는, 외주면이 연삭면으로서 구성된다. 그라인더(300a)는, 원기둥체를 중심축을 중심으로 회전시키고, 원기둥체의 외주면을 적층 칩(116)의 측면 P에 접촉시켜서, 적층 칩(116)의 측면 P를 연삭함으로써, 적층 칩(116)의 측면 P의 표층을 제거할 수 있다.

적절히, 테이프 T2를 X축 방향이나 Z축 방향으로 이동시킴으로써, 테이프 T2에 배열된 모든 적층 칩(116)에 있어서, 측면 P의 표층을 제거할 수 있다. 또한, 테이프 T2를 이동시키지 않고, 그라인더(300a)의 원기둥체를 X축 방향이나 Z축 방향으로 이동시켜도 무방하다.

표층 제거 장치(300)로서, 도 11에 도시한 그라인더(300a) 대신에, 도 12에 도시한 그라인더(300b)를 사용하는 것도 가능하다.

그라인더(300b)는, Y축에 평행한 중심축을 갖는 원반체를 구비한다. 이 원반체에서는, 평탄면이 연삭면으로서 구성된다. 그라인더(300b)는, 원반체를 중심축을 중심으로 회전시키고, 원반체의 평탄면을 적층 칩(116)의 측면 P에 접촉시켜서, 적층 칩(116)의 측면 P를 연삭함으로써, 적층 칩(116)의 측면 P의 표층을 제거할 수 있다.

그 후, 필요에 따라서, 적층 칩(116)을 세정하고, 측면 P 등에 부착된 연삭 찌꺼기 등을 제거한다.

(스텝 S05: 사이드 마진부 형성 1)

스텝 S05에서는, 스텝 S04에서 얻어진 적층 칩(116)의 측면 P에, 미소성의 사이드 마진부(117)를 형성한다.

스텝 S05에서는, 사이드 마진부(117)를 형성하기 위한 사이드 마진 시트(117s)가 준비된다. 사이드 마진 시트(117s)는, 스텝 S01에서 준비되는 세라믹 시트(101, 102, 103)와 마찬가지로, 미소성의 유전체 그린 시트로서 구성된다. 사이드 마진 시트(117s)는, 예를 들어 롤 코터나 닥터 블레이드를 사용해서 시트 형상으로 성형된다.

도 13은, 스텝 S05의 프로세스를 나타내는 적층 칩(116)의 단면도이다.

우선, 도 13의 A에 도시한 바와 같이, 평판 형상의 탄성체(400)의 위에, 사이드 마진 시트(117s)가 배치된다. 적층 칩(116)은, 측면 P를 사이드 마진 시트(117s)에 대향시켜서 배치된다.

그리고, 적층 칩(116)의 측면 P를 사이드 마진 시트(117s)에 압박한다. 이것에 의해, 적층 칩(116)의 측면 P에 의해 사이드 마진 시트(117s)가 펀칭된다.

그 후에, 적층 칩(116)을 사이드 마진 시트(117s)로부터 끌어올리면, 도 13의 B에 도시한 바와 같이, 사이드 마진 시트(117s)로부터 펀칭되고, 측면 P에 접착한 사이드 마진부(117)만이, 탄성체(400)로부터 이격되어 적층 칩(116)측에 남는다. 이것에 의해, 측면 P에 사이드 마진부(117)가 형성된 적층 칩(116)이 얻어진다.

또한, 적층 칩(116)의 측면 P에 있어서의 사이드 마진부(117)는, 상기의 펀칭 이외의 방법에 의해 형성되어도 된다.

예를 들어, 미리 절단된 사이드 마진 시트(117s)를 적층 칩(116)의 측면 P에 부착해도 무방하다.

또한, 사이드 마진 시트(117s)를 사용하지 않고, 세라믹 페이스트를 적층 칩(116)의 측면 P에 도포함으로써, 사이드 마진부(117)를 형성해도 된다. 세라믹 페이스트의 도포 방법으로서는, 예를 들어, 담금법 등을 사용할 수 있다.

(스텝 S06: 표층 제거 2)

스텝 S06에서는, 스텝 S05에서 얻어진 적층 칩(116)의 측면 Q의 표층을 제거한다.

스텝 S06에 있어서의 측면 Q의 표층의 제거는, 스텝 S04에 있어서의 측면 P의 표층의 제거와 마찬가지로 행할 수 있다. 스텝 S06에 의해, 측면 Q의 표층에 포함되는 전연부 R1, R2나 이물 R3도 제거되기 때문에, 측면 Q에 있어서의 제1 내부 전극(112)과 제2 내부 전극(113)의 쇼트가 해소된다.

도 14는, 스텝 S06을 나타내는 적층 칩(116)의 단면도이다. 스텝 S06에서는, 적층 칩(116)이 테이프 T2로부터 테이프 T3에 재접착되고, 측면 P에 설치된 사이드 마진부(117)가 테이프 T3에 의해 유지되어 있다.

이것에 의해, 적층 칩(116)의 측면 P, Q의 방향이 스텝 S04와는 반대로 되어 있다. 이로 인해, 스텝 S06에서는, 측면 P와는 반대의 측면 Q에 대하여, 스텝 S04와 마찬가지의 요령으로 표층을 제거할 수 있다.

스텝 S06에서는, 스텝 S04와 마찬가지의 표층 제거 장치(300)를 이용할 수 있다.

(스텝 S07: 사이드 마진부 형성 2)

스텝 S07에서는, 스텝 S06에서 얻어진 적층 칩(116)의 측면 Q에, 미소성의 사이드 마진부(117)를 형성한다. 스텝 S07에 있어서의 측면 Q로의 사이드 마진부(117)의 형성은, 스텝 S05에 있어서의 측면 P로의 사이드 마진부(117)의 형성과 마찬가지로 행할 수 있다.

이상에 의해, 도 15에 도시한 미소성의 소체(111)가 얻어진다.

소체(111)의 형상은, 소성 후의 소체(11)의 형상에 따라서 결정 가능하다. 예를 들어, 1.0㎜×0.5㎜×0.5㎜의 소체(11)를 얻기 위해서, 1.2㎜×0.6㎜×0.6㎜의 소체(111)를 제작할 수 있다.

(스텝 S08: 소성)

스텝 S08에서는, 스텝 S07에서 얻어진 미소성의 소체(111)를 소성함으로써, 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10)의 소체(11)를 제작한다. 소성은, 예를 들어 환원 분위기하, 또는 저산소 분압 분위기하에서 행할 수 있다.

(스텝 S09: 외부 전극 형성)

스텝 S09에서는, 스텝 S08에서 얻어진 소체(11)에 외부 전극(14, 15)을 형성함으로써, 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10)를 제작한다.

스텝 S09에서는, 우선, 소체(11)의 한쪽의 X축 방향 단부면을 덮도록 미소성의 전극 재료를 도포하고, 소체(11)의 다른 쪽의 X축 방향 단부면을 덮도록 미소성의 전극 재료를 도포한다. 소체(11)에 도포된 미소성의 전극 재료에, 예를 들어 환원 분위기하, 또는 저산소 분압 분위기하에서 베이킹 처리를 행하여, 소체(11)에 하지막을 형성한다. 그리고, 소체(11)에 베이킹된 하지막의 위에, 중간막 및 표면막을 전해 도금 등의 도금 처리로 형성하여, 외부 전극(14, 15)이 완성된다.

또한, 상기의 스텝 S09에 있어서의 처리의 일부를, 스텝 S08 전에 행해도 된다. 예를 들어, 스텝 S08 전에 미소성의 소체(111)의 X축 방향 양 단부면에 미소성의 전극 재료를 도포하고, 스텝 S08에 있어서, 미소성의 소체(111)를 소성함과 동시에, 미소성의 전극 재료를 베이킹해서 외부 전극(14, 15)의 하지층을 형성해도 된다.

[표층 제거 장치(300)의 변형예]

스텝 S04, S06에서 사용하는 표층 제거 장치(300)는, 적층 칩(116)의 측면 P, Q의 표층을 제거 가능하면 되며, 도 11, 12에 도시한 그라인더(300a, 300b)로 한정되지 않는다.

도 16은, 표층 제거 장치(300)의 변형예를 나타내는 도면이다.

도 16의 A에 도시한 바와 같이, 표층 제거 장치(300)로서 레이저 조사 장치(300c)를 사용할 수 있다. 레이저 조사 장치(300c)는, 적층 칩(116)의 측면 P, Q에 레이저를 조사함으로써, 측면 P, Q의 표층을 제거한다.

레이저 조사 장치(300c)는, 특정한 구성으로 한정되지 않지만, 펄스폭이 짧은 펄스 레이저 장치인 것이 바람직하다. 이것에 의해, 예를 들어 적층 칩(116)의 측면 P, Q의 승온에 수반되는 이물의 발생을 억제할 수 있다. 펄스폭이 짧은 펄스 레이저 장치로서는, 예를 들어 펄스폭이 피코초 영역인 피코초 레이저 장치나, 펄스폭이 펨토초 영역인 펨토초 레이저 장치 등을 들 수 있다.

또한, 레이저 조사 장치(300c)에 의해 조사하는 레이저의 종류, 스폿 직경, 강도, 조사 시간, 조사 횟수 등의 조건은, 적절히 결정 가능하다.

레이저의 종류로서는, 예를 들어 YAG 레이저나 파이버 레이저 등을 들 수 있다.

또한, 레이저의 스폿 직경이 작은 경우에는, 레이저 조사 장치(300c)를 X축 및 Z축 방향으로 주사시킴으로써, 모든 적층 칩(116)의 측면 P, Q의 전체 영역에 레이저를 조사하는 것이 가능하다. 또한, 레이저 조사 장치(300c)를 이동시키지 않고, 테이프 T2를 X축 방향이나 Z축 방향으로 이동시켜도 무방하다.

또한, 적층 칩(116)의 측면 P, Q의 표층을 제거하기 위해서, 레이저 이외의 고에너지선을 사용할 수도 있다. 예를 들어, 고에너지선으로서 전자선을 사용하는 경우에는, 표층 제거 장치(300)로서 전자총을 구비하는 고에너지선 조사 장치를 사용할 수 있다.

또한, 도 16의 B에 도시한 바와 같이, 표층 제거 장치(300)로서 블라스트 처리 장치(300d)를 사용할 수도 있다. 블라스트 처리 장치(300d)는, 적층 칩(116)의 측면 P, Q에 입상의 연삭재를 분사함으로써, 측면 P, Q의 표층을 제거한다. 지립의 사이즈는, 적절히 결정 가능하며, 예를 들어 3㎛ 이하로 할 수 있다.

블라스트 처리 장치(300d)에 의한 블라스트 처리는, 웨트 블라스트여도 드라이 블라스트(샌드 블라스트나 드라이 아이스 블라스트 등)여도 된다. 웨트 블라스트나 샌드 블라스트에서 사용하는 지립은, 적절히 선택 가능하며, 예를 들어 세라믹스(알루미나 등), 금속, 유리, 플라스틱의 것을 사용할 수 있다. 또한, 블라스트 처리 장치(300d)에 의한 블라스트 처리의 조건은, 적절히 결정 가능하다.

이들 외에도, 표층 제거 장치(300)는, 에칭 등의 상기 이외의 방법에 의해 적층 칩(116)의 측면 P, Q의 표층을 제거 가능하게 구성되어 있어도 된다.

또한, 스텝 S04, S06에서는, 반드시 표층 제거 장치(300)를 이용하지 않아도 되며, 상기의 표층 제거 장치(300)에 의한 처리의 일부 또는 전부를, 수작업으로 행해도 되고, 다른 장치를 사용해서 행해도 된다. 예를 들어, 그라인더(300a, 300b) 대신에, 평면 연마판을 사용해도 된다.

<제2 실시 형태>

본 발명의 제2 실시 형태에 따른 표층 제거 방법은, 도 4에 있어서의 스텝 S04(표층 제거 1) 및 스텝 S06(표층 제거 2)에 적용 가능하며, 표층 제거 장치(300)로서 레이저 조사 장치를 사용한다.

본 실시 형태에서 사용하는 레이저 조사 장치는, 도 16의 A에 도시한 레이저 조사 장치(300c)보다도 레이저의 스폿 직경이 작다. 레이저의 스폿 직경을 작게 함으로써, 에너지 밀도가 높은 레이저를 조사할 수 있다. 이것에 의해, 레이저의 조사 시간을 단축 가능하게 되기 때문에, 효율적으로 표층 제거를 행하는 것이 가능하게 된다.

도 17은, 표층 제거 전의 적층 칩(116)의 측면 P, Q를 나타내는 도면이다. 도 17에는, 표층 제거를 위해 레이저를 조사하는 영역인 조사 영역 I의 일례가 파선으로 도시되어 있다. 조사 영역 I의 형상은, 레이저의 스폿 형상에 의존한다. 도 17에 도시한 예에서는, X축 방향으로 배열되는 5개의 조사 영역 I가 Z축 방향으로 2열 배치되어 있다.

X축 및 Z축 방향에 인접하는 조사 영역 I는, 서로 오버랩하고 있다. 이것에 의해, 적층 칩(116)의 측면 P, Q 상에 있어서 조사 영역 I가 간극 없이 배치되어 있다. 이로 인해, 모든 조사 영역 I에 레이저를 조사함으로써, 적층 칩(116)의 측면 P, Q의 전체 영역의 표층 제거를 행할 수 있다.

레이저 조사 장치로서는, 예를 들어 레이저를 반사시키는 미러의 각도를 제어함으로써, 레이저의 스폿을 이동시키는 것이 가능한 펄스 레이저 장치를 사용할 수 있다. 이와 같은 레이저 조사 장치에서는, 1회의 레이저의 조사마다 레이저의 스폿을 다른 조사 영역 I로 이동시킴으로써, 모든 조사 영역 I에 레이저를 조사할 수 있다.

레이저의 스폿 형상은 직사각형이며, 즉 각 조사 영역 I는 직사각형인 것이 바람직하다. 이것에 의해, 조사 영역 I의 오버랩량을 작게 하여도, 조사 영역 I의 사이에 간극이 형성되기 어려워지기 때문에, 칩의 측면의 전체 영역에 대하여 효율적으로 레이저를 조사하는 것이 가능하게 된다. 각 조사 영역 I의 네 구석은 둥근 모양의 형상이어도 된다.

레이저의 출력 분포는, 톱 해트형인 것이 바람직하다. 이것에 의해, 조사 영역 I의 전체 영역에서 레이저의 출력 분포가 균일해진다. 따라서, 레이저의 출력 분포를 고려하지 않고, 적층 칩(116)의 측면 P, Q에 있어서의 조사 영역 I의 위치나 간격 등을 결정할 수 있다.

도 18은, 도 17에 있어서의 조사 영역 I만을 나타내는 도면이다. 상기한 바와 같이 인접하는 조사 영역 I가 X축 및 Z축 방향으로 서로 오버랩하고 있기 때문에, 일련의 레이저 조사에 의해, 레이저가 1회 조사되는 영역 A1과, 레이저가 2회 조사되는 영역 A2와, 레이저가 3회 조사되는 영역 A3이 형성된다.

도 19는, 모든 조사 영역 I에 레이저를 조사한 후의 적층 칩(116)의 측면 P, Q를 나타내는 도면이다. 적층 칩(116)의 측면 P, Q에는, 조사 영역 I가 오버랩하고, 레이저가 복수 회 조사되는 영역 A2, A3에, 레이저의 조사에 의해 형성된 오버랩 흔적 Tr이 나타난다.

적층 칩(116)의 측면 P, Q에 있어서의 영역 A2, A3에서는, 레이저의 조사에 의한 표층 제거가 복수 회 행해진다. 이로 인해, 영역 A2, A3에서는, 레이저의 조사에 의한 표층 제거가 1회만의 영역 A1보다도, 표층 제거가 진행된다. 이것에 의해, 적층 칩(116)의 측면 P, Q에 오버랩 흔적 Tr이 나타난다.

따라서, 조사 영역 I의 X축 및 Z축 방향 단부에 오버랩 흔적 Tr이 형성되어 있으면, 간극 없이 레이저가 조사되어 있음을 알 수 있다. 반대로, 조사 영역 I의 X축 및 Z축 방향 단부에 오버랩 흔적 Tr이 형성되어 있지 않으면, 인접하는 조사 영역 I와의 사이에 간극이 형성되어 있을 가능성이 높다.

이와 같이, 적층 칩(116)의 측면 P, Q에 있어서의 오버랩 흔적 Tr을 육안이나 화상으로 확인함으로써, 적층 칩(116)의 측면 P, Q의 전체 영역에 간극 없이 레이저가 조사되어 있는지 여부를 용이하게 판별할 수 있다. 따라서, 측면 P, Q에 레이저가 조사되지 않은 영역을 갖는 적층 칩(116)을 배제할 수 있다.

본 실시 형태에서는, 조사 영역 I의 형상(즉 레이저의 스폿 형상)이 직사각형이기 때문에, 예를 들어 도 19에 도시한 바와 같은 패턴의 오버랩 흔적 Tr이 형성된다. 구체적으로, X축 방향의 전체 영역에 걸쳐 연장하는 오버랩 흔적 Tr과, X축 방향으로 등간격으로 배열된 Z축 방향으로 연장되는 오버랩 흔적 Tr이 형성된다.

도 20은, 본 실시 형태에 따른 표층 제거 방법을 실시하여 제조된 적층 세라믹 콘덴서(10)의 소체(11)의 부분 단면도이다. 도 20은, 도 19의 C-C'선의 위치에 대응하는 소체(11)의 단면을 나타내고 있다. 도 20은, 소체(11)에 있어서의 적층 칩(16)과 사이드 마진부(17)의 계면 부근을 부분적으로 나타내고 있다.

도 19에 도시한 오버랩 흔적 Tr이 형성된 영역에서는, 레이저의 조사에 의해 내부 전극(112, 113)이 제거됨으로써, 내부 전극(12, 13)의 단부에 포어 Pr2, Pr3이 형성되어 있다. 한편, 오버랩 흔적 Tr이 형성되지 않은 영역에서는, 내부 전극(12, 13)의 단부에 포어가 거의 형성되어 있지 않다.

즉, 사이드 마진부(17)를 형성 후의 소체(11)에 있어서의 오버랩 흔적 Tr의 존재는, 소체(11)의 단면에 있어서의 포어 Pr2, Pr3의 존재에 의해 확인할 수 있다. 소체(11)의 복수의 단면에 있어서 포어 Pr2, Pr3의 존재하는 위치를 특정함으로써, 오버랩 흔적 Tr의 위치나 형상을 판명되게 하는 것이 가능하다.

포어 Pr2, Pr3이 존재하는 소체(11)에서는, 소성 전의 탈바인더 처리에 있어서, 기화한 바인더 성분이나 용제 성분이, 포어 Pr2, Pr3을 통해서 외부로 방출되기 쉬워진다. 이로 인해, 본 실시 형태에 따른 소체(11)에서는, 바인더 성분이나 용제 성분의 잔존에 의한 성능의 저하를 억제하는 효과가 얻어진다.

또한, 포어 Pr2, Pr3의 Y축 방향의 치수는, 레이저의 조사 횟수가 많을수록, 커지게 된다. 따라서, 도 20에 도시한 바와 같이, 레이저가 3회 조사된 영역 A3에 대응하는 포어 Pr3에서는, 레이저가 2회 조사된 영역 A2에 대응하는 포어 Pr2보다도, Y축 방향의 치수가 커진다.

본 실시 형태의 구성은, 적절히 변경 가능하다. 예를 들어, 조사 영역 I의 형상(즉 레이저의 스폿 형상)은, 직사각형이 아니어도 되며, 예를 들어 원형이나 타원형이나 다각형 등이어도 된다. 또한, 조사 영역 I에 있어서의 레이저의 출력 분포는, 톱 해트형으로 한정되지 않고, 예를 들어 가우스형이어도 된다.

<그 밖의 실시 형태>

이상, 본 발명의 실시 형태에 대하여 설명하였지만, 본 발명은 전술한 실시 형태만으로 한정되는 것은 아니라 다양하게 변경을 가할 수 있는 것은 물론이다.

예를 들어, 도 4에 도시한 각 스텝은, 필요에 따라서, 순서를 바꾸어도 된다.

일례로서, 스텝 S03에서 개편화한 미소성의 적층 칩(116)을 소성해서 적층 칩(16)으로 한 후에, 적층 칩(16)에 사이드 마진부(117)를 설정하여도 된다. 이 경우, 소성 후의 적층 칩(16)에 대하여 스텝 S04 내지 S08을 행할 수 있다.

또한, 상기 제1 및 제2 실시 형태에서는, 스텝 S04에서 적층 칩(116)의 측면 P의 표층을 제거하고, 스텝 S06에서 적층 칩(116)의 측면 Q의 표층을 제거하였지만, 적층 칩(116)의 측면 P, Q의 표층을 동시에 제거해도 된다. 이 경우, 예를 들어 적층 칩(116)의 Z축 방향 양 주면을 유지한 상태에서, 적층 칩(116)의 측면 P, Q에 대하여 동시에 레이저를 조사할 수 있다.

또한, 상기 제1 및 제2 실시 형태에서는, 적층 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 본 발명은, 서로 쌍을 이루는 내부 전극이 교대로 배치되는 적층 세라믹 전자 부품 전반에 적용 가능하다. 이와 같은 적층 세라믹 전자 부품으로서는, 예를 들어 압전 소자 등을 들 수 있다.

10: 적층 세라믹 콘덴서
11: 소체
12, 13: 내부 전극
14, 15: 외부 전극
16: 적층 칩
17: 사이드 마진부
18: 용량 형성부
19: 커버부
104: 적층 시트
111: 미소성의 소체
112, 113: 미소성의 내부 전극
116: 미소성의 적층 칩
117: 미소성의 사이드 마진부
200: 압박 절단날
300: 표층 제거 장치
P, Q: 측면
T1 내지 T3: 테이프

Claims (12)

1. 적층된 복수의 세라믹 시트와, 상기 복수의 세라믹 시트의 사이에 배치된 복수의 내부 전극을 갖는 적층 시트를 준비하고,
   상기 적층 시트를 절단함으로써, 상기 복수의 내부 전극이 노출되는 측면을 갖는 적층 칩을 제작하고,
   상기 적층 칩의 상기 측면의 표층을 제거하고,
   상기 표층이 제거된 상기 적층 칩의 상기 측면에 사이드 마진부를 설정하는, 적층 세라믹 전자 부품의 제조 방법이며,
   상기 적층 칩의 상기 측면에 레이저를 조사함으로써, 상기 표층을 제거하고,
   상기 적층 칩의 상기 측면 상에서 오버랩하는 복수의 조사 영역에 상기 레이저를 조사하는, 적층 세라믹 전자 부품의 제조 방법.
2. 제1항에 있어서,
   압박 절단날 또는 회전날에 의해, 상기 적층 시트를 절단하는, 적층 세라믹 전자 부품의 제조 방법.
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 제1항 또는 제2항에 있어서,
   상기 복수의 조사 영역은, 직사각형인, 적층 세라믹 전자 부품의 제조 방법.
8. 제1항 또는 제2항에 있어서,
   상기 레이저는, 톱 해트형의 출력 분포를 갖는, 적층 세라믹 전자 부품의 제조 방법.
9. 제1 방향으로 적층된 복수의 세라믹층과, 상기 복수의 세라믹층의 사이에 배치된 복수의 내부 전극과, 상기 제1 방향에 직교하는 제2 방향을 향하여, 상기 복수의 내부 전극의 단부에 인접하고, 레이저의 오버랩 흔적이 형성된 측면을 갖는 적층 칩과,
   상기 적층 칩의 상기 측면을 덮는 사이드 마진부
   를 구비하고,
   상기 오버랩 흔적에서는, 상기 복수의 내부 전극의 상기 단부에 포어가 형성되어 있는, 적층 세라믹 전자 부품.
10. 삭제
11. 제9항에 있어서,
    상기 오버랩 흔적은, 소정의 간격으로 배열되어 있는, 적층 세라믹 전자 부품.
12. 제9항에 있어서,
    상기 오버랩 흔적은, 소정의 패턴을 형성하고 있는, 적층 세라믹 전자 부품.

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