JP6346910B2 - 積層セラミックコンデンサ及びその製造方法 - Google Patents

Description

本発明は、小型化及び大容量化に対応可能な積層セラミックコンデンサ及びその製造方法に関する。

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化及び大容量化への要求がますます強くなってきている。積層セラミックコンデンサのサイズを小さく抑えつつ容量を大きくするためには、積層セラミックコンデンサの内部電極の交差面積（対向する内部電極同士の重なり合う部分の面積）を極力大きくすることが有効である。

内部電極の交差面積を大きくするための技術としては、積層チップの側面部分をカットオフして内部電極を切断面に露出させた後、この切断面に、内部電極の周囲の絶縁性を確保するためのサイドマージン部を後付けで形成する技術が開発されている。この技術により、サイドマージン部を薄く形成することが可能となり、内部電極の交差面積を相対的に大きくとることができる。

積層チップの側面部分をカットオフする際には、切断面に傷が生じたり、カット片（スラッジ）のような異物の付着が生じたりする可能性がある。内部電極が切断面に露出した状態で、切断面に傷や異物の付着が生じた場合、積層方向上下の内部電極が互いに導通し合ってショートする確率が高くなってしまう。

このような問題に対して、切断面への傷や、異物の付着を抑制しようとする改善が試みられている。例えば、特許文献１には、内部電極の延伸方向に沿って積層体を切断することにより、積層方向に沿って積層体を切断する場合に比べて内部電極間のショートを生じにくくする方法が開示されている。また、特許文献２には、積層体を積層方向の上面側から途中まで切断し、その残りの部分を下面側から切断することにより、積層体を保持する粘着シートが切削されることを防いで粘着剤屑の発生を抑える方法が開示されている。

特開２０１３−１６２０３７号公報 特開２０１４−１４３３５７号公報

しかしながら、上記特許文献１及び特許文献２のような切断工程での改善を行った場合であっても、例えば切断時の内部電極の延びや、カット片の発生等を、完全に抑制することはできない。このため、積層セラミックコンデンサの小型化に伴い内部電極間の間隔が狭くなると、切断面に露出する内部電極の端部同士の間でショートが発生しやすくなってしまう。また、切断工程の後、サイドマージン部を形成するまでの間、切断面への傷や付着物を防止する必要が出てしまう。

以上のような事情に鑑み、本発明の目的は、内部電極間のショートの発生を抑制することができる積層セラミックコンデンサ及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、積層体とサイドマージン部とを有する積層セラミックコンデンサにおいて、オフセット部を具備する。
上記積層体は、交互に積層された内部電極と誘電体層とを有する。
上記サイドマージン部は、誘電体により構成され、上記積層体の側面を覆うように設けられている。
上記オフセット部は、非晶質領域又は空隙領域からなる。上記オフセット部は、上記内部電極の上記側面側の端部を上記側面から上記積層体の内側方向へオフセットさせるように、上記内部電極と上記サイドマージン部との間に形成されている。

この構成では、積層体の側面側における内部電極の端部が積層体の内側方向にオフセットされている。このため、内部電極の端部同士の間は、誘電体層によって絶縁されている。したがって、たとえ製造過程でサイドマージン部が設けられる前に積層体の側面に傷や付着物があったとしても、側面で内部電極同士が導通することを防ぐことが可能である。これにより、内部電極間のショートの発生を抑制することができる。

上記オフセット部の幅は、０．１μｍ以上であってもよい。
オフセット部の幅を０．１μｍ以上とすることによって、積層体の側面における内部電極同士が導通する可能性を低減させることができる。

本発明の一形態に係る積層セラミックコンデンサの製造方法は、誘電体層を構成するセラミックシートと内部電極を構成する導電体とが交互に積層された積層体を作製することを含む。
上記導電体を露出させるように、上記積層体の側面が切断される。
上記積層体の上記側面の、上記露出した上記導電体に、エッチング処理が施される。
上記エッチング処理後の上記積層体の上記側面を覆うように、セラミックにより構成されるサイドマージン部が設けられて、コンデンサ素体が作製される。
上記コンデンサ素体は、焼成される。

積層体を切断して導電体を側面に露出させた状態からサイドマージン部を後付けで形成する方法では、切断の際に側面に露出した導電体に伸びが生じて内部電極同士が接触可能となってしまったり、側面に傷や付着物が生じたりする可能性がある。これに対して、上記の製造方法では、積層体にサイドマージン部を設ける前にエッチング処理を行っている。これにより、内部電極を構成する導電体のうち積層体の側面に露出した部分を除去し、各内部電極の端部を積層体の内側方向にオフセットさせることができる。したがって、製造工程中に生じ得る、積層体側面における内部電極の伸び、側面への傷あるいは付着物の影響を受けることなく、内部電極の交差面積を大きくした積層セラミックコンデンサを製造することができる。

なお、本明細書中、この製造方法についての記載では、特に断りのない限り、未焼成の積層体及び焼成後の積層体を総称して「積層体」といっている。したがって、上記エッチング処理は、未焼成の積層体に対して行われてもよいし、焼成された積層体に対して行われてもよい。上記エッチング処理が、焼成された積層体に対して行われる場合には、この積層体にサイドマージン部を設けてコンデンサ素体とした後で、再び焼成工程を行えばよい。

上記エッチング処理は、酸、イオンボンバードメント又はレーザ照射による処理であってもよい。
これにより、側面から露出した導電体の端部を除去し、積層体の内側方向に当該導電体をオフセットさせることができる。

例えば、上記エッチング処理は、硝酸による処理であってもよい。
これにより、金属を含む導電体を溶かすことが可能であり、積層体の側面から選択的にエッチング処理を施すことができる。
さらに、上記エッチング処理は、濃硝酸による処理であってもよい。
濃硝酸を用いることで、内部電極のエッチングをより均一にすることができる。

また、上記エッチング処理では、上記導電体を選択的に除去する条件のレーザを用いてレーザ照射してもよい。
これにより、導電体を適切にエッチングすることができ、また導電体をセラミックシートよりも優先的にエッチングすることができる。
このような条件を満たすレーザとしては、例えば、グリーンレーザやＵＶ（Ultra Violet）レーザを用いることができる。

また、上記エッチング処理では、ナノ秒パルスレーザ、ピコ秒パルスレーザ又はフェムト秒パルスレーザを用いてレーザ照射してもよい。
このようなレーザを用いることで、導電体を適切に除去することができる。

具体的には、上記エッチング処理では、５３２ｎｍ波長帯のグリーンレーザ、３５５ｎｍ波長帯のＵＶ（Ultra Violet）レーザ、１０６４ｎｍ波長帯の赤外線レーザを用いてレーザ照射してもよい。
これにより、導電体をより適切にエッチングすることができ、また導電体をセラミックシートよりも優先的にエッチングすることができる。

内部電極間のショートの発生を抑制することができる積層セラミックコンデンサ及びその製造方法を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサのＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサのＢ−Ｂ'線に沿った断面図である。 図３に示した断面図の一部を拡大して示す図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造方法の、他の実施形態を示すフローチャートである。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、素体１１と、第１外部電極１４と、第２外部電極１５とを具備する。素体１１は、複数の第１内部電極１２及び複数の第２内部電極１３を有する。外部電極１４，１５は、素体１１のＸ軸方向両端面を覆っている。第１外部電極１４は第１内部電極１２に接続され、第２外部電極１５は第２内部電極１３に接続されている。

素体１１は、積層体１６と、第１カバー層１８と、第２カバー層１９と、第１サイドマージン部２０と、第２サイドマージン部２１と、オフセット部２４とを有する。

積層体１６は、誘電体により構成され、その内部に、複数の第１内部電極１２と、複数の第２内部電極１３とを有する。第１内部電極１２及び第２内部電極１３は、ＸＹ平面に沿って延びる平板状であり、Ｚ軸方向に交互に積層されている。これにより、第１内部電極１２と第２内部電極１３との間に誘電体層１７が形成されている。すなわち、積層体１６は、内部電極１２，１３と誘電体層１７とが交互に積層されたものである。

積層体１６において、誘電体層の厚みは特に限定されず、例えば、０．５μｍ〜２．０μｍの範囲内のものが挙げられる。内部電極の厚みも、特に限定されず、例えば、０．５μｍ〜２．０μｍの範囲内のものが挙げられる。例えば、誘電体層の厚みと内部電極の厚みとを、それぞれ１．０μｍ程度としたものを用いることができる。これらの誘電体層と内部電極との積層数は任意に設定することができ、例えば数１０層から数１００層、多いものでは１，０００層以上とすることができる。例えば、誘電体層と内部電極とをそれぞれ３００層ずつとすることができるが、もちろんこれに限られない。

内部電極１２，１３は、それぞれ導電性材料からなり、平板状に構成された積層セラミックコンデンサ１０の内部電極として機能する。当該導電性材料としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料が用いられる。

誘電体層１７を構成する誘電体としては、セラミックス材料が用いられる。セラミックス材料としては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料を用いることができる。また、誘電体層１７を構成するセラミックス材料は、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（ＰＣＺＴ）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などであってもよい。

カバー層１８，１９は、Ｘ−Ｙ平面に沿って延びる平板状である。第１カバー層１８は積層体１６のＺ軸方向上面を覆い、第２カバー層１９は積層体１６のＺ軸方向下面を覆っている。
サイドマージン部２０，２１は、Ｘ−Ｚ平面に沿って延びる平板状である。第１サイドマージン部２０は積層体１６のＹ軸方向を向いた側面を覆い、第２サイドマージン部２１は積層体１６の第１サイドマージン部２０とは反対側の側面を覆っている。
カバー層１８，１９及びサイドマージン部２０，２１は、主に、積層体１６を保護するとともに、積層体１６の周囲の絶縁性を確保する機能を有する。

カバー層１８，１９及びサイドマージン部２０，２１も、誘電体であるセラミックスによって形成されている。カバー層１８，１９及びサイドマージン部２０，２１を形成する材料は、絶縁性を有する材料であればよいが、誘電体層１７と同様の材料を用いることより素体１１における内部応力が抑制される。

図４は、図３に示した断面図の一部を拡大して示す図である。図３及び図４に示すように、オフセット部２４は、各内部電極１２，１３と第１サイドマージン部２０との間、及び、各内部電極１２，１３と第２サイドマージン部２１との間に、それぞれ形成されている。図４には、各内部電極１２，１３と第２サイドマージン部２１との間に形成されたオフセット部２４が示されている。積層体１６の側面のうち、第２サイドマージン部２１に覆われた側面を側面Ｓとすると、各内部電極１２，１３は、積層体１６の側面Ｓ側に、各々の端部２２，２３を有する。

図示及び説明を省略するが、積層体１６の第１サイドマージン部２０側の側面においても、各内部電極１２，１３及びオフセット部２４の構造は、第２サイドマージン部２１側の側面Ｓにおけるものと実質的に同一である。

オフセット部２４は、各内部電極１２，１３の端部２２，２３を、積層体１６の側面Ｓから積層体１６の内側方向へオフセットさせるように設けられたギャップである。オフセット部２４は、空隙領域（エアギャップ）であってもよい。あるいは、オフセット部２４は、非晶質領域であってもよい。非晶質領域は、結晶構造を有さない材料からなる領域であって、例えばガラス質からなる。ガラス質の例としては、Ｂａ、Ｎｉ、マンガン（Ｍｎ）等の金属元素を含むシリコン酸化物が挙げられる。

オフセット部２４のオフセット幅Ｗは、特に限定されないが、０．１μｍ以上であることが好ましい。本実施形態において、オフセット幅Ｗとは、積層体１６の側面Ｓから内部電極１２，１３の端部２２，２３までの距離のことである。

上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数の誘電体層１７に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が複数の誘電体層１７に蓄えられる。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６〜１０は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６〜１０を適宜参照しながら説明する。

（ステップＳＴ１１：セラミックシート準備工程）
ステップＳＴ１１では、積層体１６の誘電体層１７を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー層１８，１９を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。

図６は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３は各積層セラミックコンデンサ１０ごとに切り分けられていない。図６には、各積層セラミックコンデンサ１０ごとに切り分ける際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。

図６に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー層１８，１９に対応する第３セラミックシート１０３には内部電極が形成されていない。

未焼成の内部電極１１２，１１３は、本発明における、内部電極を構成する導電体に相当する。内部電極１１２，１１３は、任意の導電性ペーストを用いて形成することができる。導電性ペーストによる内部電極１１２，１１３の形成には、例えば、スクリーン印刷法を用いることができる。

内部電極１１２，１１３は、切断線Ｌｙによって仕切られたＸ軸方向に隣接する２つの領域にわたって配置され、Ｙ軸方向に帯状に延びている。第１内部電極１１２と第２内部電極１１３とでは、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。つまり、第１内部電極１１２の中央を通る切断線Ｌｙが第２内部電極１１３の間の領域を通り、第２内部電極１１３の中央を通る切断線Ｌｙが第１内部電極１１２の間の領域を通っている。

導電性ペーストは、典型的には、金属材料と、有機バインダと、溶剤とを含んで構成される。これらの材料は、特に限定されない。なお、後述する内部電極エッチング工程（ＳＴ１４）で酸によるエッチングを行う場合、この導電性ペーストに含まれる有機バインダとしては、セラミックシート１０１，１０２，１０３に含まれるバインダと比べて、当該酸に溶けやすいものを採用することが好ましい。このような有機バインダとしては、例えば、エチルセルロース（ＥＣ）が挙げられる。

（ステップＳＴ１２：積層工程）
ステップＳＴ１２では、ステップＳＴ１１で準備したセラミックシート１０１，１０２，１０３を積層することにより未焼成の積層体１０４を作製する。

図７は、ステップＳＴ１２で得られる積層体１０４の斜視図である。図７では、説明の便宜上、セラミックシート１０１，１０２，１０３を分解して示している。しかし、実際の積層体１０４では、セラミックシート１０１，１０２，１０３が熱圧着などにより一体化している。

積層体１０４では、積層体１６の誘電体層１７に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。これにより、未焼成の積層体１０４は、誘電体層１７を構成するセラミックシートと内部電極１２，１３を構成する導電体とが交互に積層されたものとなっている。

なお、積層体１０４では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向上下面にカバー層１８，１９に対応する第３セラミックシート１０３が積層される。図７に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。

（ステップＳＴ１３：切断工程）
ステップＳＴ１３では、ステップＳＴ１２で得られた積層体１０４を切断することにより、積層チップ１０５を作製する。

図８は、ステップＳＴ１３の後の積層体１０４の平面図である。積層体１０４は、例えば発泡テープ等のカットテープＣに貼り付けられた状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層体１０４が個片化され、積層チップ１０５が得られる。

図９は、ステップＳＴ１３で得られる積層チップ１０５の斜視図である。積層チップ１０５には、未焼成の内部電極１１２，１１３、未焼成の誘電体層１１７、第１カバー層１１８、及び第２カバー層１１９が形成されている。積層チップ１０５では、切断面であるＹ軸方向を向いた両側面Ｓ１，Ｓ２に未焼成の内部電極１１２，１１３が露出している。

以上説明したステップＳＴ１３の切断工程は、本発明における、導電体を露出させるように積層体の側面を切断する工程に相当する。

（ステップＳＴ１４：内部電極エッチング工程）
ステップＳＴ１４では、ステップＳＴ１３で得られた積層チップ１０５の側面に露出した未焼成の内部電極１１２，１１３に対して、上記の切断面であるＹ軸方向を向いた各側面Ｓ１，Ｓ２にエッチング処理を施す。

エッチング処理は、例えば、未焼成の内部電極１１２，１１３が露出した側面Ｓ１，Ｓ２を、それぞれ酸に所定時間ずつ浸漬することにより行うことができる。このエッチング処理では、浸漬時間によって、オフセット部２４のオフセット幅Ｗ（図４参照）を制御することができ、所望のオフセット幅Ｗを容易に得ることができる。

エッチング処理に用いる酸は、内部電極１１２，１１３を構成している導電体を溶かすことができるものであればよい。酸として、例えば、硝酸、より好ましくは濃硝酸を用いることができる。これにより、金属を含む導電体を溶かすことが可能であるので、積層チップ１０５の側面Ｓ１，Ｓ２から選択的に、内部電極１１２，１１３と内部電極１１２，１１３由来の金属付着物とをエッチングすることができる。また、濃硝酸を用いることで、内部電極１１２，１１３のエッチングをより均一にすることができる。なお、濃硝酸とは、例えば、質量パーセント濃度が６０％以上の硝酸の水溶液をいう。

なお、積層チップ１０５のＸ軸方向を向いた各端面、すなわち、第１内部電極１１２の第１外部電極１４側の端部及び第２内部電極１１３の第２外部電極１５側の端部がエッチングされないように、上述したＹ軸方向を向いた各側面部分（Ｓ１，Ｓ２）のみを浸漬することが好ましい。あるいは、積層チップ１０５のＸ軸方向を向いた端面をマスクして積層チップ１０５を浸漬してもよい。

ステップＳＴ１４のエッチング処理は、上記した酸への浸漬を行う方法に限られない。上記以外の方法として、例えば、内部電極１１２，１１３に対するイオンボンバードメント処理を行う方法を挙げることができる。

あるいは、ステップＳＴ１４のエッチング処理は、レーザ照射による処理であってもよい。レーザとしては、例えばＹＡＧレーザを用いることができる。レーザ照射装置を用いて側面Ｓ１，Ｓ２に対してレーザを照射することで、内部電極１１２，１１３の側面Ｓ１，Ｓ２から露出した端部を除去することができる。これにより、後述するように、オフセット幅Ｗをより細かく制御することができる。
この場合、内部電極１１２，１１３を選択的に除去する条件のレーザを用いてレーザ照射することができる。このような条件を満たすレーザとして、５３２ｎｍ波長帯（第２高調波）のグリーンレーザ、３５５ｎｍ波長帯（第３高調波）のＵＶレーザ、１０６４ｎｍ波長帯（基本波長）の赤外線レーザ等を用いることができ、例えば内部電極１１２，１１３がＮｉを含む場合は特にグリーンレーザを好適に用いることができる。このようなレーザを用いることにより、内部電極１１２，１１３を適切にエッチングすることができ、また内部電極１１２，１１３をセラミックシート１０１，１０２よりも優先的にエッチングすることができる。なお、本ステップにおいては、ＹＡＧレーザ以外にも、半導体レーザ、ファイバレーザ等を用いることができる。
また、本ステップにおいて、ナノ秒パルスレーザ、ピコ秒パルスレーザ又はフェムト秒パルスレーザを用いてレーザ照射することができる。すなわち、レーザ照射装置として、パルス幅がナノ秒領域であるナノ秒レーザ装置、ピコ秒領域であるピコ秒レーザ装置、又はフェムト秒であるフェムト秒レーザ装置を用いることができる。このようにパルス幅の短いパルスレーザ装置を用いることで、内部電極１１２，１１３を適切に除去することができる。

（ステップＳＴ１５：サイドマージン部形成工程）
ステップＳＴ１５では、ステップＳＴ１４で得られたエッチング処理後の未焼成の積層チップ１０５の側面に、未焼成の第１サイドマージン部１２０及び第２サイドマージン部１２１を設けて、未焼成の素体１１１を作製する。これらのサイドマージン部１２０，１２１は、例えば、誘電体層１１７やカバー層１１８，１１９と同様のセラミック材料からなるペースト材に、上記エッチング処理後の積層チップ１０５の各側面Ｓ１，Ｓ２を浸漬して引き上げることにより形成され得る（ディップ法）。これにより、積層チップ１０５のＹ軸方向を向いた側面Ｓ１，Ｓ２がサイドマージン部１２０，１２１によってそれぞれ覆われ、内部電極１１２，１１３の周囲の絶縁性が確保される。

なお、ステップＳＴ１５のサイドマージン部１２０，１２１を形成する方法は、上記のディップ法に限られず、他の方法でもよい。例えば、エッチング処理後の積層チップ１０５の側面にセラミックスラリーを塗布することによりサイドマージン部１２０，１２１が形成されてもよい。

図１０は、ステップＳＴ１５によって得られる未焼成の素体１１１の斜視図である。ステップＳＴ１４の後でステップＳＴ１５を行ったことにより、未焼成の素体１１１の内部電極１１２，１１３と第１サイドマージン部１２０との間、及び、内部電極１１２，１１３と第２サイドマージン部１２１との間には、それぞれオフセット部２４となる空隙が形成されている。

（ステップＳＴ１６：焼成工程）
ステップＳＴ１６では、ステップＳＴ１５で得られた未焼成の素体１１１を焼成することにより、図１〜４に示す積層セラミックコンデンサ１０の素体１１を作製する。焼成は例えば還元雰囲気下、あるいは、低酸素分圧雰囲気下において行うことができる。

焼成雰囲気によっては、エッチング処理によって形成した空隙に、誘電体層１７やサイドマージン部２１に含まれるＳｉ成分を含む液相のガラスが流れ込むことがある。またこの際、サイドマージン部２１や内部電極１１２，１１３に含まれるＢａ、Ｎｉ、Ｍｎ等の金属元素がこのガラス質に拡散することもある。これにより、非晶質領域からなるオフセット部２４が形成される。
なお、上記空隙に非晶質領域が形成されない場合、空隙領域からなるオフセット部２４が形成される。

（ステップＳＴ１７：外部電極形成工程）
ステップＳＴ１７で、ステップＳＴ１６で得られた素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。

ステップＳＴ１７では、まず、素体１１の一方のＸ軸方向端面を覆うように未焼成の電極材料を塗布し、素体１１の他方のＸ軸方向端面を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体１１に下地膜を形成する。そして、素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電界メッキなどのメッキ処理で形成して、外部電極１４，１５が完成する。

このように、本実施形態に係る積層セラミックコンデンサ１０の製造方法では、サイドマージン部１２０、１２１が後付けされるため、内部電極１２，１３を広く確保し、内部電極１２，１３間の交差面積を大きくすることができる。

ここで、未焼成の積層体を切断して導電体を側面に露出させた状態からサイドマージン部を後付けする製造方法では、切断の際に側面に露出した導電体に伸びが生じて内部電極同士が接触してしまったり、側面に傷や付着物が生じたりする可能性がある。このため、切断面とサイドマージン部との境界部分において、内部電極の端部同士の間でショートが発生しやすくなってしまうことが考えられる。
さらに、このような傷や付着物などの構造欠陥は、積層セラミックコンデンサの製品寿命や耐電圧の低下を招くおそれがある。

これに対して、本実施形態に係る積層セラミックコンデンサ１０の製造方法では、上記のように、サイドマージン部１２０、１２１を設ける前に、積層チップ１０５の側面Ｓ１，Ｓ２から内部電極１１２，１１３の端部にエッチング処理を行っている。これにより、内部電極１１２，１１３を構成する導電体のうち側面Ｓ１，Ｓ２に露出した部分を除去し、各内部電極１１２，１１３の端部を積層チップ１０５の内側方向にオフセットさせることができる。
また、側面Ｓ１，Ｓ２に切断に伴う内部電極１１２，１１３由来の付着物があった場合、このような付着物をエッチング処理によって除去することができる。

これにより、隣接する内部電極１１２，１１３間の絶縁性を確保することができる。したがって、本実施形態によると、製造工程中に生じ得る、積層体側面における内部電極の伸び、側面への傷あるいは付着物の影響を受けることなく、内部電極間のショートや、積層セラミックコンデンサ１０の製品寿命や耐電圧の低下を防ぐことができる。

特に、オフセット幅Ｗが０．１μｍ以上である場合、内部電極１２，１３の端部２２，２３が積層体１６の側面Ｓから充分に後退しているので、内部電極１２，１３は、積層体１６の側面Ｓの端面への異物の付着等の影響を受けにくくなる。すなわち、側面Ｓにおける内部電極１２，１３が導通する可能性をより低減させることができる。

本実施形態の効果は、以下のようにも説明できる。誘電体層１１７の側面Ｓ１，Ｓ２側に傷が生じた場合に、その箇所では誘電体層１１７の絶縁耐圧が低下し得るが、内部電極１１２，１１３をオフセットさせることにより、誘電体層１１７の側面Ｓ１，Ｓ２側の所定の領域が内部電極１１２，１１３に挟まれない構造となるので、絶縁破壊が生じにくくなる。これによっても、積層セラミックコンデンサ１０の製品寿命や耐電圧の低下を防ぐことができる。

本発明の実施例について説明する。本発明の実施例として、上記の製造方法による積層セラミックコンデンサ１０（以下、実験チップという。）を下記に示す構成で作製した。

実験チップの構成：
チップ寸法（縦×横×高さ） １．０ｍｍ×０．５ｍｍ×０．５ｍｍ（外部電極も含む）
誘電体層厚 ０．７μｍ
誘電体層数 ３１５層
内部電極層厚 ０．７μｍ
内部電極層数 ３１５層
カバー層厚 ３５μｍ
サイドマージン厚 ３０μｍ
外部電極厚（メッキ含） ３０μｍ
エンドマージン厚 ５０μｍ
なお、エンドマージン厚とは、内部電極層における、内部電極が引き出されていない外部電極側の端縁と、当該外部電極との距離の最小値である（例えば、図２における内部電極１２と外部電極１５との距離等）。

各実験チップのオフセット部は、サイドマージン部が後付けされる前の積層体の側面からの内部電極のオフセット量（図４のオフセット幅Ｗ）を０．５μｍ、１μｍ、１０μｍと異なる大きさにするよう濃硝酸でエッチングすることにより設けた。また、比較のため、積層体の側面を切断した後、エッチング処理を行うことなくサイドマージン部を後付けした、オフセット部のない積層セラミックコンデンサに対応する実験チップ（内部電極のオフセット量が０μｍのもの）も作製した。

以上のようにして、内部電極のオフセット量のみを異ならせた各種類の積層セラミックコンデンサの実験チップを１００個ずつ作製し、内部電極間のショートの発生数を調べた。表１は、本発明の実施例に係る積層セラミックコンデンサの実験チップにおける内部電極のオフセット量とショートの発生数を示す表である。

表１に示すように、内部電極のオフセット量が０．１μｍ以上となるようにオフセット部が設けられた各種類の実験チップでは、オフセット部が設けられていない実験チップと比較して、ショートの発生数が少なくなっていた。この結果から、オフセット部を有する積層セラミックコンデンサでは、内部電極を積層体の側面からオフセットさせたことによって、側面で内部電極同士が導通することを防ぐことが可能となり、内部電極間のショートの発生を抑制することができたと考えられる。

さらに、他の実施例として、内部電極のエッチングを濃硝酸に替えてレーザ照射で行った実験チップも作製し、同様の実験を行った。その結果、内部電極のオフセット量をさらに減少させることができ、具体的には、当該オフセット量が０．１μｍ以上０．５μｍ以下の実験チップにおいてショート発生率が０であった。この結果から、レーザ照射によって内部電極をオフセットさせた場合でも、内部電極間のショートの発生を良好に抑制することができるとともに、より小さいオフセット量でもショート発生数を低減させることができることがわかった。したがって、レーザエッチングによって、内部電極間の交差面積をより確実に確保することができる。

以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、上述の実施形態では、エッチング処理が酸による処理であると説明したが、これに限定されず、例えばイオンボンバードメントによる処理であってもよい。あるいは、エッチング処理として、酸以外のエッチング液を用いたウェットエッチング処理を適用してもよいし、ドライエッチング処理を適用してもよい。
また、エッチング処理がレーザを用いたレーザ照射による処理であってもよい。

上述の積層セラミックコンデンサの製造方法に係る実施形態では、オフセット部を形成するエッチング処理と、サイドマージン部を形成する工程とを、各積層チップ（積層体）の焼成前に行っていた。しかし、エッチング処理及びサイドマージン部形成のタイミングは、これに限られず、例えば、各積層チップを焼成した後であってもよい。具体的には、図１１に示すように、上述した各工程のうち、導電体を露出させるように未焼成の積層体の側面を切断する工程（ステップＳＴ１３）までを行った後、各積層チップを焼成して積層体を得て（ステップＳＴ２４）、それから積層体の側面に露出した内部電極に対してエッチング処理を行うことができる（ステップＳＴ２５）。その後、例えば、エッチング処理された積層体の側面に上記同様の方法で未焼成のサイドマージン部を後付けし（ステップ２６）、得られたコンデンサ素体を焼成してサイドマージン部を完成させ（ステップ２７）、上記同様に外部電極を形成することができる（ステップ２８）。このように、積層セラミックコンデンサの製造工程中に、各内部電極の端部を積層体の側面から内側方向にオフセットさせることにより、上記同様の効果を得ることができる。

１０…積層セラミックコンデンサ
１２，１３…内部電極
１６…積層体
１７…誘電体層
２０，２１…サイドマージン部
２２，２３…端部
２４…オフセット部
１０１，１０２…未焼成のセラミックシート
１０４…未焼成の積層体
１０５…未焼成の積層チップ（積層体）
１１１…未焼成の素体（コンデンサ素体）
１１２，１１３…未焼成の内部電極（導電体）
１１７…未焼成の誘電体層
１２０，１２１…未焼成のサイドマージン部
Ｓ，Ｓ１，Ｓ２…側面
Ｗ…オフセット幅

Claims (8)

1. 内部電極と誘電体層とが交互に積層された積層体と、
   誘電体により構成され、前記積層体の側面を覆うように設けられたサイドマージン部と、
   を有する積層セラミックコンデンサにおいて、
   前記内部電極の前記側面側の端部を前記側面から前記積層体の内側方向へオフセットさせるように前記内部電極と前記サイドマージン部との間に形成された、非晶質領域又は空隙領域からなるオフセット部を具備し、
   前記オフセット部の幅は０．１μｍ以上である
   積層セラミックコンデンサ。
2. 誘電体層を構成するセラミックシートと内部電極を構成する導電体とが交互に積層された積層体を作製し、
   前記導電体を露出させるように前記積層体の側面を切断し、
   前記積層体の前記側面の、前記露出した前記導電体にエッチング処理を施し、
   前記エッチング処理後の前記積層体の前記側面を覆うように、セラミックにより構成されるサイドマージン部を設けてコンデンサ素体を作製し、
   前記コンデンサ素体を焼成することで、前記内部電極と前記サイドマージン部との間に、前記内部電極の前記側面側の端部が前記側面から前記積層体の内側方向へ０．１μｍ以上オフセットされた、非晶質領域又は空隙領域からなるオフセット部を形成する
   積層セラミックコンデンサの製造方法。
3. 請求項２に記載の積層セラミックコンデンサの製造方法であって、
   前記エッチング処理は、酸、イオンボンバードメント又はレーザ照射による処理である
   積層セラミックコンデンサの製造方法。
4. 請求項３に記載の積層セラミックコンデンサの製造方法であって、
   前記エッチング処理は、硝酸による処理である
   積層セラミックコンデンサの製造方法。
5. 請求項４に記載の積層セラミックコンデンサの製造方法であって、
   前記エッチング処理は、濃硝酸による処理である
   積層セラミックコンデンサの製造方法。
6. 請求項３に記載の積層セラミックコンデンサの製造方法であって、
   前記エッチング処理では、前記導電体を選択的に除去する条件のレーザを用いてレーザ照射する
   積層セラミックコンデンサの製造方法。
7. 請求項３又は６に記載の積層セラミックコンデンサの製造方法であって、
   前記エッチング処理では、ナノ秒パルスレーザ、ピコ秒パルスレーザ又はフェムト秒パルスレーザを用いてレーザ照射する
   積層セラミックコンデンサの製造方法。
8. 請求項３，６又は７に記載の積層セラミックコンデンサの製造方法であって、
   前記エッチング処理では、５３２ｎｍ波長帯のグリーンレーザ、３５５ｎｍ波長帯のＵＶ（Ultra Violet）レーザ、１０６４ｎｍ波長帯の赤外線レーザを用いてレーザ照射する
   積層セラミックコンデンサの製造方法。

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