JP4591537B2 - 積層セラミック電子部品 - Google Patents
積層セラミック電子部品 Download PDFInfo
- Publication number
- JP4591537B2 JP4591537B2 JP2008114310A JP2008114310A JP4591537B2 JP 4591537 B2 JP4591537 B2 JP 4591537B2 JP 2008114310 A JP2008114310 A JP 2008114310A JP 2008114310 A JP2008114310 A JP 2008114310A JP 4591537 B2 JP4591537 B2 JP 4591537B2
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- sintered body
- internal electrode
- multilayer ceramic
- mol
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
Description
本発明はセラミック電子部品に関し、詳しくは、セラミック層と容量形成用の内部電極を積層してなる積層セラミック電子部品に関する。
近年、携帯電話や携帯音楽プレーヤーなどの電子機器の小型化に伴い、搭載される電子部品の小型化が急速に進んでいる。例えば、チップ型積層セラミックコンデンサに代表されるチップ型積層セラミック電子部品においては、所定の特性を確保しつつ、チップサイズを小さくするために、セラミック層の薄層化が進んでいる。
そして、セラミック層の薄層化に伴い、セラミック層の積層枚数も増加する傾向にある。通常、積層セラミック電子部品は、セラミック層と内部電極とが交互に積層された構造を有しているが、内部電極がチップの側面から露出しないように、内部電極はセラミック層全部を覆わず、セラミック層の周縁部からいくらか後退した内側の位置までしか形成されていないため、内部電極とセラミック層との間には段差が生じる。そして、セラミック層の積層枚数が増加すると、この段差を原因とするデラミネーションなどの構造欠陥が生じやすくなる。
このような問題を解決する方策として、例えば、セラミックグリーンシート上に内部電極パターンを印刷した後、内部電極が印刷されていない部分にセラミックペーストを印刷し、このセラミックペーストにより段差を吸収する方法が提案されている（特許文献１参照）。
しかしながら、上記の方法の場合、セラミック層と内部電極との間の段差を吸収することはできても、焼成時において、内部電極とセラミック層との焼結収縮挙動の違いにより、内部電極端部とセラミック層との間に微細な隙間が生じ、湿気などの水分がこの隙間に浸入し、耐湿不良を引き起こすという問題点がある。
しかしながら、上記の方法の場合、セラミック層と内部電極との間の段差を吸収することはできても、焼成時において、内部電極とセラミック層との焼結収縮挙動の違いにより、内部電極端部とセラミック層との間に微細な隙間が生じ、湿気などの水分がこの隙間に浸入し、耐湿不良を引き起こすという問題点がある。
なお、上述の特許文献１に関連する技術として、段差吸収用セラミックペーストにＳｉＯ2を添加し、セラミックと内部電極との焼結収縮挙動の差を小さくする方法が提案されている（特許文献２参照）。
しかし、この特許文献２の方法においても、セラミックと内部電極の、両者の焼結収縮挙動を完全にマッチさせることは極めて困難であり、上記隙間に起因する耐湿不良の問題点は必ずしも十分に解決されていないのが実情である。
また、段差吸収部分は、もともとチップの外表面に近いため、焼成工程で熱が伝わりやすく焼結しやすい上、ＳｉＯ2の添加によりさらに焼結温度が低下し、側面側ギャップ部が過焼結となって、コンデンサ本体の構造欠陥や強度低下を招きやすいという問題点がある。
しかし、この特許文献２の方法においても、セラミックと内部電極の、両者の焼結収縮挙動を完全にマッチさせることは極めて困難であり、上記隙間に起因する耐湿不良の問題点は必ずしも十分に解決されていないのが実情である。
また、段差吸収部分は、もともとチップの外表面に近いため、焼成工程で熱が伝わりやすく焼結しやすい上、ＳｉＯ2の添加によりさらに焼結温度が低下し、側面側ギャップ部が過焼結となって、コンデンサ本体の構造欠陥や強度低下を招きやすいという問題点がある。
さらに、段差の問題を解決する方法として、段差吸収用セラミックペーストにＣｕを添加し、内部電極材料であるＮｉと、セラミックペースト中のＣｕとを合金化して、内部電極と段差吸収層との接合性を高めるようにした方法が提案されている（特許文献３参照）。
しかし、この特許文献３の方法の場合、ＮｉとＣｕの合金は、焼成雰囲気などにより容易に酸化還元反応を生じるため、酸化反応による体積膨張の後に、還元反応による体積減少が生じることで、段差部に隙間が生じてしまうため、耐湿性に対する信頼性を十分に確保することは困難であるのが実情である。
特開昭５６−９４７１９号公報
特開２００４−９６０１０号公報
特開２００５−１０１３０１号公報
しかし、この特許文献３の方法の場合、ＮｉとＣｕの合金は、焼成雰囲気などにより容易に酸化還元反応を生じるため、酸化反応による体積膨張の後に、還元反応による体積減少が生じることで、段差部に隙間が生じてしまうため、耐湿性に対する信頼性を十分に確保することは困難であるのが実情である。
本発明は、上記課題を解決するものであり、小型化した場合にも耐湿性に対する信頼性の高い積層セラミック電子部品を提供することを目的とする。
上記課題を解決するために、本発明（請求項１）の積層セラミック電子部品は、
複数のセラミック層が積層されてなり、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面と、を有するセラミック焼結体と、
前記セラミック焼結体内部に形成され、前記第１の端面に引き出された、Ｎｉを含む第１の内部電極と、
特定の前記セラミック層を介して前記第１の内部電極と対向するようにして前記セラミック焼結体内部に形成され、前記第２の端面に引き出された、Ｎｉを含む第２の内部電極と、
前記セラミック焼結体の前記第１の端面に形成され、前記第１の内部電極と電気的に接続される第１の外部端子電極と、
前記セラミック焼結体の前記第２の端面に形成され、前記第２の内部電極と電気的に接続され、前記第１の外部端子電極とは異なる電位に接続される第２の外部端子電極と、
を備える積層セラミック電子部品であって、
前記セラミック焼結体は、
前記セラミック層のうち、前記第１の内部電極および前記第２の内部電極に挟まれ、容量形成に寄与する有効層部と、
前記第１、第２の内部電極の側部と前記セラミック焼結体の第１、第２の側面との間、および、前記有効層部の側部と前記セラミック焼結体の第１、第２の側面との間に存在する側面側ギャップ部と、
を含み、
前記側面側ギャップ部における、前記第１、第２の内部電極と接する領域から前記セラミック焼結体の側面に至るまでの領域が、前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とされていることを特徴としている。
複数のセラミック層が積層されてなり、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面と、を有するセラミック焼結体と、
前記セラミック焼結体内部に形成され、前記第１の端面に引き出された、Ｎｉを含む第１の内部電極と、
特定の前記セラミック層を介して前記第１の内部電極と対向するようにして前記セラミック焼結体内部に形成され、前記第２の端面に引き出された、Ｎｉを含む第２の内部電極と、
前記セラミック焼結体の前記第１の端面に形成され、前記第１の内部電極と電気的に接続される第１の外部端子電極と、
前記セラミック焼結体の前記第２の端面に形成され、前記第２の内部電極と電気的に接続され、前記第１の外部端子電極とは異なる電位に接続される第２の外部端子電極と、
を備える積層セラミック電子部品であって、
前記セラミック焼結体は、
前記セラミック層のうち、前記第１の内部電極および前記第２の内部電極に挟まれ、容量形成に寄与する有効層部と、
前記第１、第２の内部電極の側部と前記セラミック焼結体の第１、第２の側面との間、および、前記有効層部の側部と前記セラミック焼結体の第１、第２の側面との間に存在する側面側ギャップ部と、
を含み、
前記側面側ギャップ部における、前記第１、第２の内部電極と接する領域から前記セラミック焼結体の側面に至るまでの領域が、前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とされていることを特徴としている。
また、本発明においては、前記側面側ギャップ部のうち、前記第１、第２の内部電極それぞれと同じ高さに位置する領域が、前記Ｍｇリッチ領域とされていることが望ましい。
また、本発明においては、前記側面側ギャップ部全体を、前記Ｍｇリッチ領域とすることも可能である。
また、本発明においては、前記セラミック焼結体は、前記第１、第２の内部電極の端部と前記セラミック焼結体の第１、第２の端面との間、および、前記有効層部の端部と前記セラミック焼結体の第１または第２の端面との間に存在する端面側ギャップ部を含み、
前記端面側ギャップ部のうち、少なくとも前記第１、第２の内部電極と隣接する領域が、前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とされていることが望ましい。
前記端面側ギャップ部のうち、少なくとも前記第１、第２の内部電極と隣接する領域が、前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とされていることが望ましい。
また、本発明においては、前記第１、第２の内部電極のうちの、最外層の内部電極より外側のセラミック層の、前記側面側ギャップ部の垂直投影領域および前記端面側ギャップ部の垂直投影領域の少なくとも一方が前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とすることも可能である。
また、本発明においては、前記有効層部を構成するセラミック材料の主成分１００ｍｏｌ％に対するＭｇの添加割合に比べて、前記Ｍｇリッチ領域を構成するセラミック材料の主成分１００ｍｏｌ％に対するＭｇの添加割合を０．５〜１．０ｍｏｌ％多くすることが望ましい。
また、本発明においては、前記Ｍｇリッチ領域において、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を有しているような構成とすることも可能である。
本発明（請求項１）の積層セラミック電子部品は、上述のように、セラミック焼結体と、セラミック焼結体内部に形成された第１および第２の内部電極と、第１の内部電極と電気的に接続される第１の外部端子電極と、第２の内部電極と電気的に接続された第２の外部端子電極とを備える積層セラミック電子部品において、セラミック焼結体の、第１の内部電極および第２の内部電極の側部とセラミック焼結体の第１、第２の側面との間、および、有効層部の側部とセラミック焼結体の第１、第２の側面との間に存在する側面側ギャップ部における、第１、第２の内部電極と隣接する領域からセラミック焼結体の側面に至るまでの領域を、有効層部に比べてＭｇ濃度が高いＭｇリッチ領域としているので、内部電極と側面側ギャップ部との境界部に、内部電極を構成する金属であるＮｉと、セラミック由来の金属元素であるＭｇとの酸化化合物が生成し、内部電極と側面側ギャップ部との境界部の隙間がこの酸化化合物により充填されるとともに、内部電極と側面側ギャップ部がこの酸化化合物により結合されるため、耐湿性が向上する。なお、酸化化合物が生成することによる体積膨張により、内部電極と側面側ギャップ部との境界部の隙間の充填効果が増大するため、この点でも耐湿性の大幅な向上が期待される。
本発明において、Ｍｇリッチ領域に関し「有効層部に比べてＭｇ濃度が高い」とは、有効層部がＭｇを含有している場合には、Ｍｇリッチ領域が有効層部のＭｇ含有率よりも高い割合でＭｇを含有していることを意味する概念であり、また、有効層部がＭｇを含んでいない場合には、内部電極を構成する金属であるＮｉとＭｇとの酸化化合物の生成に有意性のある程度のＭｇを含んでいることを意味する概念である。
なお、耐還元性セラミック材料として、ＢａＴｉＯ3などにＭｇＯを添加したものを用いる場合には、Ｍｇリッチ領域がこの有効層部のＭｇＯに由来するＭｇよりもしかるべく高い含有率でＭｇを含んでいることが要件となる。
なお、耐還元性セラミック材料として、ＢａＴｉＯ3などにＭｇＯを添加したものを用いる場合には、Ｍｇリッチ領域がこの有効層部のＭｇＯに由来するＭｇよりもしかるべく高い含有率でＭｇを含んでいることが要件となる。
また、本発明の積層セラミック電子部品においては、側面側ギャップ部のうち、第１、第２の内部電極それぞれと同じ高さに位置する領域すなわち、内部電極の側辺部をＭｇリッチ領域とすることにより、内部電極の周辺部と側面側ギャップ部との境界部に、内部電極を構成する金属であるＮｉと、セラミック由来の金属元素であるＭｇとの酸化化合物を生成させて、耐湿性の向上を図ることが可能になる。
また、前記側面側ギャップ部全体をＭｇリッチ領域とした場合、内部電極と側面側ギャップ部との隙間に起因する耐湿性の劣化を防止して、より確実に耐湿性に優れた積層セラミック電子部品を得ることが可能になる。
また、有効層部の端部とセラミック焼結体の第１または第２の端面との間に存在する端面側ギャップ部のうち、少なくとも第１、第２の内部電極と隣接する領域をＭｇリッチ領域とすることにより、端面からの水分の浸入をも抑制、防止して、さらに耐湿性を向上させることができる。
なお、端面には外部端子電極が形成されるため、外部端子電極により水分の浸入抑制効果が得られるため、端面側には特にＭｇリッチ領域を設けなくてもよい場合が少なくないが、この端面側にもＭｇリッチ領域を設けることにより、さらに耐湿信頼性を高めることができる。
なお、端面には外部端子電極が形成されるため、外部端子電極により水分の浸入抑制効果が得られるため、端面側には特にＭｇリッチ領域を設けなくてもよい場合が少なくないが、この端面側にもＭｇリッチ領域を設けることにより、さらに耐湿信頼性を高めることができる。
また、本発明においては、第１、第２の内部電極のうちの、最外層に配設された内部電極より外側のセラミック層の、側面側ギャップ部の垂直投影領域および端面側ギャップ部の垂直投影領域の少なくとも一方が有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とすることも可能であり、その場合には、より確実に耐湿性に優れた積層セラミック電子部品を得ることができる。
また、有効層部を構成するセラミック材料の主成分１００ｍｏｌ％に対するＭｇの添加割合に比べて、Ｍｇリッチ領域を構成するセラミック材料の主成分１００ｍｏｌ％に対するＭｇの添加割合を０．５〜１．０ｍｏｌ％多くすることにより、確実に耐湿信頼性を高めることが可能になり、本発明をより実効あらしめることができる。
また、本発明においては、Ｍｇリッチ領域において、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を持つ構成とした場合にも、耐湿性に優れた積層セラミック電子部品を得ることができる。
なお、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を持つ構成とする方法としては、焼成前の生チップをＭｇを含むバインダーに浸漬し、Ｍｇを含浸させた後、生チップを焼成する方法などが例示される。
なお、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を持つ構成とする方法としては、焼成前の生チップをＭｇを含むバインダーに浸漬し、Ｍｇを含浸させた後、生チップを焼成する方法などが例示される。
以下に本発明の実施の形態を示して、本発明の特徴とするところをさらに詳しく説明する。
[実施形態１]
図１は本発明の一実施形態にかかる積層セラミック電子部品（この実施形態では積層セラミックコンデンサ）の構成を示す斜視図、図２は図１のＡ−Ａ線断面図、図３は図１のＢ−Ｂ線断面図、図４は本発明の実施形態１にかかる積層セラミックコンデンサの構成を説明するための図である。
図１は本発明の一実施形態にかかる積層セラミック電子部品（この実施形態では積層セラミックコンデンサ）の構成を示す斜視図、図２は図１のＡ−Ａ線断面図、図３は図１のＢ−Ｂ線断面図、図４は本発明の実施形態１にかかる積層セラミックコンデンサの構成を説明するための図である。
この実施形態１の積層セラミックコンデンサは、図１〜４に示すように、複数のセラミック層３が積層されたセラミック焼結体１０と、その内部に、交互に逆側に引き出されるように配設された第１および第２の内部電極１，２と、セラミック焼結体１０の互いに対向する第１の端面１１と第２の端面１２に、第１および第２の内部電極１，２の引出部と導通するように配設された第１および第２の外部端子電極３１，３２とを備えている。
さらに詳しく説明すると、セラミック焼結体１０は、互いに対向する第１の側面２１および第２の側面２２（図１，図３）と、互いに対向する第１の端面１１および第２の端面１２（図１，図２）とを有しており、内部には、図２，図３に示すように、第１の端面１１に引き出された、Ｎｉを含む第１の内部電極１と、所定のセラミック層（容量形成に寄与する誘電体層である）３を介して第１の内部電極１と対向するようにしてセラミック焼結体１０の内部に配設され、第２の端面１２に引き出された、Ｎｉを含む第２の内部電極２が配設されている。
また、セラミック焼結体１０の第１の端面１１には、図１、図２に示すように、第１の内部電極１と電気的に接続される第１の外部端子電極３１が配設されており、セラミック焼結体１０の第２の端面１２には、第２の内部電極２と電気的に接続され、第１の外部端子電極３１とは異なる電位に接続される第２の外部端子電極３２が配設されている。
また、この積層セラミックコンデンサにおいて、セラミック焼結体１０は、図３，図４に示すように、セラミック層３のうち、第１の内部電極１および第２の内部電極２に挟まれ、容量形成に寄与する有効層部３ａと、第１の内部電極１および第２の内部電極２の側部とセラミック焼結体１０の第１、第２の側面２１，２２との間、および、有効層部３ａの側部とセラミック焼結体１０の第１、第２の側面２１，２２との間に存在する側面側ギャップ部ＧSと、第１の内部電極１および第２の内部電極２の端部とセラミック焼結体１０の第１、第２の端面１１，１２との間、および、有効層部３ａの端部とセラミック焼結体１０の第１または第２の端面１１，１２との間に存在する端面側ギャップ部ＧEを含んでいる。
さらに、セラミック焼結体１０は、図３に示すように、最上層の内部電極１（２）および最下層の内部電極１（２）よりも外側に、容量の形成に寄与しないセラミック層である外層３ｂを備えている。
そして、上記側面側ギャップ部ＧSおよび端面側ギャップ部ＧEのうち、第１、第２の内部電極１，２と隣接する領域ＧS1（図３，図４），ＧE1（図４）が、有効層部３ａに比べてＭｇ濃度が高いＭｇリッチ領域ＭRとされており、Ｍｇはギャップ部全体にわたってほぼ均一に分布している。
なお、この実施形態１では、ギャップ部全体にわたってＭｇをほぼ均一に分布させるようにしているが、必ずしもＭｇはギャップ部全体にわたって均一に分布している必要はなく、ギャップ部の内部電極近傍部分にＭｇが存在していればよい。また、Ｍｇはこの実施形態１の場合のように、セラミック焼結体の側面にまで至るようにギャップ部全体に分布していてもよく、また、ギャップ部の内部電極近傍部分に偏析するように分布していてもよい。
なお、この実施形態１では、ギャップ部全体にわたってＭｇをほぼ均一に分布させるようにしているが、必ずしもＭｇはギャップ部全体にわたって均一に分布している必要はなく、ギャップ部の内部電極近傍部分にＭｇが存在していればよい。また、Ｍｇはこの実施形態１の場合のように、セラミック焼結体の側面にまで至るようにギャップ部全体に分布していてもよく、また、ギャップ部の内部電極近傍部分に偏析するように分布していてもよい。
なお、この実施形態１では、有効層部３ａを構成するセラミック材料として、Ｍｇを含まない材料が用いられており、Ｍｇリッチ領域ＭRを構成する材料としては、有効層部３ａを構成するセラミック材料としては、主成分１００ｍｏｌ％に対して、Ｍｇを０．５〜１．０ｍｏｌ％の範囲で添加したセラミック材料が用いられている。
この実施形態１の積層セラミックコンデンサにおいては、上述のように、側面側ギャップ部ＧSおよび端面側ギャップ部ＧEのうち、第１、第２の内部電極１，２と隣接する領域ＧS1およびＧE1を、有効層部３ａよりもＭｇ濃度が高いＭｇリッチ領域ＭRとしているので、第１、第２の内部電極１，２と、それに隣接するセラミックからなる領域ＧS1およびＧE1との境界部に、内部電極１，２を構成する金属であるＮｉと、セラミック由来の金属元素であるＭｇとの酸化化合物が生成し、内部電極１，２と領域ＧS1およびＧE1との境界部の隙間Ｃ（図５参照）がこの酸化化合物により充填されるとともに、内部電極１，２と領域ＧS1およびＧE1がこの酸化化合物により結合されるため、高い耐湿性を備え、小型化した場合にも耐湿性に対する信頼性の高い積層セラミックコンデンサを得ることができる。
次に、この積層セラミックコンデンサの製造方法について説明する。
(１)まず、誘電体セラミックを主たる成分とするセラミックグリーンシート、Ｎｉ粉末を導電材料として含有する内部電極用導電性ペースト、外部端子電極用導電性ペーストを準備する。
セラミックグリーンシートや各種導電性ペーストには、バインダーおよび溶剤が含まれるが、公知の有機バインダーや有機溶剤を用いることができる。
(２)それから、図６(ａ)に示すように、セラミックグリーンシート４１上に、例えばスクリーン印刷などにより島状に導電性ペースト４２を印刷し、内部電極パターン４２ｐを形成する。
(３)それから、図６(ｂ)に示すように、セラミックグリーンシート４１上の内部電極パターン４２ｐが形成されていない部分に、側面側ギャップ部ＧSおよび端面側ギャップ部ＧE用のセラミックペースト４３を印刷する。
このセラミックペーストを構成するセラミック材料として、下地となるセラミックグリーンシート４１を構成するセラミック材料に比べてＭｇの含有率の高いセラミック材料を用いたものを使用している。
なお、ギャップ部においてＭｇを偏って分布させる場合には、例えば、Ｍｇの含有率の異なる複数種類のセラミックペーストを準備し、隣接して順に印刷する方法などを用いることが可能である。
(４)次に、図６(ｂ)に示すセラミックグリーンシート４１を長さ方向に交互に所定の距離だけずらしながら積層し、マザーブロックを作製する。なお、最外層には内部電極パターンが形成されていない外層用グリーンシートを積層する。
なお、マザーブロックは、必要に応じて、静水圧プレスなどの手段により積層方向に圧着する。
(５)次に、マザーブロックを所定のカットラインＬに沿って、所定のサイズにカットして生チップを切り出す（図６(ｃ)参照）。なお、図６(ｃ)では、便宜上、セラミックグリーンシート１枚を取り出して、カットラインＬを示している。なお、必要に応じて、生チップをバレル研磨などの方法で研磨して、生チップの稜線部および角部に丸みをつけてもよい。
(６)次に、生チップ（生のセラミック積層体）を焼成する。焼成温度は、９００〜１３００℃であることが好ましい。焼成雰囲気は、大気、Ｎ2などの雰囲気を適宜使い分ける。
(７)次に、焼成されたセラミック積層体の両端面に導電性ペーストを塗布し、焼き付けて外部端子電極を形成する。焼き付け温度は、７００〜９００℃であることが好ましい。焼き付け雰囲気は、大気、Ｎ2などの雰囲気を適宜使い分ける。
(１)まず、誘電体セラミックを主たる成分とするセラミックグリーンシート、Ｎｉ粉末を導電材料として含有する内部電極用導電性ペースト、外部端子電極用導電性ペーストを準備する。
セラミックグリーンシートや各種導電性ペーストには、バインダーおよび溶剤が含まれるが、公知の有機バインダーや有機溶剤を用いることができる。
(２)それから、図６(ａ)に示すように、セラミックグリーンシート４１上に、例えばスクリーン印刷などにより島状に導電性ペースト４２を印刷し、内部電極パターン４２ｐを形成する。
(３)それから、図６(ｂ)に示すように、セラミックグリーンシート４１上の内部電極パターン４２ｐが形成されていない部分に、側面側ギャップ部ＧSおよび端面側ギャップ部ＧE用のセラミックペースト４３を印刷する。
このセラミックペーストを構成するセラミック材料として、下地となるセラミックグリーンシート４１を構成するセラミック材料に比べてＭｇの含有率の高いセラミック材料を用いたものを使用している。
なお、ギャップ部においてＭｇを偏って分布させる場合には、例えば、Ｍｇの含有率の異なる複数種類のセラミックペーストを準備し、隣接して順に印刷する方法などを用いることが可能である。
(４)次に、図６(ｂ)に示すセラミックグリーンシート４１を長さ方向に交互に所定の距離だけずらしながら積層し、マザーブロックを作製する。なお、最外層には内部電極パターンが形成されていない外層用グリーンシートを積層する。
なお、マザーブロックは、必要に応じて、静水圧プレスなどの手段により積層方向に圧着する。
(５)次に、マザーブロックを所定のカットラインＬに沿って、所定のサイズにカットして生チップを切り出す（図６(ｃ)参照）。なお、図６(ｃ)では、便宜上、セラミックグリーンシート１枚を取り出して、カットラインＬを示している。なお、必要に応じて、生チップをバレル研磨などの方法で研磨して、生チップの稜線部および角部に丸みをつけてもよい。
(６)次に、生チップ（生のセラミック積層体）を焼成する。焼成温度は、９００〜１３００℃であることが好ましい。焼成雰囲気は、大気、Ｎ2などの雰囲気を適宜使い分ける。
(７)次に、焼成されたセラミック積層体の両端面に導電性ペーストを塗布し、焼き付けて外部端子電極を形成する。焼き付け温度は、７００〜９００℃であることが好ましい。焼き付け雰囲気は、大気、Ｎ2などの雰囲気を適宜使い分ける。
なお、必要に応じて、外部端子電極表面に、電気的接続信頼性の向上や、はんだ付き性の向上などの目的でめっき膜を形成する。
これにより、図１〜４に示すような構成を有する積層セラミックコンデンサが得られる。
これにより、図１〜４に示すような構成を有する積層セラミックコンデンサが得られる。
この実施形態１の積層セラミックコンデンサの場合、側面側ギャップ部ＧSおよび端面側ギャップ部ＧE用のセラミックペーストとして、セラミックグリーンシート１を構成する材料よりも、Ｍｇ含有率が高い材料を用いているので、図３および図４に示すように、側面側ギャップ部ＧS、端面側ギャップ部ＧEのうち第１および第２の内部電極１，２と同じ高さ位置にある領域に含まれるＭｇの濃度が、その他のセラミック部分（有効層部３ａなど）に含まれるＭｇの濃度よりも高く、内部電極１，２を構成するＮｉと、このＭｇの酸化化合物により、内部電極１，２と領域ＧS1およびＧE1との境界部の隙間Ｃ（図５参照）が充填されるとともに、内部電極１，２と領域ＧS1およびＧE1がこの酸化化合物により結合されるため、高い耐湿性を備えた積層セラミックコンデンサが得られる。
なお、セラミック層どうしで、構成成分の多少の拡散が起こり得るため、側面側ギャップ部ＧS、端面側ギャップ部ＧEのうちのＭｇリッチ領域ＭRである領域ＧS1どうし、ＧE1どうしで挟まれた部分も、いくらかＭｇ濃度が高くなり得る。
また、セラミック中のＭｇはＭｇＯなどの形態で存在し得るが、その他のＭｇ酸化物などの化合物の状態でも存在し得る。ただし、ガラス成分としてのＭｇは好ましくない。これは、側面側ギャップ部ＧS、端面側ギャップ部ＧEにおけるガラス量が増えると、側面側ギャップ部ＧS、端面側ギャップ部ＧEの焼結温度が低下し、もともとチップの外表面近傍に位置する側面側ギャップ部ＧS、端面側ギャップ部ＧEには熱が伝わりやすいため側面側ギャップ部ＧS、端面側ギャップ部ＧEが過焼結となり、コンデンサ本体の構造欠陥や強度低下を招くおそれがあることによる。
なお、Ｍｇリッチ領域ＭRのＭｇ含有率は、上述のように、具体的にはセラミック材料の主成分１００ｍｏｌ％に対するＭｇの添加割合として、有効層部３ａに比べて０．５〜１．０ｍｏｌ％多くすることが好ましい。
本発明の構成に関し、コンデンサ本体を構成するセラミック全体に含まれるＭｇ濃度を万遍なく高くすることも考えられるが、有効層部の組成を変更すると、所望のコンデンサ特性（誘電率、温度特性など）が得られなくなるおそれがあることから、本発明のように、側面側ギャップ部ＧS、端面側ギャップ部ＧEにより多くのＭｇを含有させることが望ましい。
なお、本発明の積層セラミック電子部品において、セラミック層としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などを主成分とする誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。
また、本発明の積層セラミック電子部品において、セラミック層の厚みは１〜１０μｍとすることが好ましい。
また、本発明では、内部電極がＮｉを含むことを要件とする。具体的には、金属としてのＮｉ、ＮｉＯなどのＮｉ化合物、またはＮｉ合金などを含むことを要件とする。内部電極の厚みは１〜１０μｍであることが好ましい。
また、本発明では、外部端子電極を、下地電極とその上に形成されるめっき層を備えた複数層構造とすることが好ましい。外部端子電極は、通常、端面から主面および側面に回り込むようにして形成されるが、少なくとも端面に形成されていればよい。
外部端子電極を構成する下地電極としては、Ｃｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｄなどの金属を用いることができる。下地電極にはガラスが含まれることが好ましい。
外部端子電極のめっき層としては、積層セラミック電子部品がはんだ実装されるものの場合には、Ｎｉめっき層、Ｓｎめっき層の２層構造を採用することが好ましい。導電性接着剤やワイヤボンディングにより実装される積層セラミック電子部品の場合には、Ｎｉめっき層、Ａｕめっき層の２層構造を採用することが好ましい。また、コンデンサが樹脂基板に埋め込まれるものである場合には、最外層をＣｕめっき層で構成することが好ましい。めっき層は必ずしも２層である必要はなく、１層であっても３層以上であってもよい。また、めっき層一層あたりの厚みは、１〜１０μｍであることが好ましい。また、下地電極とめっき層との間に、応力緩和用の樹脂層が形成されていてもよい。
なお、本発明は内部電極に含まれるＮｉとセラミックに含まれるＭｇとの反応に着目した発明であり、本発明特有の構成とすることが可能で、かつ、作用効果が期待できるものであれば、積層セラミックコンデンサに限らず、積層サーミスタ、積層インダクタなどにも適用することが可能である。
［実施形態２］
図７は本発明の他の実施形態（実施形態２）にかかる積層セラミック電子部品（この実施形態では積層セラミックコンデンサ）の要部構成を示す断面図であって、実施形態１の図１のＢ−Ｂ線断面図に相当する図、図８は本発明の実施形態２にかかる積層セラミックコンデンサの構成を説明するための図である。
図７は本発明の他の実施形態（実施形態２）にかかる積層セラミック電子部品（この実施形態では積層セラミックコンデンサ）の要部構成を示す断面図であって、実施形態１の図１のＢ−Ｂ線断面図に相当する図、図８は本発明の実施形態２にかかる積層セラミックコンデンサの構成を説明するための図である。
この実施形態２の積層セラミックコンデンサは、図７および８に示すように、側面側ギャップ部ＧSがＭｇリッチ領域ＭRとされているとともに、内部電極のうちの、最外層の内部電極より外側のセラミック層（外層）３ｂの、側面側ギャップ部ＧSの垂直投影領域１３ｂもＭｇリッチ領域ＭRとされている。
そして、この実施形態２の積層セラミックコンデンサの場合、Ｍｇリッチ領域ＭRにおいては、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を有している。
すなわち、この実施形態２の積層セラミックコンデンサは、内部電極のうちの、最外層の内部電極より外側のセラミック層（外層）３ｂの、側面側ギャップ部ＧSの垂直投影領域１３ｂにもＭｇリッチ領域ＭRが形成されている点、端面側ギャップ部ＧEにはＭｇリッチ領域が形成されていない点、およびＭｇリッチ領域ＭRにおいては、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を有しているにおいて、上記実施形態１の場合とは構成を異にしている。
なお、その他の構成は、上記実施形態１の場合と同様である。
なお、その他の構成は、上記実施形態１の場合と同様である。
この実施形態２の構成の場合にも、側面側ギャップ部ＧSおよび側面側ギャップ部ＧSの垂直投影領域１３ｂがＭｇリッチ領域とされており、内部電極の側部とセラミック層との隙間がＮｉとＭｇの酸化化合物により充填され、かつ、内部電極の側部とセラミック層とが、ＮｉとＭｇの酸化化合物により確実に結合されるため、上記実施形態１の場合と同様に、高い耐湿性を備え、小型化した場合にも耐湿性に対する信頼性の高い積層セラミックコンデンサを得ることができる。
次に、この積層セラミックコンデンサの製造方法について説明する。
この実施形態２の積層セラミックコンデンサを製造するにあたっては、実施形態１の積層セラミックコンデンサの製造方法における工程(３)において、セラミックグリーンシート上の内部電極パターンの周辺領域（内部電極パターンが形成されていない部分）に、下地となるセラミックグリーンシートを構成するセラミック材料と同じセラミック材料を用いたセラミックペーストを塗布する。
この実施形態２の積層セラミックコンデンサを製造するにあたっては、実施形態１の積層セラミックコンデンサの製造方法における工程(３)において、セラミックグリーンシート上の内部電極パターンの周辺領域（内部電極パターンが形成されていない部分）に、下地となるセラミックグリーンシートを構成するセラミック材料と同じセラミック材料を用いたセラミックペーストを塗布する。
それから、実施形態１の場合と同様に、セラミックグリーンシートを長さ方向に交互に所定の距離だけずらしながら積層し、マザーブロックを作製する。なお、最外層には内部電極パターンが形成されていない外層用グリーンシートを積層する。
それから、マザーブロックを、必要に応じて、静水圧プレスなどの手段により積層方向に圧着する。
それから、マザーブロックを、必要に応じて、静水圧プレスなどの手段により積層方向に圧着する。
その後、実施形態１の場合と同様にして、マザーブロックを所定のカットラインに沿って、所定のサイズにカットして生チップを切り出す。なお、必要に応じて、生チップをバレル研磨などの方法で研磨して、生チップの稜線部および角部に丸みをつけてもよい。
そして、得られた生チップの両側面を、ＭｇＯを１ｍｏｌ／Ｌの割合で含む有機バインダー溶液に浸漬して、生チップにＭｇ分を含浸させた後、乾燥させる。
そして、得られた生チップの両側面を、ＭｇＯを１ｍｏｌ／Ｌの割合で含む有機バインダー溶液に浸漬して、生チップにＭｇ分を含浸させた後、乾燥させる。
その後、実施形態１の場合と同様の方法で、焼成、外部端子電極の形成を行うことにより、図７および８に要部を示すような、セラミック焼結体１０のＭｇリッチ領域ＭRにおいては、Ｍｇ濃度がセラミック焼結体１０の外側から内側に向かって低下するような濃度勾配を有する積層セラミックコンデンサが得られる。
なお、この実施形態２では、生チップの一対の側面を、ＭｇＯを含む有機バインダー溶液に浸漬するようにしているが、場合によっては生チップ全体をＭｇＯを含む有機バインダー溶液に浸漬するように構成することも可能である。
［実施形態３］
図９は本発明の他の実施形態（実施形態３）にかかる積層セラミック電子部品（この実施形態では積層セラミックコンデンサ）の要部構成を示す断面図であって、実施形態１の図１のＢ−Ｂ線断面図に相当する図、図１０は本発明の実施形態３にかかる積層セラミックコンデンサの構成を説明するための図である。
図９は本発明の他の実施形態（実施形態３）にかかる積層セラミック電子部品（この実施形態では積層セラミックコンデンサ）の要部構成を示す断面図であって、実施形態１の図１のＢ−Ｂ線断面図に相当する図、図１０は本発明の実施形態３にかかる積層セラミックコンデンサの構成を説明するための図である。
この実施形態３の積層セラミックコンデンサは、図９および１０に示すように、側面側ギャップ部ＧSにＭｇリッチ領域ＭRが形成されているとともに、内部電極のうちの、最外層の内部電極より外側のセラミック層（外層）３ｂの、側面側ギャップ部ＧSの垂直投影領域１３ｂにもＭｇリッチ領域ＭRが形成されている。
一方、図１０に示すように端面側ギャップ部ＧEにはＭｇリッチ領域が形成されていない。
一方、図１０に示すように端面側ギャップ部ＧEにはＭｇリッチ領域が形成されていない。
すなわち、この実施形態３の積層セラミックコンデンサは、内部電極のうちの、最外層の内部電極より外側のセラミック層（外層）３ｂの、側面側ギャップ部ＧSの垂直投影領域１３ｂにもＭｇリッチ領域ＭRが形成されている点、および、端面側ギャップ部ＧEにはＭｇリッチ領域が形成されていない点において、上記実施形態１の場合とは構成を異にしている。
その他の構成は、上記実施形態１の場合と同様である。なお、この実施形態３でも、ギャップ部全体にわたってＭｇをほぼ均一に分布させているが、Ｍｇはギャップ部全体にわたって均一に分布している必要はなく、ギャップ部の内部電極近傍部分においてＭｇが存在していればよい。また、Ｍｇは実施形態３の場合のように、セラミック焼結体の側面にまで至るようにギャップ部全体に分布していてもよく、また、ギャップ部の内部電極近傍部分に偏析するような態様で存在していてもよい。
この実施形態３の構成の場合にも、高い耐湿性を備え、小型化した場合にも耐湿性に対する信頼性の高い積層セラミックコンデンサを得ることができる。
この実施形態３の構成の場合にも、高い耐湿性を備え、小型化した場合にも耐湿性に対する信頼性の高い積層セラミックコンデンサを得ることができる。
次に、この積層セラミックコンデンサの製造方法について説明する。
図１１(ａ)に示すように、セラミックグリーンシート４１上に、例えばスクリーン印刷などにより帯状に導電性ペースト４２を印刷し、内部電極パターン４２ｐを形成する。
図１１(ａ)に示すように、セラミックグリーンシート４１上に、例えばスクリーン印刷などにより帯状に導電性ペースト４２を印刷し、内部電極パターン４２ｐを形成する。
次に、図１１(ａ)に示すセラミックグリーンシート４１を幅方向に交互に所定の距離だけずらしながら積層し、マザーブロックを作製する。なお、最外層には内部電極パターンが形成されていない外層用グリーンシートを積層する。
なお、マザーブロックは、必要に応じて、静水圧プレスなどの手段により積層方向に圧着する。
なお、マザーブロックは、必要に応じて、静水圧プレスなどの手段により積層方向に圧着する。
それから、マザーブロックを所定のカットラインＬに沿って、所定のサイズにカットして生チップを切り出す（図１１(ｂ)参照）。なお、図１１(ｂ)では、便宜上、セラミックグリーンシート１枚を取り出して、カットラインＬを示している。
なお、この生チップは、一方端面だけでなく、両側面にも内部電極パターンが露出した構造となる点で、実施形態１および２の生チップとはその構成を異にしている。
なお、この生チップは、一方端面だけでなく、両側面にも内部電極パターンが露出した構造となる点で、実施形態１および２の生チップとはその構成を異にしている。
次に、生チップの両側面に、セラミックグリーンシートを構成するセラミックよりも、Ｍｇ含有率の高いセラミックを用いたセラミックペーストを所定の厚みで塗布し、乾燥させる。
なお、ギャップ部においてＭｇを偏って分布させる場合には、例えば、Ｍｇの含有率の異なる複数種類のセラミックペーストを準備し、順に塗布、乾燥を行って重ね塗りする方法などを用いることが可能である。
なお、ギャップ部においてＭｇを偏って分布させる場合には、例えば、Ｍｇの含有率の異なる複数種類のセラミックペーストを準備し、順に塗布、乾燥を行って重ね塗りする方法などを用いることが可能である。
これにより、生チップ両側面に、側面側ギャップ部に相当するＭｇリッチ領域が形成される（図９参照）。
また、この方法の場合、内部電極のうちの、最外層の内部電極より外側のセラミック層の、側面側ギャップ部の垂直投影領域にもＭｇリッチ領域が形成される。
また、この方法の場合、内部電極のうちの、最外層の内部電極より外側のセラミック層の、側面側ギャップ部の垂直投影領域にもＭｇリッチ領域が形成される。
その後、必要に応じて生チップをバレル研磨などの方法で研磨して、生チップの稜線部および角部に丸みをつけてもよい。ただし、セラミックペースト塗布の際に、生チップの側面をセラミックペースト浴に浸漬するディップ工法を用いた場合は、セラミックペーストの塗布形状によっては、生チップの稜線部および角部に丸みがつくため、バレル研磨が不要になる場合がある。
その他の工程については実施形態１と同様である。
その他の工程については実施形態１と同様である。
［実施例１］
まず、耐還元性のチタン酸バリウム系セラミック粉末を主体とするセラミックスラリーを用いて、厚み２．０μｍの矩形のセラミックグリーンシートを成形した。上記耐還元性のチタン酸バリウム系セラミック粉末、すなわち、有効層部用のセラミック材料として、この実施例１では、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有し、ＭｇＯを含有しない材料（ＭｇＯ添加量：０ｍｏｌ％の材料）を用いた。
そして、このセラミックグリーンシート上に、内部電極形成用の導電性ペーストとして、平均粒径０．３μｍのニッケル粉末１００重量部と有機バインダー３．０重量部を配合した導電性ペーストを、短辺の幅が８００μｍになるようにスクリーン印刷し、内部電極パターンを形成した。
まず、耐還元性のチタン酸バリウム系セラミック粉末を主体とするセラミックスラリーを用いて、厚み２．０μｍの矩形のセラミックグリーンシートを成形した。上記耐還元性のチタン酸バリウム系セラミック粉末、すなわち、有効層部用のセラミック材料として、この実施例１では、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有し、ＭｇＯを含有しない材料（ＭｇＯ添加量：０ｍｏｌ％の材料）を用いた。
そして、このセラミックグリーンシート上に、内部電極形成用の導電性ペーストとして、平均粒径０．３μｍのニッケル粉末１００重量部と有機バインダー３．０重量部を配合した導電性ペーストを、短辺の幅が８００μｍになるようにスクリーン印刷し、内部電極パターンを形成した。
それから、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを０．５ｍｏｌ％の割合で配合したセラミック材料（ギャップ部を構成するセラミック材料であって、上記有効層部用のセラミック材料よりもＭｇＯ添加割合が０．５ｍｏｌ％多いセラミック材料）１００重量部と有機バインダー３．０重量部を配合したセラミックペーストを、内部電極パターンとその周囲との段差がなくなるように、内部電極パターンの周囲にスクリーン印刷した。
そして、この導電性ペーストおよびセラミックペーストが印刷されたセラミックグリーンシートを２４０枚積層し、さらにその上下両面側に、上述のように成形され、かつ、内部電極パターンの形成されていないセラミックグリーンシート（外層用のセラミックグリーンシート）を各々７０枚積層し、厚み方向に加圧してカットすることにより、長さ２．０ｍｍ×幅１．０ｍｍ×厚み１．０ｍｍの生チップ（未焼成のセラミック焼結体）を得た。
この生チップを１３００℃の温度で焼成し、長さ１．６ｍｍ×幅０．８ｍｍ×厚み０．８ｍｍのセラミック焼結体を得た。
得られたセラミック焼結体の、内部電極の露出面である両端面に、導電性ペーストを塗布し、焼き付けることにより、外部端子電極を形成し、積層セラミックコンデンサＡ（試料Ａ）を得た。
得られたセラミック焼結体の、内部電極の露出面である両端面に、導電性ペーストを塗布し、焼き付けることにより、外部端子電極を形成し、積層セラミックコンデンサＡ（試料Ａ）を得た。
また、ギャップ部を構成するセラミック材料として、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを０．７５ｍｏｌ％の割合で配合したセラミック材料（上記有効層部用のセラミック材料よりもＭｇＯ添加割合が０．７５ｍｏｌ％多い材料）を用い、その他は上記積層セラミックコンデンサＡの場合と同じ条件で積層セラミックコンデンサＢ（試料Ｂ）を作製した。
また、ギャップ部を構成するセラミック材料として、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを１ｍｏｌ％の割合で配合したセラミック材料（上記有効層部用のセラミック材料よりもＭｇＯ添加割合が１ｍｏｌ％多い材料）を用い、その他は上記積層セラミックコンデンサＡの場合と同じ条件で積層セラミックコンデンサＣ（試料Ｃ）を作製した。
また、ギャップ部を構成するセラミック材料として、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを１．５ｍｏｌ％の割合で配合したセラミック材料（上記有効層部用のセラミック材料よりもＭｇＯ添加割合が１．５ｍｏｌ％多い材料）を用い、その他は上記積層セラミックコンデンサＡの場合と同じ条件で積層セラミックコンデンサＤ（試料Ｄ）を作製した。
また、比較のため、上記セラミックペーストとして、ＭｇＯを添加していない、セラミックグリーンシートと同じセラミック粉末を用いたセラミックペーストを内部電極パターンの周囲にスクリーン印刷したセラミックグリーンシートを用い、同様にして比較例１としての積層セラミックコンデンサＥ（試料Ｅ）を作製した。
そして、この実施例１の積層セラミックコンデンサ（試料）Ａ，Ｂ，Ｃ，Ｄおよび比較例１の積層セラミックコンデンサ（試料）Ｅについて、０．５Ｖの直流電圧を印加する試験を行い、電気抵抗値が１．０×１０Ｅ６Ω以下の積層セラミックコンデンサを不良品、他を良品として選別した。
それから、選別後の良品について耐湿試験を行い、耐湿性を確認した。
試験条件は、温度１２５℃、湿度９５％ＲＨ、直流電圧５Ｖ印加、保持時間１４４時間とし、試験後に常温で直流電圧１０Ｖを印加し、抵抗値１．０×１０Ｅ６Ω以下のものを耐湿不良と判定した。
実施例１の積層セラミックコンデンサ（試料）Ａ、Ｂ、Ｃ、Ｄ、および比較例１の積層セラミックコンデンサ（試料）Ｅ各５００個について調べた耐湿試験前の選別不良率と、選別後の良品各１００個について調べた耐湿試験不良率の測定結果を表１に示す。
試験条件は、温度１２５℃、湿度９５％ＲＨ、直流電圧５Ｖ印加、保持時間１４４時間とし、試験後に常温で直流電圧１０Ｖを印加し、抵抗値１．０×１０Ｅ６Ω以下のものを耐湿不良と判定した。
実施例１の積層セラミックコンデンサ（試料）Ａ、Ｂ、Ｃ、Ｄ、および比較例１の積層セラミックコンデンサ（試料）Ｅ各５００個について調べた耐湿試験前の選別不良率と、選別後の良品各１００個について調べた耐湿試験不良率の測定結果を表１に示す。
表１に示すように、実施例１の積層セラミックコンデンサ（試料）Ａ、Ｂ、Ｃ、Ｄ、および比較例１の積層セラミックコンデンサ（試料）Ｅの耐湿試験前の不良率は同等であるが、耐湿試験不良率については、実施例１の試料Ａ、Ｂ、Ｃ、Ｄの方が比較例１の試料Ｅよりも大幅に低いことが確認された。特に、試料Ｂ，Ｃでは耐湿試験不良率が０％であった。
また、比較例１の試料Ｅでは、耐湿試験後に良品と判定されているものであっても、試験前に比べて試験後の抵抗値が低下しているものが多く認められた。
また、実施例１の試料Ｂ、Ｃにおいては内部電極の端部に隙間が全く検出できず、試料Ａ、Ｄでも積層方向中央部の内部電極の端部に僅かに隙間が認められただけであった。このことから、実施例１の積層セラミックコンデンサにおいては、内部電極の端部と周囲のセラミックとの隙間への水分の浸入が抑制され、耐湿試験における不良の発生が抑制されたものと考えられる。
［実施例２］
まず、耐還元性のチタン酸バリウム系セラミック粉末を主体とするセラミックスラリーを用いて、厚み２．０μｍの矩形のセラミックグリーンシートを成形した。上記耐還元性のチタン酸バリウム系セラミック粉末としては、具体的には、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有し、ＭｇＯを含有しない材料（ＭｇＯ添加量：０ｍｏｌ％）を用いた。
そして、このセラミックグリーンシート上に、内部電極形成用の導電性ペーストとして、平均粒径０．３μｍのニッケル粉末１００重量部と有機バインダー３．０重量部を配合した導電性ペーストを、短辺の幅が８００μｍになるようにスクリーン印刷し、内部電極パターンを形成した。
まず、耐還元性のチタン酸バリウム系セラミック粉末を主体とするセラミックスラリーを用いて、厚み２．０μｍの矩形のセラミックグリーンシートを成形した。上記耐還元性のチタン酸バリウム系セラミック粉末としては、具体的には、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有し、ＭｇＯを含有しない材料（ＭｇＯ添加量：０ｍｏｌ％）を用いた。
そして、このセラミックグリーンシート上に、内部電極形成用の導電性ペーストとして、平均粒径０．３μｍのニッケル粉末１００重量部と有機バインダー３．０重量部を配合した導電性ペーストを、短辺の幅が８００μｍになるようにスクリーン印刷し、内部電極パターンを形成した。
それから、上記セラミックグリーンシートを成形するのに用いたセラミックスラリーに含まれるセラミック粉末と同じセラミック粉末（ＭｇＯは添加していない）１００重量部と有機バインダー３．０重量部を配合したセラミックペーストを、内部電極パターンとその周囲との段差がなくなるように、内部電極パターンの周囲にスクリーン印刷した。
そして、この導電性ペーストおよびセラミックペーストが印刷されたセラミックグリーンシートを２４０枚積層し、さらにその上下両面側に、上述のように成形され、かつ、内部電極パターンの形成されていないセラミックグリーンシート（外層用のセラミックグリーンシート）を各々７０枚積層し、厚み方向に加圧してカットすることにより、長さ２．０ｍｍ×幅１．０ｍｍ×厚み１．０ｍｍの生チップ（未焼成のセラミック焼結体）を得た。
そして、得られた生チップの一方の側面をＭｇＯを１ｍｏｌ／Ｌの割合で含む有機バインダー溶液に浸漬して乾燥した後、他方の側面も浸漬し、両側面にＭｇ分を含浸させた。
この生チップを乾燥させた後、１３００℃の温度で焼成し、長さ１．６ｍｍ×幅０．８ｍｍ×厚み０．８ｍｍのセラミック焼結体を得た。
この生チップを乾燥させた後、１３００℃の温度で焼成し、長さ１．６ｍｍ×幅０．８ｍｍ×厚み０．８ｍｍのセラミック焼結体を得た。
それから、得られたセラミック焼結体の、内部電極の露出面である両端面に、導電性ペーストを塗布し、焼き付けることにより、外部端子電極を形成し、積層セラミックコンデンサＦ（試料Ｆ）を得た。
なお、この積層セラミックコンデンサＦ（試料Ｆ）は、上述の実施形態２で説明した構成を有する積層セラミックコンデンサに相当する積層セラミックコンデンサであり、セラミック焼結体の両側面側がＭｇリッチ領域となっており、かつ、Ｍｇリッチ領域においては、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を有する積層セラミックコンデンサ（図７，図８参照）である。
なお、この積層セラミックコンデンサＦ（試料Ｆ）は、上述の実施形態２で説明した構成を有する積層セラミックコンデンサに相当する積層セラミックコンデンサであり、セラミック焼結体の両側面側がＭｇリッチ領域となっており、かつ、Ｍｇリッチ領域においては、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を有する積層セラミックコンデンサ（図７，図８参照）である。
また、同様にＭｇＯを３．０ｍｏｌ／Ｌの割合で含む有機バインダー溶液を用いて、同様の工程により積層セラミックコンデンサＧ（試料Ｇ）を得た。
また、比較のため、上記実施例１で説明した比較例１の場合と同様の方法で、比較例２としての積層セラミックコンデンサＨ（試料Ｈ）を作製した。なお、この比較例２の試料Ｈは、上記比較例１と同じ方法で製造したが、比較例１とは製造ロットの異なる試料である。
そして、この実施例２の積層セラミックコンデンサＦ，Ｇと比較例２の積層セラミックコンデンサＨについて、上記実施例１の場合と同様の方法で、耐湿試験前の選別、および、選別後の良品についての耐湿試験を行った。
その結果を表２に示す。
その結果を表２に示す。
表２に示すように、この実施例２の積層セラミックコンデンサＦ，Ｇと、比較例２の積層セラミックコンデンサＨについても、表２に示すように、上記実施例１および比較例１とほぼ同じ評価結果が得られた。
すなわち、表２に示すように、実施例２の積層セラミックコンデンサＦ、Ｇ、および比較例２の積層セラミックコンデンサＨの耐湿試験前の不良率は同等であるが、耐湿試験不良率については、実施例２の試料である積層セラミックコンデンサＦ，Ｇの方が比較例２の積層セラミックコンデンサＨよりも大幅に低いことが確認された。特に、試料Ｇでは耐湿試験不良率が０％であった。
すなわち、表２に示すように、実施例２の積層セラミックコンデンサＦ、Ｇ、および比較例２の積層セラミックコンデンサＨの耐湿試験前の不良率は同等であるが、耐湿試験不良率については、実施例２の試料である積層セラミックコンデンサＦ，Ｇの方が比較例２の積層セラミックコンデンサＨよりも大幅に低いことが確認された。特に、試料Ｇでは耐湿試験不良率が０％であった。
また、比較例２の積層セラミックコンデンサＨでは、耐湿試験後に良品と判定されているものであっても、試験前に比べて試験後の抵抗値が低下しているものが多く認められた。
また、実施例２の積層セラミックコンデンサＧからは内部電極の端部に隙間が全く検出できず、積層セラミックコンデンサＦでも積層方向中央部の内部電極の端部に僅かに隙間が認められただけであった。
［実施例３］
まず、耐還元性のチタン酸バリウム系セラミック粉末を主体とするセラミックスラリーを用いて、厚み２．０μｍの矩形のセラミックグリーンシートを成形した。
上記耐還元性のチタン酸バリウム系セラミック粉末、すなわち、有効層部用のセラミック材料として、この実施例３では、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを１ｍｏｌ％の割合で配合した材料を用いた。
そして、このセラミックグリーンシート上に、内部電極形成用の導電性ペーストとして、平均粒径０．３μｍのニッケル粉末１００重量部と有機バインダー３．０重量部を配合した導電性ペーストを、短辺の幅が８００μｍになるようにスクリーン印刷し、内部電極パターンを形成した。
まず、耐還元性のチタン酸バリウム系セラミック粉末を主体とするセラミックスラリーを用いて、厚み２．０μｍの矩形のセラミックグリーンシートを成形した。
上記耐還元性のチタン酸バリウム系セラミック粉末、すなわち、有効層部用のセラミック材料として、この実施例３では、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを１ｍｏｌ％の割合で配合した材料を用いた。
そして、このセラミックグリーンシート上に、内部電極形成用の導電性ペーストとして、平均粒径０．３μｍのニッケル粉末１００重量部と有機バインダー３．０重量部を配合した導電性ペーストを、短辺の幅が８００μｍになるようにスクリーン印刷し、内部電極パターンを形成した。
それから、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを１．５ｍｏｌ％の割合で配合したセラミック材料（ギャップ部を構成するセラミック材料であって、上記有効層部用のセラミック材料よりもＭｇＯ添加割合が０．５ｍｏｌ％多いセラミック材料）１００重量部と有機バインダー３．０重量部を配合したセラミックペーストを、内部電極パターンとその周囲との段差がなくなるように、内部電極パターンの周囲にスクリーン印刷した。
そして、この導電性ペーストおよびセラミックペーストが印刷されたセラミックグリーンシートを２４０枚積層し、さらにその上下両面側に、上述のように成形され、かつ、内部電極パターンの形成されていないセラミックグリーンシート（外層用のセラミックグリーンシート）を各々７０枚積層し、厚み方向に加圧してカットすることにより、長さ２．０ｍｍ×幅１．０ｍｍ×厚み１．０ｍｍの生チップ（未焼成のセラミック焼結体）を得た。
この生チップを１３００℃の温度で焼成し、長さ１．６ｍｍ×幅０．８ｍｍ×厚み０．８ｍｍのセラミック焼結体を得た。
得られたセラミック焼結体の、内部電極の露出面である両端面に、導電性ペーストを塗布し、焼き付けることにより、外部端子電極を形成し、積層セラミックコンデンサＩ（試料Ｉ）を得た。
得られたセラミック焼結体の、内部電極の露出面である両端面に、導電性ペーストを塗布し、焼き付けることにより、外部端子電極を形成し、積層セラミックコンデンサＩ（試料Ｉ）を得た。
また、ギャップ部を構成するセラミック材料として、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを１．７５ｍｏｌ％の割合で配合したセラミック材料（上記有効層部用のセラミック材料よりもＭｇＯ添加割合が０．７５ｍｏｌ％多い材料）を用い、その他は上記積層セラミックコンデンサＩの場合と同じ条件で積層セラミックコンデンサＪ（試料Ｊ）を作製した。
また、ギャップ部を構成するセラミック材料として、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを２ｍｏｌ％の割合で配合したセラミック材料（上記有効層部用のセラミック材料よりもＭｇＯ添加割合が１ｍｏｌ％多い材料）を用い、その他は上記積層セラミックコンデンサＩの場合と同じ条件で積層セラミックコンデンサＫ（試料Ｋ）を作製した。
また、ギャップ部を構成するセラミック材料として、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを２．５ｍｏｌ％の割合で配合したセラミック材料（上記有効層部用のセラミック材料よりもＭｇＯ添加割合が１．５ｍｏｌ％多い材料）を用い、その他は上記積層セラミックコンデンサＩの場合と同じ条件で積層セラミックコンデンサＬ（試料Ｌ）を作製した。
また、比較のため、ギャップ部を構成するセラミック材料として、ＢａＴｉＯ3を９９ｍｏｌ％、Ｙ2Ｏ3を１ｍｏｌ％の割合で含有する主成分１００ｍｏｌ％に対して、添加物としてＭｇＯを１ｍｏｌ％の割合で配合した材料（上記有効層部用のセラミック材料と同じ材料）を用い、その他は上記積層セラミックコンデンサＩの場合と同じ条件で積層セラミックコンデンサＭ（試料Ｍ）を作製した。
そして、この実施例３の積層セラミックコンデンサ（試料）Ｉ，Ｊ，Ｋ，Ｌおよび比較例３の積層セラミックコンデンサ（試料）Ｍについて、０．５Ｖの直流電圧を印加する試験を行い、電気抵抗値が１．０×１０Ｅ６Ω以下の積層セラミックコンデンサを不良品、他を良品として選別した。
それから、選別後の良品について耐湿試験を行い、耐湿性を確認した。
試験条件は、温度１２５℃、湿度９５％ＲＨ、直流電圧５Ｖ印加、保持時間１４４時間とし、試験後に常温で直流電圧１０Ｖを印加し、抵抗値１．０×１０Ｅ６Ω以下のものを耐湿不良と判定した。
実施例３の積層セラミックコンデンサ（試料）Ｉ，Ｊ，Ｋ，Ｌ、および比較例３の積層セラミックコンデンサ（試料）Ｍ各５００個について調べた耐湿試験前の選別不良率と、選別後の良品各１００個について調べた耐湿試験不良率の測定結果を表３に示す。
試験条件は、温度１２５℃、湿度９５％ＲＨ、直流電圧５Ｖ印加、保持時間１４４時間とし、試験後に常温で直流電圧１０Ｖを印加し、抵抗値１．０×１０Ｅ６Ω以下のものを耐湿不良と判定した。
実施例３の積層セラミックコンデンサ（試料）Ｉ，Ｊ，Ｋ，Ｌ、および比較例３の積層セラミックコンデンサ（試料）Ｍ各５００個について調べた耐湿試験前の選別不良率と、選別後の良品各１００個について調べた耐湿試験不良率の測定結果を表３に示す。
表３に示すように、実施例３の積層セラミックコンデンサ（試料）Ｉ，Ｋ，Ｌ、および比較例３の積層セラミックコンデンサ（試料）Ｍの耐湿試験前の不良率は、ほぼ同等であるが、耐湿試験不良率については、実施例３の試料Ｉ，Ｋ，Ｌの方が比較例３の試料Ｍよりも大幅に低いことが確認された。
また、ＭｇＯの添加量が１．７５ｍｏｌ％である、実施例の試料Ｊの場合、耐湿試験前の不良率が０％で、耐湿試験後の不良率も０％であった。
また、ＭｇＯの添加量が１．５ｍｏｌ％である、実施例の試料Ｉの場合、耐湿試験前の不良率は０．２０％であったが、耐湿試験不良率は０％であり、ＭｇＯの添加量が２ｍｏｌ％である、実施例の試料Ｋの場合、耐湿試験前の不良率は０．４０％であったが、耐湿試験後の不良率は０％であった。
また、ＭｇＯの添加量が１．５ｍｏｌ％である、実施例の試料Ｉの場合、耐湿試験前の不良率は０．２０％であったが、耐湿試験不良率は０％であり、ＭｇＯの添加量が２ｍｏｌ％である、実施例の試料Ｋの場合、耐湿試験前の不良率は０．４０％であったが、耐湿試験後の不良率は０％であった。
一方、ＭｇＯの添加量が２．５ｍｏｌ％である、実施例の試料Ｌの場合、耐湿試験前の不良率は０．４０％であったが、耐湿試験不良率は８％と、比較例３の試料Ｍの耐湿試験不良率に比べると大幅に低いが、本発明の要件を満たす他の試料Ｉ，Ｊ，Ｋと比べると耐湿試験不良率が高くなることが確認された。
また、比較例３の試料Ｍでは、耐湿試験後に良品と判定されているものであっても、試験前に比べて試験後の抵抗値が低下しているものが多く認められた。
また、比較例３の試料Ｍでは、耐湿試験後に良品と判定されているものであっても、試験前に比べて試験後の抵抗値が低下しているものが多く認められた。
上記の各実施形態、および、実施例１，２では、有効層部を構成するセラミックにＭｇが含まれていない場合を例にとって説明し、実施例３では有効層部を構成するセラミックにＭｇが含まれている場合を例にとって説明したが、有効層部を構成するセラミックにＭｇが含まれているか否かにかかわらず、Ｍｇリッチ層のＭｇ含有率を本発明所定の範囲で有効層部のＭｇ含有率より高くすることにより、本発明の基本的な効果を得ることができる。
なお、上記実施形態及び実施例では積層セラミックコンデンサを例にとって説明したが、本発明は、積層セラミックコンデンサに限らず、Ｎｉを含む内部電極を備えた、例えば、積層サーミスタや積層インダクタなど、種々の積層セラミック電子部品に広く適用することが可能である。
本発明は、さらにその他の点においても上記実施例に限定されるものではなく、セラミック層と内部電極の積層態様や積層数、有効層部や側面側、端面側ギャップ部を構成するセラミック材料の種類、Ｎｉを含む内部電極材料の組成などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
上述のように、本発明によれば、セラミック焼結体中にセラミック層を介して内部電極が配設された構造を有する積層セラミック電子部品の耐湿信頼性を向上させることが可能で、小型化した場合にも耐湿性に対する信頼性の高い積層セラミック電子部品を提供することができるようになる。
したがって、本発明は、種々の用途に用いられる、積層セラミックコンデンサ、積層サーミスタ、積層インダクタなどの積層セラミックコンデンサなどに好適に利用することができる。
したがって、本発明は、種々の用途に用いられる、積層セラミックコンデンサ、積層サーミスタ、積層インダクタなどの積層セラミックコンデンサなどに好適に利用することができる。
１ 第１の内部電極
２ 第２の内部電極
３ セラミック層
３ａ 有効層部
３ｂ 外層
１０ セラミック焼結体
１１ セラミック焼結体の第１の端面
１２ セラミック焼結体の第２の端面
１３ｂ 垂直投影領域
２１ セラミック焼結体の第１の側面
２２ セラミック焼結体の第２の側面
３１ 第１の外部端子電極
３２ 第２の外部端子電極
４１ セラミックグリーンシート
４２ 導電性ペースト
４２ｐ 内部電極パターン
４３ セラミックペースト
ＧE 端面側ギャップ部
ＧE1 端面側ギャップ部の、第１、第２の内部電極と隣接する領域
ＧS 側面側ギャップ部
ＧS1 側面側ギャップ部の、第１、第２の内部電極と隣接する領域
Ｌ カットライン
ＭR Ｍｇリッチ領域
２ 第２の内部電極
３ セラミック層
３ａ 有効層部
３ｂ 外層
１０ セラミック焼結体
１１ セラミック焼結体の第１の端面
１２ セラミック焼結体の第２の端面
１３ｂ 垂直投影領域
２１ セラミック焼結体の第１の側面
２２ セラミック焼結体の第２の側面
３１ 第１の外部端子電極
３２ 第２の外部端子電極
４１ セラミックグリーンシート
４２ 導電性ペースト
４２ｐ 内部電極パターン
４３ セラミックペースト
ＧE 端面側ギャップ部
ＧE1 端面側ギャップ部の、第１、第２の内部電極と隣接する領域
ＧS 側面側ギャップ部
ＧS1 側面側ギャップ部の、第１、第２の内部電極と隣接する領域
Ｌ カットライン
ＭR Ｍｇリッチ領域
Claims (7)
- 複数のセラミック層が積層されてなり、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面と、を有するセラミック焼結体と、
前記セラミック焼結体内部に形成され、前記第１の端面に引き出された、Ｎｉを含む第１の内部電極と、
特定の前記セラミック層を介して前記第１の内部電極と対向するようにして前記セラミック焼結体内部に形成され、前記第２の端面に引き出された、Ｎｉを含む第２の内部電極と、
前記セラミック焼結体の前記第１の端面に形成され、前記第１の内部電極と電気的に接続される第１の外部端子電極と、
前記セラミック焼結体の前記第２の端面に形成され、前記第２の内部電極と電気的に接続され、前記第１の外部端子電極とは異なる電位に接続される第２の外部端子電極と、
を備える積層セラミック電子部品であって、
前記セラミック焼結体は、
前記セラミック層のうち、前記第１の内部電極および前記第２の内部電極に挟まれ、容量形成に寄与する有効層部と、
前記第１、第２の内部電極の側部と前記セラミック焼結体の第１、第２の側面との間、および、前記有効層部の側部と前記セラミック焼結体の第１、第２の側面との間に存在する側面側ギャップ部と、
を含み、
前記側面側ギャップ部における、前記第１、第２の内部電極と接する領域から前記セラミック焼結体の側面に至る領域が、前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とされていることを特徴とする、積層セラミック電子部品。 - 前記側面側ギャップ部のうち、前記第１、第２の内部電極それぞれと同じ高さに位置する領域が、前記Ｍｇリッチ領域とされていることを特徴とする、請求項１記載の積層セラミック電子部品。
- 前記側面側ギャップ部全体が、前記Ｍｇリッチ領域とされていることを特徴とする、請求項１記載の積層セラミック電子部品。
- 前記セラミック焼結体は、前記第１、第２の内部電極の端部と前記セラミック焼結体の第１、第２の端面との間、および、前記有効層部の端部と前記セラミック焼結体の第１または第２の端面との間に存在する端面側ギャップ部を含み、
前記端面側ギャップ部のうち、少なくとも前記第１、第２の内部電極と隣接する領域が、前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とされていることを特徴とする、請求項１〜３のいずれかに記載の積層セラミック電子部品。 - 前記第１、第２の内部電極のうちの、最外層の内部電極より外側のセラミック層の、前記側面側ギャップ部の垂直投影領域および前記端面側ギャップ部の垂直投影領域の少なくとも一方が前記有効層部に比べてＭｇ濃度が高いＭｇリッチ領域とされていることを特徴とする、請求項１〜４のいずれかに記載の積層セラミック電子部品。
- 前記有効層部を構成するセラミック材料の主成分１００ｍｏｌ％に対するＭｇの添加割合に比べて、前記Ｍｇリッチ領域を構成するセラミック材料の主成分１００ｍｏｌ％に対するＭｇの添加割合を０．５〜１．０ｍｏｌ％多くしたことを特徴とする、請求項１〜５のいずれかに記載の積層セラミック電子部品。
- 前記Ｍｇリッチ領域において、Ｍｇ濃度がセラミック焼結体の外側から内側に向かって低下するような濃度勾配を有していることを特徴とする請求項１〜５のいずれかに記載の積層セラミック電子部品。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008114310A JP4591537B2 (ja) | 2007-06-08 | 2008-04-24 | 積層セラミック電子部品 |
| US12/117,123 US7859823B2 (en) | 2007-06-08 | 2008-05-08 | Multi-layered ceramic electronic component |
| TW097117399A TWI406309B (zh) | 2007-06-08 | 2008-05-12 | 積層陶瓷電子零件 |
| KR1020080050233A KR101035882B1 (ko) | 2007-06-08 | 2008-05-29 | 적층 세라믹 전자 부품 |
| CN2008100998756A CN101320624B (zh) | 2007-06-08 | 2008-05-30 | 叠层陶瓷电子部件 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007153110 | 2007-06-08 | ||
| JP2008114310A JP4591537B2 (ja) | 2007-06-08 | 2008-04-24 | 積層セラミック電子部品 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010024140A Division JP4930609B2 (ja) | 2007-06-08 | 2010-02-05 | 積層セラミック電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009016796A JP2009016796A (ja) | 2009-01-22 |
| JP4591537B2 true JP4591537B2 (ja) | 2010-12-01 |
Family
ID=40180615
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008114310A Active JP4591537B2 (ja) | 2007-06-08 | 2008-04-24 | 積層セラミック電子部品 |
| JP2010024140A Active JP4930609B2 (ja) | 2007-06-08 | 2010-02-05 | 積層セラミック電子部品 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010024140A Active JP4930609B2 (ja) | 2007-06-08 | 2010-02-05 | 積層セラミック電子部品 |
Country Status (4)
| Country | Link |
|---|---|
| JP (2) | JP4591537B2 (ja) |
| KR (1) | KR101035882B1 (ja) |
| CN (1) | CN101320624B (ja) |
| TW (1) | TWI406309B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103566A (ja) * | 2007-06-08 | 2010-05-06 | Murata Mfg Co Ltd | 積層セラミック電子部品 |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5230565B2 (ja) * | 2009-03-27 | 2013-07-10 | 京セラ株式会社 | 配線基板 |
| JP5275918B2 (ja) * | 2009-06-24 | 2013-08-28 | Ｔｄｋ株式会社 | 積層型セラミック電子部品 |
| WO2011071144A1 (ja) | 2009-12-11 | 2011-06-16 | 株式会社村田製作所 | 積層型セラミック電子部品 |
| KR101141457B1 (ko) * | 2010-12-08 | 2012-05-04 | 삼성전기주식회사 | 적층 세라믹 콘덴서 및 그 제조방법 |
| KR101188032B1 (ko) | 2011-03-09 | 2012-10-08 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조방법 |
| KR101141342B1 (ko) | 2011-03-09 | 2012-05-03 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조방법 |
| JP5852321B2 (ja) * | 2011-04-15 | 2016-02-03 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP5838927B2 (ja) | 2011-10-14 | 2016-01-06 | Tdk株式会社 | 積層セラミック電子部品 |
| JP5900449B2 (ja) | 2012-12-28 | 2016-04-06 | 株式会社村田製作所 | セラミック電子部品の製造方法及びセラミック電子部品 |
| JP6024483B2 (ja) * | 2013-01-29 | 2016-11-16 | 株式会社村田製作所 | 積層型セラミック電子部品 |
| JP6439551B2 (ja) * | 2014-05-21 | 2018-12-19 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| JP6627916B2 (ja) * | 2014-05-21 | 2020-01-08 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| JP2016001723A (ja) * | 2014-05-22 | 2016-01-07 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| JP2016136561A (ja) * | 2015-01-23 | 2016-07-28 | Tdk株式会社 | 積層コンデンサ |
| JP6867745B2 (ja) * | 2015-02-13 | 2021-05-12 | Tdk株式会社 | 積層コンデンサ及び積層コンデンサの実装構造 |
| JP2016149484A (ja) * | 2015-02-13 | 2016-08-18 | Tdk株式会社 | 積層コンデンサ |
| JP2016152379A (ja) | 2015-02-19 | 2016-08-22 | 株式会社村田製作所 | 積層コンデンサおよびその製造方法 |
| KR101854519B1 (ko) | 2015-05-29 | 2018-05-03 | 다이요 유덴 가부시키가이샤 | 적층 세라믹 콘덴서 및 그 제조 방법 |
| JP6346910B2 (ja) * | 2015-05-29 | 2018-06-20 | 太陽誘電株式会社 | 積層セラミックコンデンサ及びその製造方法 |
| JP6370744B2 (ja) * | 2015-06-24 | 2018-08-08 | 太陽誘電株式会社 | 積層セラミックコンデンサ及びその製造方法 |
| JP6665438B2 (ja) * | 2015-07-17 | 2020-03-13 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| KR101701049B1 (ko) * | 2015-08-07 | 2017-01-31 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 제조방법 |
| JP6110927B2 (ja) * | 2015-12-04 | 2017-04-05 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP6487364B2 (ja) * | 2016-03-30 | 2019-03-20 | 太陽誘電株式会社 | 積層セラミック電子部品の製造方法 |
| JP2018037492A (ja) | 2016-08-30 | 2018-03-08 | 太陽誘電株式会社 | 積層セラミックコンデンサ及びその製造方法 |
| JP6996854B2 (ja) | 2017-03-08 | 2022-01-17 | 太陽誘電株式会社 | 積層セラミックコンデンサ及びその製造方法 |
| TWI814730B (zh) * | 2017-07-19 | 2023-09-11 | 日商太陽誘電股份有限公司 | 積層陶瓷電容器及其製造方法 |
| JP2019021816A (ja) * | 2017-07-19 | 2019-02-07 | 太陽誘電株式会社 | 積層セラミックコンデンサおよびその製造方法 |
| JP7058987B2 (ja) * | 2017-11-27 | 2022-04-25 | 太陽誘電株式会社 | 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 |
| US10903006B2 (en) | 2017-12-07 | 2021-01-26 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor |
| JP7424740B2 (ja) | 2018-05-18 | 2024-01-30 | 太陽誘電株式会社 | 積層セラミックコンデンサおよびその製造方法 |
| JP7266969B2 (ja) * | 2018-05-21 | 2023-05-01 | 太陽誘電株式会社 | 積層セラミック電子部品の製造方法 |
| JP6595670B2 (ja) * | 2018-07-10 | 2019-10-23 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP6596547B2 (ja) * | 2018-07-10 | 2019-10-23 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| KR102141217B1 (ko) | 2018-07-26 | 2020-08-04 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR102381271B1 (ko) | 2018-07-26 | 2022-03-30 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR102500112B1 (ko) | 2018-10-02 | 2023-02-15 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR102121580B1 (ko) | 2018-10-02 | 2020-06-10 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| JP7209072B2 (ja) * | 2019-06-17 | 2023-01-19 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP6980873B2 (ja) * | 2019-06-17 | 2021-12-15 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP6766225B2 (ja) * | 2019-06-17 | 2020-10-07 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| KR102603410B1 (ko) * | 2019-06-28 | 2023-11-17 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품 및 적층형 전자부품의 제조 방법 |
| KR20190116131A (ko) * | 2019-07-10 | 2019-10-14 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| JP6816225B2 (ja) * | 2019-07-29 | 2021-01-20 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| KR20190116149A (ko) * | 2019-08-16 | 2019-10-14 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| JP7237806B2 (ja) * | 2019-12-02 | 2023-03-13 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| JP7314983B2 (ja) * | 2019-12-02 | 2023-07-26 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| KR102575598B1 (ko) * | 2019-12-27 | 2023-09-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 콘덴서 |
| KR102575247B1 (ko) * | 2019-12-27 | 2023-09-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 콘덴서 |
| JP2021108360A (ja) * | 2019-12-27 | 2021-07-29 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| US11450484B2 (en) * | 2019-12-27 | 2022-09-20 | Murata Manufacturing Co., Ltd. | Multilayer ceramic capacitor |
| KR102414829B1 (ko) | 2020-07-29 | 2022-06-30 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340450A (ja) * | 1999-05-26 | 2000-12-08 | Kyocera Corp | 積層セラミックコンデンサおよびその製造方法 |
| JP2002289456A (ja) * | 2001-03-27 | 2002-10-04 | Kyocera Corp | セラミック積層体およびその製法 |
| JP2005101301A (ja) * | 2003-09-25 | 2005-04-14 | Kyocera Corp | 積層型電子部品およびその製法 |
| JP2006210590A (ja) * | 2005-01-27 | 2006-08-10 | Kyocera Corp | 積層セラミックコンデンサおよびその製法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243254B1 (en) * | 1998-08-11 | 2001-06-05 | Murata Manufacturing Co., Ltd. | Dielectric ceramic composition and laminated ceramic capacitor using the same |
| JP4146858B2 (ja) * | 2005-08-26 | 2008-09-10 | Ｔｄｋ株式会社 | 積層コンデンサ |
| JP4591537B2 (ja) * | 2007-06-08 | 2010-12-01 | 株式会社村田製作所 | 積層セラミック電子部品 |
-
2008
- 2008-04-24 JP JP2008114310A patent/JP4591537B2/ja active Active
- 2008-05-12 TW TW097117399A patent/TWI406309B/zh active
- 2008-05-29 KR KR1020080050233A patent/KR101035882B1/ko active IP Right Grant
- 2008-05-30 CN CN2008100998756A patent/CN101320624B/zh active Active
-
2010
- 2010-02-05 JP JP2010024140A patent/JP4930609B2/ja active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340450A (ja) * | 1999-05-26 | 2000-12-08 | Kyocera Corp | 積層セラミックコンデンサおよびその製造方法 |
| JP2002289456A (ja) * | 2001-03-27 | 2002-10-04 | Kyocera Corp | セラミック積層体およびその製法 |
| JP2005101301A (ja) * | 2003-09-25 | 2005-04-14 | Kyocera Corp | 積層型電子部品およびその製法 |
| JP2006210590A (ja) * | 2005-01-27 | 2006-08-10 | Kyocera Corp | 積層セラミックコンデンサおよびその製法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103566A (ja) * | 2007-06-08 | 2010-05-06 | Murata Mfg Co Ltd | 積層セラミック電子部品 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101320624A (zh) | 2008-12-10 |
| JP2010103566A (ja) | 2010-05-06 |
| TW200908043A (en) | 2009-02-16 |
| CN101320624B (zh) | 2011-07-20 |
| KR20080108012A (ko) | 2008-12-11 |
| JP4930609B2 (ja) | 2012-05-16 |
| TWI406309B (zh) | 2013-08-21 |
| JP2009016796A (ja) | 2009-01-22 |
| KR101035882B1 (ko) | 2011-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4591537B2 (ja) | 積層セラミック電子部品 | |
| US7859823B2 (en) | Multi-layered ceramic electronic component | |
| US10347421B2 (en) | Multilayer ceramic electronic component and method of manufacturing the same | |
| JP6371365B2 (ja) | 積層セラミックコンデンサ | |
| KR101751079B1 (ko) | 적층 세라믹 전자부품 및 이의 제조방법 | |
| JP5825322B2 (ja) | 積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板 | |
| JP2012253338A (ja) | 積層セラミック電子部品 | |
| KR101532114B1 (ko) | 적층 세라믹 전자부품 | |
| CN104282438A (zh) | 陶瓷电子部件及其制造方法 | |
| US11062848B2 (en) | Multilayer ceramic electronic component | |
| JP2013048231A (ja) | 積層セラミック電子部品及びその製造方法 | |
| JP7111286B2 (ja) | 積層型キャパシタ | |
| JP7363654B2 (ja) | 積層セラミック電子部品 | |
| JP5925628B2 (ja) | 積層セラミック電子部品及びその製造方法 | |
| US11062847B2 (en) | Capacitor component and method for manufacturing the same | |
| JP5773726B2 (ja) | 積層セラミックコンデンサ | |
| JP2013012688A (ja) | 積層セラミックコンデンサ | |
| JP2020061468A (ja) | 積層セラミック電子部品およびその実装構造 | |
| JP2014078674A (ja) | 積層セラミック電子部品及びその製造方法 | |
| JP2012009556A (ja) | セラミック電子部品及びその製造方法 | |
| JP2023099276A (ja) | 積層型電子部品 | |
| JP2015060940A (ja) | セラミック電子部品 | |
| KR101477334B1 (ko) | 적층 세라믹 전자부품 및 이의 제조방법 | |
| JP3716746B2 (ja) | 積層セラミック電子部品及びその製造方法 | |
| JP4387150B2 (ja) | 積層セラミック電子部品およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090604 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091208 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100817 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100830 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4591537 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |