JP6371365B2 - Multilayer ceramic capacitor - Google Patents

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Description

本発明は、積層セラミックコンデンサに関し、より詳細には、高電圧でも絶縁破壊が生じない、信頼性に優れた高容量の積層セラミックコンデンサに関する。   The present invention relates to a multilayer ceramic capacitor, and more particularly to a high-capacity multilayer ceramic capacitor that does not cause dielectric breakdown even at a high voltage and has excellent reliability.

一般的に、コンデンサ、インダクタ、圧電体素子、バリスタ、またはサーミスタ等のセラミック材料を使用する電子部品は、セラミック材料からなるセラミック本体と、本体の内部に形成された内部電極と、上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極とを備える。   In general, an electronic component using a ceramic material such as a capacitor, an inductor, a piezoelectric element, a varistor, or a thermistor includes a ceramic body made of a ceramic material, an internal electrode formed inside the body, and the internal electrode. And an external electrode installed on the surface of the ceramic body so as to be connected.

セラミック電子部品のうち、積層セラミックコンデンサは、小型ながらも高容量が保障され、実装が容易であるという長所によりコンピュータ、PDA、携帯電話等の移動通信装置の部品として広く使用されている。   Among ceramic electronic components, multilayer ceramic capacitors are widely used as components for mobile communication devices such as computers, PDAs, and mobile phones because of their advantages of being small in size but ensuring high capacity and being easy to mount.

最近では、電子製品の小型化及び多機能化に従い、チップ部品も小型化及び高機能化される傾向にあるため、積層セラミックコンデンサにおいてもそのサイズが小さく、容量が大きい高容量の製品が要求されている。そこで、近年、誘電体層及び内部電極の厚さが薄くなり積層数が増加する積層セラミックコンデンサが製造されている。   Recently, as electronic products are becoming smaller and more multifunctional, chip components tend to be smaller and more functional. Therefore, multilayer ceramic capacitors are required to have high-capacity products that are small in size and large in capacity. ing. Therefore, in recent years, a multilayer ceramic capacitor in which the thickness of the dielectric layer and the internal electrode is reduced and the number of layers is increased has been manufactured.

しかしながら、誘電体層の薄層化、積層数の増加によって、内部電極が形成された有効容量部と内部電極が形成されないマージン部との密度差はより大きくなり、これによって、マージン部における層間剥離(delamination,デラミネーション)やクラック(crack)が発生し、メッキ液の浸透が生じ、積層セラミックコンデンサの信頼性が低下する。   However, as the dielectric layer is thinned and the number of stacked layers is increased, the density difference between the effective capacitance portion where the internal electrode is formed and the margin portion where the internal electrode is not formed becomes larger, thereby delamination in the margin portion. (Delamination) and cracks occur, plating solution permeates, and the reliability of the multilayer ceramic capacitor decreases.

一方、誘電体層の厚さが減少し、単位厚さ当たりの電圧が高くなると、低電圧を印加しても誘電体層の絶縁破壊(dielectric breakdown)が発生する可能性が高くなる。   On the other hand, when the thickness of the dielectric layer is decreased and the voltage per unit thickness is increased, the dielectric breakdown of the dielectric layer is more likely to occur even when a low voltage is applied.

特に、コンデンサの幅及び厚さ方向断面から見て、内部電極の幅方向両端部は、圧着過程で内部電極が伸びて楔型の形状を有するようになり、ノッチ(notch)効果によって上記端部で電界強度がより高くなり、積層方向で隣接する内部電極の端部で高い電界強度が重畳され誘電体層の絶縁破壊が発生しやすくなる。そのため、積層セラミックコンデンサの小型化及び高容量化には限界がある。   In particular, when viewed from the cross-section in the width and thickness direction of the capacitor, both end portions in the width direction of the internal electrode have a wedge-shaped shape by extending the internal electrode in the crimping process, and the end portion is notched due to the notch effect. As a result, the electric field strength becomes higher, and the high electric field strength is superimposed on the end portions of the adjacent internal electrodes in the stacking direction, so that dielectric breakdown of the dielectric layer is likely to occur. Therefore, there is a limit to the reduction in size and increase in capacity of the multilayer ceramic capacitor.

本発明の目的は、上記のような従来技術の問題点を解決するためのもので、積層セラミックコンデンサの小型化及び高容量化を具現するとともに、高電圧でも絶縁破壊が生じない、優れた信頼性を有する積層セラミックコンデンサを提供することにある。   An object of the present invention is to solve the above-mentioned problems of the prior art, and realizes downsizing and high capacity of a multilayer ceramic capacitor and has excellent reliability that does not cause dielectric breakdown even at high voltage. It is an object of the present invention to provide a multilayer ceramic capacitor having the characteristics.

上述した技術的課題を果たすために、本発明の一実施形態による積層セラミックコンデンサは、誘電体層を含む積層本体と、上記積層本体内において上記誘電体層を介して互いに対向するように配置される第1及び第2内部電極とを含み、上記積層本体の幅及び厚さ方向断面において、上記第1内部電極と上記第2内部電極は幅方向にオフセットされて配置され、上記誘電体層を介して隣接する第1内部電極と第2内部電極のオフセット部の最小幅t1と上記誘電体層の平均厚さtdの比t1/tdが1〜10であることができる。   In order to achieve the above-described technical problem, a multilayer ceramic capacitor according to an embodiment of the present invention is disposed so that a multilayer body including a dielectric layer is opposed to each other through the dielectric layer in the multilayer body. First and second internal electrodes, wherein the first internal electrode and the second internal electrode are arranged offset in the width direction in the cross-section in the width and thickness direction of the laminated body, and the dielectric layer is The ratio t1 / td between the minimum width t1 of the offset portion of the first internal electrode and the second internal electrode adjacent to each other and the average thickness td of the dielectric layer may be 1-10.

また、本発明の一実施形態において、上記誘電体層の厚さtdは0.65μm以下であることができる。   In one embodiment of the present invention, the thickness td of the dielectric layer may be 0.65 μm or less.

また、本発明の一実施形態において、上記第1及び第2内部電極の積層数は200層以上であることができる。   In one embodiment of the present invention, the number of stacked first and second internal electrodes may be 200 or more.

また、本発明の一実施形態において、上記第2内部電極は上記第1内部電極を基準に幅方向左側と右側に交互にオフセットされることができる。   In one embodiment of the present invention, the second internal electrode may be alternately offset to the left and right in the width direction with respect to the first internal electrode.

また、本発明の一実施形態において、上記最小幅t1は0.8μm〜5.8μmの範囲を有することができる。   In an embodiment of the present invention, the minimum width t1 may have a range of 0.8 μm to 5.8 μm.

また、本発明の一実施形態において、上記積層セラミックコンデンサの長さ、幅、厚さはそれぞれ0.6±0.09mm、0.3±0.09mm、0.3±0.09mmであることができる。   In one embodiment of the present invention, the multilayer ceramic capacitor has a length, width, and thickness of 0.6 ± 0.09 mm, 0.3 ± 0.09 mm, and 0.3 ± 0.09 mm, respectively. Can do.

一方、本発明の他の実施形態による積層セラミックコンデンサは、第1及び第2側面を有する積層本体と、上記積層本体の内部に形成され、上記第1及び第2側面に末端がそれぞれ露出する第1及び第2内部電極と、上記第1及び第2内部電極層の間に配置され、厚さtdが0.65μm以下の誘電体層とを含み、上記積層本体の幅及び厚さ方向断面において、上記誘電体層を介して互いに隣接する第1内部電極と第2内部電極の幅方向にオフセットされたオフセット部の最小幅t1と上記誘電体層の厚さtdの比t1/tdが1〜10であることができる。   Meanwhile, a multilayer ceramic capacitor according to another embodiment of the present invention includes a multilayer body having first and second side surfaces, a first multilayer body formed inside the multilayer body, and a terminal exposed at each of the first and second side surfaces. 1 and a second internal electrode, and a dielectric layer disposed between the first and second internal electrode layers and having a thickness td of 0.65 μm or less. The ratio t1 / td between the minimum width t1 of the offset portion offset in the width direction of the first internal electrode and the second internal electrode adjacent to each other via the dielectric layer and the thickness td of the dielectric layer is 1 to 1 Can be 10.

また、本発明の他の実施形態において、上記誘電体層の厚さtdは上記隣接する第1内部電極と第2内部電極との間の距離であることができる。   In another embodiment of the present invention, the thickness td of the dielectric layer may be a distance between the adjacent first internal electrode and the second internal electrode.

また、本発明の他の実施形態において、上記第1及び第2内部電極の積層数は200層以上であることができる。   In another embodiment of the present invention, the number of stacked first and second internal electrodes may be 200 or more.

また、本発明の他の実施形態において、上記第2内部電極は上記第1内部電極を基準に幅方向左側と右側に交互にオフセットされることができる。   In another embodiment of the present invention, the second internal electrode may be alternately offset to the left and right in the width direction with respect to the first internal electrode.

また、本発明の他の実施形態において、上記最小幅t1は0.8μm〜5.8μmの範囲を有することができる。   In another embodiment of the present invention, the minimum width t1 may have a range of 0.8 μm to 5.8 μm.

また、本発明の他の実施形態において、上記積層セラミックコンデンサの長さ、幅、厚さはそれぞれ0.6±0.09mm、0.3±0.09mm、0.3±0.09mmであることができる。   In another embodiment of the present invention, the length, width, and thickness of the multilayer ceramic capacitor are 0.6 ± 0.09 mm, 0.3 ± 0.09 mm, and 0.3 ± 0.09 mm, respectively. be able to.

一方、本発明のさらに他の実施形態による積層セラミックコンデンサは、第1及び第2側面を有する積層本体と、上記積層本体の内部に形成され、上記第1及び第2側面に末端がそれぞれ露出する第1及び第2内部電極とを含み、上記積層本体の第1方向に実質的に垂直な断面において、誘電体層を介して互いに隣接する第1内部電極と第2内部電極の上記第1方向と実質的に垂直な第2方向にオフセットされたオフセット部の幅t1と上記互いに隣接する第1内部電極と第2内部電極との間の距離tdの比t1/tdが1〜10であることができる。   Meanwhile, a multilayer ceramic capacitor according to still another embodiment of the present invention includes a multilayer body having first and second side surfaces, and a multilayer body formed inside the multilayer body, with the ends exposed on the first and second side surfaces, respectively. The first direction of the first internal electrode and the second internal electrode adjacent to each other via the dielectric layer in a cross section that includes the first and second internal electrodes and is substantially perpendicular to the first direction of the stacked body. The ratio t1 / td of the width t1 of the offset portion offset in the second direction substantially perpendicular to the distance td and the distance td between the first internal electrode and the second internal electrode adjacent to each other is 1 to 10. Can do.

また、本発明のさらに他の実施形態において、上記互いに隣接する第1内部電極と第2内部電極との間の距離tdは0.65μm以下であることができる。   In still another embodiment of the present invention, the distance td between the first internal electrode and the second internal electrode adjacent to each other may be 0.65 μm or less.

また、本発明のさらに他の実施形態において、上記第1及び第2内部電極の積層数は200層以上であることができる。   In still another embodiment of the present invention, the number of stacked first and second internal electrodes may be 200 or more.

また、本発明のさらに他の実施形態において、上記第2内部電極は上記第1内部電極を基準に幅方向左側と右側に交互にオフセットされることができる。   In still another embodiment of the present invention, the second internal electrode may be alternately offset to the left and right in the width direction with respect to the first internal electrode.

また、本発明のさらに他の実施形態において、上記オフセット部の幅t1は0.8μm〜5.8μmの範囲を有することができる。   In still another embodiment of the present invention, the width t1 of the offset part may have a range of 0.8 μm to 5.8 μm.

また、本発明のさらに他の実施形態において、上記積層セラミックコンデンサの長さ、幅、厚さはそれぞれ0.6±0.09mm、0.3±0.09mm、0.3±0.09mmであることができる。   In still another embodiment of the present invention, the length, width, and thickness of the multilayer ceramic capacitor are 0.6 ± 0.09 mm, 0.3 ± 0.09 mm, and 0.3 ± 0.09 mm, respectively. Can be.

上述したように、本発明による積層セラミックコンデンサによると、積層セラミックコンデンサの小型化及び高容量化を具現するとともに、高電圧でも絶縁破壊が発生せず、信頼性を向上させることができる。   As described above, according to the multilayer ceramic capacitor of the present invention, the multilayer ceramic capacitor can be reduced in size and increased in capacity, and can be improved in reliability without causing dielectric breakdown even at a high voltage.

本発明の一実施形態による積層セラミックコンデンサの外観斜視図である。1 is an external perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention. 図1の本発明の一実施形態による積層セラミックコンデンサをA−A'方向に沿って切断した断面図である。It is sectional drawing which cut | disconnected the multilayer ceramic capacitor by one Embodiment of this invention of FIG. 1 along the AA 'direction. 図1の本発明の一実施形態による積層セラミックコンデンサをB−B'方向に沿って切断した断面図である。It is sectional drawing which cut | disconnected the multilayer ceramic capacitor by one Embodiment of this invention of FIG. 1 along the BB 'direction. 図3のC部分を拡大した図面である。It is drawing which expanded the C section of FIG.

以下では図面を参照し本発明の具体的な実施例を詳細に説明する。但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同一の思想の範囲内で他の構成要素を追加、変更、削除等を通じて退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができ、これも本願発明の思想の範囲内に含まれる。   Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings. However, the idea of the present invention is not limited to the embodiments shown, and those skilled in the art who understand the idea of the present invention can make other steps within the scope of the same idea by adding, changing, or deleting other components. Other embodiments included within the scope of the present invention and the spirit of the present invention can be easily proposed, and this is also included within the scope of the present invention.

また、各実施例の図面に示す同一または類似する思想の範囲内の機能が同一または類似する構成要素は、同一または類似する参照符号を用いて説明する。   In addition, constituent elements having the same or similar functions within the scope of the same or similar idea shown in the drawings of the embodiments will be described using the same or similar reference numerals.

図1は、本発明の一実施形態による積層セラミックコンデンサの外観斜視図であり、図2は、図1のA−A'方向に沿った断面図であり、図3は、図1のB−B'方向に沿った断面図であり、図4は、図3のC部分を拡大した図面である。   1 is an external perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1, and FIG. FIG. 4 is a sectional view taken along the direction B ′, and FIG. 4 is an enlarged view of a portion C in FIG. 3.

図1から図3を参照すると、本実施形態による積層セラミックコンデンサ100は、積層本体110及び外部電極130を含むことができる。   Referring to FIGS. 1 to 3, the multilayer ceramic capacitor 100 according to the present embodiment may include a multilayer body 110 and an external electrode 130.

積層本体110は直方体形状を有することができる。本実施形態において、積層方向の断面を上面Tf及び下面Bfとし、長さ方向の断面を第1及び第2短側面Sf1及びSf2とし、及び幅方向断面を第1及び第2長側面Lf1及びLf2と定義する。   The laminated body 110 may have a rectangular parallelepiped shape. In the present embodiment, the cross section in the stacking direction is the upper surface Tf and the lower surface Bf, the cross section in the length direction is the first and second short side surfaces Sf1 and Sf2, and the cross section in the width direction is the first and second long side surfaces Lf1 and Lf2. It is defined as

一方、本実施形態の積層セラミックコンデンサにおいて、「長さ方向」は、図1の「L」方向とし、「幅方向」は「W」方向とし、「厚さ方向」は「T」方向とする。ここで、「厚さ方向」は誘電体層を積み重ねる方向、即ち、「積層方向」と同じ概念で使用することができる。また、内部電極が水平方向に積層される場合、上記「幅方向」と「厚さ方向」は互いに反転されることができる。また、本明細書では、上記「長さ方向」、「幅方向」及び「厚さ方向」を手順に構わずに互いに実質的に垂直な第1方向、第2方向及び第3方向としてもよい。   On the other hand, in the multilayer ceramic capacitor of this embodiment, the “length direction” is the “L” direction in FIG. 1, the “width direction” is the “W” direction, and the “thickness direction” is the “T” direction. . Here, the “thickness direction” can be used in the same concept as the direction in which the dielectric layers are stacked, that is, the “stacking direction”. When the internal electrodes are stacked in the horizontal direction, the “width direction” and the “thickness direction” can be reversed. In the present specification, the “length direction”, “width direction”, and “thickness direction” may be the first direction, the second direction, and the third direction substantially perpendicular to each other regardless of the procedure. .

積層本体110は、複数の誘電体層が厚さT方向に積層されて形成されることができる。積層本体110を構成する複数の誘電体層は焼成された状態であって、隣接する誘電体層との境界は確認できない程度に一体化されていることがある。   The stacked body 110 can be formed by stacking a plurality of dielectric layers in the thickness T direction. The plurality of dielectric layers constituting the laminated main body 110 are in a fired state, and may be integrated to such an extent that the boundary between adjacent dielectric layers cannot be confirmed.

ここで、誘電体層は高誘電率を有するセラミック粉末からなることができるが、上記セラミック粉末はこれに制限されず、例えば、チタン酸バリウム(BaTiO)系粉末またはチタン酸ストロンチウム(SrTiO)系粉末等を使用してもよい。 Here, the dielectric layer may be made of a ceramic powder having a high dielectric constant, but the ceramic powder is not limited thereto, and for example, barium titanate (BaTiO 3 ) -based powder or strontium titanate (SrTiO 3 ). A system powder or the like may be used.

本実施形態において、セラミック粉末の焼成後、複数の誘電体層のうち1つの誘電体層の平均厚さは0.65μm以下であることができる。   In the present embodiment, after firing the ceramic powder, the average thickness of one of the plurality of dielectric layers may be 0.65 μm or less.

本発明の一実施形態において、上記誘電体層の厚さは、内部電極層121、122の間に配置される誘電体層の平均厚さを意味することができる。上記誘電体層の平均厚さは、図4のように、積層本体110の長さ方向断面を走査型電子顕微鏡(SEM;Scanning Eletron Microscope)を用いてイメージをスキャンして測定することができる。例えば、積層本体110の長さL方向の中央部で切断した幅及び厚さ方向W−Tの断面を上記1万倍率の走査型電子顕微鏡(SEM)を用いてスキャンしたイメージから抽出された任意の誘電体層に対して、長さ方向に等間隔に設けられた30個の地点でその厚さを測定して平均値を求めることができる。上記等間隔の30個の地点は、第1及び第2内部電極121、122が重畳される領域を意味する容量形成部で測定されることができる。また、このような平均値測定を10個以上の誘電体層に拡張して平均値を測定すると、誘電体層の平均厚さを更に一般化することができる。   In an embodiment of the present invention, the thickness of the dielectric layer may mean an average thickness of the dielectric layer disposed between the internal electrode layers 121 and 122. As shown in FIG. 4, the average thickness of the dielectric layer can be measured by scanning an image of a cross section in the length direction of the multilayer body 110 using a scanning electron microscope (SEM). For example, an arbitrary value extracted from an image obtained by scanning a cross section in the width direction and the thickness direction W-T cut at the central portion in the length L direction of the laminated main body 110 using the 10,000-magnification scanning electron microscope (SEM). The average value can be obtained by measuring the thickness of the dielectric layer at 30 points provided at equal intervals in the length direction. The 30 equally spaced points can be measured by a capacitance forming unit that means a region where the first and second internal electrodes 121 and 122 are superimposed. Further, when such average value measurement is expanded to 10 or more dielectric layers and the average value is measured, the average thickness of the dielectric layer can be further generalized.

また、上記誘電体層の厚さは、互いに隣接する内部電極121、122の中央部との間の平均距離として定義されてもよい。例えば、スキャンされた内部電極121、122の中央部のイメージから、内部電極層の長さ方向に等間隔に設けられた30個の地点で上記隣接する内部電極121、122の中央部との距離を測定して平均距離を求めることができる。また、このように互いに隣接する内部電極間の平均距離を10対以上の内部電極層に拡張して測定すると、上記隣接する内部電極間の平均距離を更に一般化することができる。   Further, the thickness of the dielectric layer may be defined as an average distance between the central portions of the internal electrodes 121 and 122 adjacent to each other. For example, from the scanned image of the central part of the internal electrodes 121 and 122, the distance from the central part of the adjacent internal electrodes 121 and 122 at 30 points provided at equal intervals in the length direction of the internal electrode layer Can be measured to determine the average distance. Further, when the average distance between the adjacent internal electrodes is extended to 10 or more pairs of internal electrode layers, the average distance between the adjacent internal electrodes can be further generalized.

積層本体110の内部には複数の内部電極120が形成されることができる。内部電極120は誘電体層上に形成され、焼成によって、1つの誘電体層を介して誘電体層の積層方向で対向配置されることができる。   A plurality of internal electrodes 120 may be formed in the stacked body 110. The internal electrodes 120 are formed on the dielectric layer, and can be disposed to face each other in the stacking direction of the dielectric layers via one dielectric layer by firing.

複数の内部電極120は導電性金属で形成され、例えば、NiまたはNi合金からなることを使用することができる。上記Ni合金としては、NiとともにMn、Cr、CoまたはAlを含むことができる。内部電極120は、誘電体層をなすセラミックグリーンシートの一面にニッケル(Ni)等の金属粉末が含まれた導電性ペーストを所定のパターンで印刷することによって形成されることができる。これに制限されるものではないが、1つの内部電極の厚さは0.7μm以下であることができる。   The plurality of internal electrodes 120 are formed of a conductive metal, and may be made of, for example, Ni or Ni alloy. As said Ni alloy, Mn, Cr, Co, or Al can be included with Ni. The internal electrode 120 can be formed by printing a conductive paste containing a metal powder such as nickel (Ni) in a predetermined pattern on one surface of a ceramic green sheet forming a dielectric layer. Although not limited thereto, the thickness of one internal electrode may be 0.7 μm or less.

また、本発明の一実施形態によると、内部電極が形成された誘電体層は200層以上、500層以上あるいはそれ以上積層されてもよい。   In addition, according to an embodiment of the present invention, the dielectric layer on which the internal electrode is formed may be laminated by 200 layers or more, 500 layers or more.

複数の内部電極120は、互いに異なる極性を有する複数の第1内部電極121及び複数の第2内部電極122を含むことができる。第1内部電極121及び第2内部電極122は積層方向に沿って誘電体層を介して互いに対向するように積層されることができる。   The plurality of internal electrodes 120 may include a plurality of first internal electrodes 121 and a plurality of second internal electrodes 122 having different polarities. The first internal electrode 121 and the second internal electrode 122 may be stacked so as to face each other through a dielectric layer along the stacking direction.

複数の第1内部電極121は、一端が積層本体110の第1短側面Sf1に露出し、複数の第2内部電極122は、上記第1内部電極121の露出した一端と長さ方向に対向する一端が第2短側面Sf2に露出することができる。   One end of each of the plurality of first internal electrodes 121 is exposed at the first short side surface Sf1 of the multilayer body 110, and the plurality of second internal electrodes 122 are opposed to the exposed end of the first internal electrode 121 in the length direction. One end can be exposed to the second short side surface Sf2.

第1短側面Sf1に露出した複数の第1内部電極121の一端は第1外部電極131に接続され、第2短側面Sf2に露出した複数の第2内部電極122の一端は第2外部電極132に接続されることができる。   One end of the plurality of first internal electrodes 121 exposed at the first short side surface Sf1 is connected to the first external electrode 131, and one end of the plurality of second internal electrodes 122 exposed at the second short side surface Sf2 is the second external electrode 132. Can be connected to.

図3及び図4に示されたように、本実施形態において、積層本体110の幅及び厚さ方向断面から見て、複数の第1内部電極121及び複数の第2内部電極122は幅方向にオフセットされて配置されることができる。   As shown in FIGS. 3 and 4, in the present embodiment, the plurality of first internal electrodes 121 and the plurality of second internal electrodes 122 are arranged in the width direction when viewed from the cross section in the width and thickness direction of the multilayer body 110. It can be placed offset.

特に、図4を参照すると、幅及び厚さ方向W−Tの断面において、誘電体階の平均厚さtd、第1及び第2内部電極121、122が重畳された部分の幅t2、及び上記第1及び第2内部電極121、122が重畳された部分と、それぞれの第1及び第2内部電極が上記重畳された部分とオフセットされた部分の幅t1が図示される。   In particular, referring to FIG. 4, in the cross section in the width and thickness direction WT, the average thickness td of the dielectric floor, the width t2 of the portion where the first and second internal electrodes 121 and 122 are superimposed, and the above A portion where the first and second internal electrodes 121 and 122 are overlapped and a width t1 of the portion where the respective first and second internal electrodes are offset from the overlapped portion are illustrated.

一実施例において、上記幅及び厚さ方向W−Tの断面は、積層本体110の長さL方向の中央部において実質的に垂直に近く切断した断面を意味することができる。上記幅及び厚さ方向W−Tの断面は、積層本体110の長さ方向と実質的に垂直であることができる。   In one embodiment, the cross section in the width and thickness direction WT may mean a cross section cut substantially perpendicularly at the center of the laminated body 110 in the length L direction. The cross section in the width and thickness direction WT may be substantially perpendicular to the length direction of the stacked body 110.

第1内部電極121は、誘電体層を介して厚さ方向で隣接する第2内部電極122とオフセットされる第1オフセット部121a、及び第2内部電極122と重畳される第1重畳部121bを含むことができる。同様に、第2内部電極122は、誘電体層を介して厚さ方向で隣接する第1内部電極121とオフセットされる第2オフセット部122a、及び第1内部電極121と重畳される第2重畳部122bを含むことができる。   The first internal electrode 121 includes a first offset portion 121a that is offset from the second internal electrode 122 that is adjacent in the thickness direction via the dielectric layer, and a first overlap portion 121b that is overlapped with the second internal electrode 122. Can be included. Similarly, the second internal electrode 122 has a second offset portion 122a that is offset from the first internal electrode 121 adjacent in the thickness direction via the dielectric layer, and a second overlap that overlaps the first internal electrode 121. A portion 122b may be included.

本実施例においては、第1及び第2オフセット部121a、122aが誘電体層を介して対向する第2内部電極及び第1内部電極122、121となすオフセット部の幅t1が0.8μm〜5.8μmの範囲に設定されてBDV特性を向上させ、高温加速及び耐湿負荷の劣化を防止することができる。一実施例において、上記オフセット部の幅t1は、隣接する第1及び第2内部電極121、122がオフセットされたオフセット部の最小幅t1であることができる。   In the present embodiment, the width t1 of the offset portion formed between the first internal electrode 122 and the second internal electrode and the first internal electrode 122 and 121 that the first and second offset portions 121a and 122a are opposed to each other through the dielectric layer is 0.8 μm to 5 μm. It can be set in the range of .8 μm to improve the BDV characteristics and prevent high temperature acceleration and deterioration of moisture resistance load. In one embodiment, the width t1 of the offset portion may be the minimum width t1 of the offset portion where the adjacent first and second internal electrodes 121 and 122 are offset.

これによって、誘電体層を介して厚さ方向で隣接する第1及び第2内部電極121、122は、内部電極の長さ方向に延長される側辺が互いに重畳されないため、上記側辺に電界が集中することを抑制することができる。即ち、第1及び第2内部電極121、122が厚さ方向に重畳される部分において、幅方向の一端では、第1内部電極121の側辺と第2内部電極122の面が重畳され、幅方向の他端では、第2内部電極122の側辺と第1内部電極121の面が重畳されることができる。   As a result, the first and second internal electrodes 121 and 122 adjacent in the thickness direction via the dielectric layer do not overlap with each other on the sides extending in the length direction of the internal electrodes. Can be prevented from concentrating. That is, in the portion where the first and second internal electrodes 121 and 122 are overlapped in the thickness direction, the side of the first internal electrode 121 and the surface of the second internal electrode 122 are overlapped at one end in the width direction. At the other end in the direction, the side of the second internal electrode 122 and the surface of the first internal electrode 121 can overlap.

本実施形態において、第1内部電極121は位置決めし、第2内部電極122は第1内部電極121を基準に幅方向左側と右側に交互にオフセットされることができる。本発明はこれに限定されず、要求される設計条件に応じて第1及び第2内部電極が多様なオフセット規則によって配置されることができる。例えば、(1)第1内部電極は位置決めし、第2内部電極が第1内部電極を基準に左側または右側にオフセットされたり、(2)第1及び第2内部電極が積層グループになって、グループ1は積層方向上側から下側に行くほど左側にオフセットされ、グループ2は積層方向上側から下側に行くほど右側にオフセットされたり、(3)内部電極が二段階ずつ左側と右側に交互にオフセットされたりするなど、多様な変形が可能である。   In the present embodiment, the first internal electrode 121 may be positioned, and the second internal electrode 122 may be alternately offset to the left and right in the width direction with respect to the first internal electrode 121. The present invention is not limited to this, and the first and second internal electrodes can be arranged according to various offset rules according to required design conditions. For example, (1) the first internal electrode is positioned and the second internal electrode is offset to the left or right side with respect to the first internal electrode, or (2) the first and second internal electrodes are in a laminated group, Group 1 is offset to the left as it goes from the top to the bottom in the stacking direction, and Group 2 is offset to the right as it goes from the top to the bottom in the stacking direction. Various modifications are possible, such as being offset.

第1及び第2オフセット部121a、122aの最小幅t1と誘電体層の平均厚さtdの比t1/tdは1〜10であることができる。t1/tdが1未満の場合、幅及び厚さ方向W−Tの断面から見て、第1及び第2内部電極の幅方向端部間の距離が相対的に短いため、電界強度の上昇によりBDV特性が低下して高温加速試験NG率が高くなり、内部電極が形成されないマージン部と重畳部との密度差が大きいため構造欠陥による耐湿負荷試験NG率が高くなる。   A ratio t1 / td between the minimum width t1 of the first and second offset portions 121a and 122a and the average thickness td of the dielectric layer may be 1 to 10. When t1 / td is less than 1, the distance between the end portions in the width direction of the first and second internal electrodes is relatively short when viewed from the cross section in the width and thickness direction WT. The BDV characteristic is lowered, the high temperature accelerated test NG rate is increased, and the density difference between the margin portion where the internal electrode is not formed and the overlapping portion is large, and thus the moisture resistance load test NG rate due to the structural defect is increased.

また、t1/tdが10を超過すると、第1及び第2内部電極間の重畳部の面積の減少により容量低下が発生し、オフセット部の幅が大きくなることによってマージン部の幅が短くなり、切断不良率が増加する恐れがある。   In addition, when t1 / td exceeds 10, a decrease in capacitance occurs due to a reduction in the area of the overlapping portion between the first and second internal electrodes, and the width of the offset portion increases, thereby reducing the width of the margin portion, There is a possibility that the cutting defect rate increases.

外部電極130は、積層本体110の互いに対向する両側面に形成される第1外部電極131及び第2外部電極132を含むことができる。図1に示されたように、第1外部電極131は、積層本体110の第1短側面Sf1を覆うように形成されることができ、第2外部電極132は第2短側面Sf2を覆うように形成されることができる。   The external electrode 130 may include a first external electrode 131 and a second external electrode 132 that are formed on opposite side surfaces of the multilayer body 110. As shown in FIG. 1, the first external electrode 131 may be formed to cover the first short side surface Sf1 of the multilayer body 110, and the second external electrode 132 may cover the second short side surface Sf2. Can be formed.

本実施形態において、第1外部電極131及び第2外部電極132は積層本体110の両短側面を覆うように形成されているが、本発明はこれに限定されず、第1及び第2外部電極131、132が積層本体110の両長側面Lf1、Lf2を覆うように形成されてもよい。   In the present embodiment, the first external electrode 131 and the second external electrode 132 are formed so as to cover both short sides of the multilayer body 110, but the present invention is not limited to this, and the first and second external electrodes 131 and 132 may be formed so as to cover both long side surfaces Lf1 and Lf2 of the laminated main body 110.

第1外部電極131及び第2外部電極132は互いに電気的に分離されることができる。第1外部電極131は、積層本体110の第1短側面Sf1に露出する第1内部電極121の一端と電気的に接続され、第2外部電極132は、積層本体110の第1短側面Sf1と長さ方向に対向する第2短側面Sf2に露出する第2内部電極122の一端と電気的に接続されることができる。これによって、外部電極130は外部端子の役割を果たすことができるようになる。   The first external electrode 131 and the second external electrode 132 may be electrically separated from each other. The first external electrode 131 is electrically connected to one end of the first internal electrode 121 exposed at the first short side surface Sf1 of the multilayer body 110, and the second external electrode 132 is connected to the first short side surface Sf1 of the multilayer body 110. It can be electrically connected to one end of the second internal electrode 122 exposed at the second short side surface Sf2 facing in the length direction. Accordingly, the external electrode 130 can serve as an external terminal.

外部電極130は銅(Cu)または銅合金(Cu alloy)等を利用して形成されることができる。   The external electrode 130 may be formed using copper (Cu) or a copper alloy (Cu alloy).

以下、実施例及び比較例を参照して本発明をより具体的に説明するが、これは発明の具体的な理解を助けるためのものであって、本発明の範囲が実施例に限られるものではない。   Hereinafter, the present invention will be described in more detail with reference to examples and comparative examples. However, this is intended to help a specific understanding of the invention, and the scope of the present invention is limited to the examples. is not.

本実施例による積層セラミックコンデンサは、下記の方法により製作された。   The multilayer ceramic capacitor according to this example was manufactured by the following method.

まず、チタン酸バリウム(BaTiO)等のパウダーを含んで形成されたスラリーをキャリアフィルム(carrier film)上に塗布及び乾燥し、それぞれ1.25μm、1.1μm、0.95μmの厚さに製造された複数のセラミックグリーンシートを用意し、これによって誘電体層を形成する。 First, a slurry formed containing a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to produce 1.25 μm, 1.1 μm, and 0.95 μm thicknesses, respectively. A plurality of ceramic green sheets thus prepared are prepared, thereby forming a dielectric layer.

次に、ニッケルの粒子平均大きさが0.05μm〜0.2μmの内部電極用導電性ペーストを用意した。上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、200層以上、例えば、230層積層してセラミック積層体を製造した。積層の際、内部電極のオフセット程度を変化させるためにオフセット部の幅を0μm〜10μmの範囲に変化させて積層した。   Next, a conductive paste for internal electrodes having a nickel average particle size of 0.05 μm to 0.2 μm was prepared. The internal electrode conductive paste was applied on the green sheet by a screen printing method to form an internal electrode, and then 200 layers or more, for example, 230 layers were laminated to produce a ceramic laminate. In stacking, the width of the offset portion was changed in the range of 0 μm to 10 μm in order to change the offset degree of the internal electrode.

上記セラミック積層体を85℃で1000kgf/cmの圧力条件で等圧圧縮成形(isostatic pressing)した。 The ceramic laminate was isostatically pressed at 85 ° C. under a pressure condition of 1000 kgf / cm 2 .

圧着が完了したセラミック積層体を個別チップ形状に切断し、切断されたチップは大気雰囲気下で230℃、60時間維持して脱バインダーを行った。その後、1200℃で内部電極が酸化されないようにNi/NiO平衡酸素分圧よりも低い10−11atm〜10−10atmの酸素分圧還元雰囲気下で焼成した。焼成後、誘電体層の平均厚さはそれぞれ0.85μm、0.65μm、及び0.55μmであり、内部電極の平均厚さは0.65μmであり、焼成後チップのサイズは0.6±0.09mm×0.3±0.09mm×0.3±0.09mm(L×W×T)を満足した。 The ceramic laminate after the press bonding was cut into individual chip shapes, and the cut chips were debindered by maintaining them at 230 ° C. for 60 hours in an air atmosphere. Thereafter, firing was performed at 1200 ° C. in an oxygen partial pressure reducing atmosphere of 10 −11 atm to 10 −10 atm lower than the Ni / NiO equilibrium oxygen partial pressure so that the internal electrode was not oxidized. After firing, the average thickness of the dielectric layer is 0.85 μm, 0.65 μm, and 0.55 μm, respectively, the average thickness of the internal electrode is 0.65 μm, and the size of the chip after firing is 0.6 ± 0.09 mm × 0.3 ± 0.09 mm × 0.3 ± 0.09 mm (L × W × T) was satisfied.

次に、外部電極、メッキ等の工程を行って積層セラミックコンデンサとして製作した。   Next, processes such as external electrodes and plating were performed to produce a multilayer ceramic capacitor.

上記積層セラミックコンデンサの試料は内部電極のオフセット部の幅によって多様に製作された。   Various samples of the multilayer ceramic capacitor were manufactured according to the width of the offset portion of the internal electrode.

下記の表1は積層セラミックコンデンサの内部電極のオフセット部の幅による電気的特性、例えば、BDV特性、静電容量、切断不良率、高温加速試験NG率、及び耐湿負荷試験NG率を比較したものである。   Table 1 below compares the electrical characteristics depending on the width of the offset portion of the internal electrode of the multilayer ceramic capacitor, for example, BDV characteristics, capacitance, defective cutting rate, high temperature accelerated test NG rate, and moisture resistance load test NG rate. It is.

*表示は比較例である。
※t1:内部電極のオフセット部の最小幅、td:1つの誘電体層の平均厚さ。
* The display is a comparative example.
* T1: Minimum width of the offset portion of the internal electrode, td: average thickness of one dielectric layer.

表1において、切断不良率は、各試料当たりのサンプル1000個に対して切断面を検査して百分率で表し、絶縁破壊電圧(Breakdown Voltage,BDV)特性は10V/secの速度でDC電圧を印加しながら評価した。高温加速試験NG率は、各試料当たり400個のサンプルに対して135℃で9.45VのDC電圧を印加して48時間以内に絶縁抵抗が10Ω以下になったときのサンプル数を百分率で表したものであり、耐湿負荷試験NG率は、各試料当たり400個のサンプルに対して40℃、相対湿度95%で6.3VのDC電圧を印加して100時間以内に絶縁抵抗が10Ω以下になったときのサンプル数を百分率で表したものである。 In Table 1, the cutting failure rate is expressed as a percentage by inspecting the cut surface of 1000 samples per sample, and a breakdown voltage (BDV) characteristic is a DC voltage applied at a rate of 10 V / sec. While evaluating. The high temperature accelerated test NG rate is a percentage of the number of samples when the insulation resistance becomes 10 4 Ω or less within 48 hours after applying a DC voltage of 9.45 V at 135 ° C. to 400 samples for each sample. The moisture resistance load test NG rate is 10% within 100 hours after applying a DC voltage of 6.3 V at 40 ° C. and 95% relative humidity to 400 samples per sample. The number of samples when it becomes 4 Ω or less is expressed as a percentage.

表1において、試料1〜8は、誘電体層の平均厚さtdが0.85μmの場合であり、試料9〜16は、誘電体層の平均厚さtdが0.65μmの場合であり、試料17〜24は、誘電体層の厚さtdが0.55μmの場合である。   In Table 1, Samples 1 to 8 are cases where the average thickness td of the dielectric layer is 0.85 μm, and Samples 9 to 16 are cases where the average thickness td of the dielectric layer is 0.65 μm. Samples 17 to 24 are cases where the thickness td of the dielectric layer is 0.55 μm.

表1を参照すると、本実施例で誘電体層の平均厚さtdが0.65μmを超過する場合は、誘電体層の平均厚さtdに対する内部電極オフセット部の最小幅t1の比t1/tdにかかわらず、BDV特性、高温加速及び耐湿負荷特性が良好となる。   Referring to Table 1, when the average thickness td of the dielectric layer exceeds 0.65 μm in this embodiment, the ratio t1 / td of the minimum width t1 of the internal electrode offset portion to the average thickness td of the dielectric layer. Regardless of this, the BDV characteristics, high temperature acceleration, and moisture resistance load characteristics are improved.

一方、誘電体層の平均厚さtdが0.65μm以下の場合は、誘電体層の平均厚さtdに対する内部電極のオフセット部の最小幅t1の比t1/tdによるBDV、高温加速及び耐湿負荷の特性に劣化が発生する。   On the other hand, when the average thickness td of the dielectric layer is 0.65 μm or less, the BDV, the high temperature acceleration, and the moisture resistance load by the ratio t1 / td of the minimum width t1 of the offset portion of the internal electrode with respect to the average thickness td of the dielectric layer Degradation occurs in the characteristics.

即ち、t1/tdが1〜10の試料11〜13、及び試料19〜21は、BDV特性に優れ、高温加速及び耐湿負荷での劣化がないことが分かる。これは、上下の内部電極間において、上記範囲内にオフセットを持たせて積層することによって上下の内部電極の端部間の距離が相対的に長くなることによる効果と、マージン部と重畳部との密度差の減少による効果が同時に得られるためであると判断される。   That is, it can be seen that Samples 11 to 13 and Samples 19 to 21 having t1 / td of 1 to 10 are excellent in BDV characteristics and do not deteriorate under high temperature acceleration and moisture resistance load. This is because the distance between the end portions of the upper and lower internal electrodes becomes relatively long by stacking the upper and lower internal electrodes with an offset within the above range, and the margin portion and the overlapping portion. It is judged that this is because the effect of reducing the density difference can be obtained at the same time.

一方、t1/tdが1未満の試料9、10及び試料17の場合は、コンデンサの幅及び厚さ方向断面から見て、上下の内部電極の幅方向端部間の距離が相対的に短いため、電界強度の上昇によりBDV特性が低下して高温加速試験NG率が高くなり、マージン部と重畳部との密度差が大きいため構造欠陥による耐湿負荷試験NG率が高くなる。   On the other hand, in the case of Samples 9, 10 and Sample 17 where t1 / td is less than 1, the distance between the end portions in the width direction of the upper and lower internal electrodes is relatively short when viewed from the cross section in the width and thickness direction of the capacitor. As the electric field strength increases, the BDV characteristic decreases and the high-temperature accelerated test NG ratio increases, and the density difference between the margin portion and the overlapping portion is large, so that the moisture resistance load test NG ratio due to structural defects increases.

また、t1/tdが10を超過する試料14〜16及び試料23〜25の場合は、オフセット部の幅が大きくなることによってマージン部の幅が短くなり、メッキ液の浸透によるクラックの発生頻度が増加し、耐湿負荷特性が悪くなる。   In the case of samples 14 to 16 and samples 23 to 25 in which t1 / td exceeds 10, the width of the margin portion is shortened by increasing the width of the offset portion, and the frequency of occurrence of cracks due to penetration of the plating solution is reduced. The moisture resistance load characteristics deteriorate.

したがって、本発明の実施例の場合、高容量を確保しながらBDV特性も向上させるとともに、高温加速試験及び耐湿負荷試験で劣化がない、高信頼性の積層セラミックコンデンサを具現できることが分かる。   Therefore, in the example of the present invention, it can be seen that a highly reliable multilayer ceramic capacitor can be realized that improves the BDV characteristics while securing a high capacity and does not deteriorate in the high temperature acceleration test and the moisture resistance load test.

本発明は上述した実施形態及び添付された図面により限定されるものではなく、添付された請求範囲により限定される。従って、請求範囲に記載された本発明の技術的思想を外れない範囲内において多様な形態の置換、変形及び変更が可能であることは当技術分野の通常の知識を有する者には自明であり、これも添付された請求範囲に記載された技術的思想に属する。
以上、本発明の好ましい実施形態を詳細に説明したが、これは例示的なものに過ぎず、当該技術分野において通常の知識を有する者であれば、本発明の各実施形態から多様な変形および均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲によってのみ定められるべきである。
The present invention is not limited by the above-described embodiments and attached drawings, but is limited by the appended claims. Accordingly, it is obvious to those skilled in the art that various forms of substitution, modification, and change are possible without departing from the technical idea of the present invention described in the claims. This also belongs to the technical idea described in the appended claims.
Although the preferred embodiments of the present invention have been described in detail above, this is merely an example, and various modifications and variations from each embodiment of the present invention can be made by those having ordinary knowledge in the art. It will be understood that other equivalent embodiments are possible. Therefore, the true technical protection scope of the present invention should be determined only by the claims.

100:積層セラミックコンデンサ
110:積層本体
120:内部電極
121、122:第1及び第2内部電極
130:外部電極
131、132:第1及び第2外部電極
100: Multilayer ceramic capacitor
110: Laminated body
120: Internal electrode
121, 122: first and second internal electrodes
130: External electrode
131, 132: first and second external electrodes

Claims (4)

  1. 第1側面及び第2側面を有する積層本体と、
    前記積層本体の内部に形成され、前記第1側面に末端が露出する第1内部電極と、
    前記積層本体の内部に形成され、前記第2側面に末端が露出する第2内部電極と
    を含み、
    前記第1側面及び前記第2側面の一方から他方へ向かう方向を第1方向とし、互いに隣接する第1内部電極及び第2内部電極の一方から他方へ向かう方向を積層方向とした場合に、
    前記積層本体の前記第1方向に垂直な断面において、誘電体層を介して互いに隣接する第1内部電極と第2内部電極とが相対的に前記第1方向に垂直な第2方向にオフセットされたオフセット部の幅t1と前記互いに隣接する第1内部電極と第2内部電極との間の距離tdの比t1/tdが1〜10であり、
    前記互いに隣接する第1内部電極と第2内部電極との間の距離tdは0.65μm以下であり、
    前記第1内部電極及び前記第2内部電極が2段ずつ第2方向の一方側及び第2方向の他方側に交互にオフセットされる、積層セラミックコンデンサ。
    A laminated body having a first side and a second side;
    A first internal electrode formed in the laminated body and having a terminal exposed on the first side surface;
    A second internal electrode formed inside the laminated body and having an end exposed at the second side surface;
    When the direction from one of the first side surface and the second side surface to the other is the first direction and the direction from one of the first internal electrode and the second internal electrode adjacent to each other is the stacking direction,
    In the cross section perpendicular to the first direction of the multilayer body, the first internal electrode and the second internal electrode that are adjacent to each other via the dielectric layer are relatively offset in the second direction perpendicular to the first direction. The ratio t1 / td of the width t1 of the offset portion and the distance td between the first internal electrode and the second internal electrode adjacent to each other is 1 to 10,
    A distance td between the first internal electrode and the second internal electrode adjacent to each other is 0.65 μm or less;
    The multilayer ceramic capacitor, wherein the first internal electrode and the second internal electrode are alternately offset by two steps to one side in the second direction and the other side in the second direction.
  2. 前記第1内部電極及び前記第2内部電極の積層数は200層以上である請求項に記載の積層セラミックコンデンサ。 The multilayer ceramic capacitor according to claim 1 , wherein the number of stacked layers of the first internal electrode and the second internal electrode is 200 or more.
  3. 前記オフセット部の幅t1は0.8μm〜5.8μmの範囲を有する請求項1または2に記載の積層セラミックコンデンサ。 3. The multilayer ceramic capacitor according to claim 1, wherein a width t <b> 1 of the offset portion has a range of 0.8 μm to 5.8 μm.
  4. 前記誘電体層、前記第1内部電極、及び前記第2内部電極が積層される前記積層方向のサイズは0.3±0.09mmであり、記第2方向のサイズは0.3±0.09mmであり、前記積層方向垂直な方向又は前記第1方向のサイズは0.6±0.09mmである請求項1からの何れか1項に記載の積層セラミックコンデンサ。 Said dielectric layer, said first internal electrode, and wherein the size of the stacking direction in which the second internal electrode are laminated is 0.3 ± 0.09 mm, the size of the previous SL second direction 0.3 ± 0 a .09Mm, multilayer ceramic capacitor according to any one of claims 1 3 perpendicular direction or the first direction of the size is 0.6 ± 0.09 mm in the stacking direction.
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