KR102500112B1 - 적층 세라믹 커패시터 - Google Patents

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KR102500112B1
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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고, 상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 큰 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 {MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
현재, 유전체층 두께는 약 0.5 ㎛ 수준까지 도달한 상태이며, 계속하여 박층화가 진행되고 있다.
이러한, 유전체층의 박층화와 더불어 고온 부하 신뢰성, aging 특성, DC-bias 특성 및 내습 특성 등의 적층 세라믹 커패시터의 특성 확보가 주된 문제로 대두되고 있다.
특히, 내습 특성의 경우 수분 침투에 의한 적층 세라믹 커패시터의 불량 및 신뢰성 열화에도 영향을 주기 때문에 중요한 문제가 되고 있다.
일본공개특허공보 2010-103566
본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고, 상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 큰 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시형태에 의하면, 커버부는 세라믹 바디의 외측면에 인접한 제1 영역과 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘고, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크게 제어함으로써, 소성 미스매치를 개선할 수 있어 신뢰성을 향상시킬 수 있다.
또한, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크게 제어하기 때문에, 제2 영역의 치밀도가 상대적으로 높아 내습 신뢰성을 향상시킬 수 있으며, 외부전극과 인접한 제1 영역의 치밀도가 상대적으로 낮아 외부전극과의 밀착력을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 3의 'B' 영역 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 3의 'B' 영역 확대도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 배치되는 복수의 제1 및 제2 내부전극(121, 122) 및 상기 세라믹 바디(110)의 외측에 배치되는 제1 및 제2 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과 상면과 하면인 제5 면(5) 및 제6 면(6)을 가질 수 있다.
상기 제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 폭 방향으로 마주보는 면으로, 상기 제3 면(3) 및 제4 면(4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(5) 및 제6 면(6)은 두께 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 배치된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(4)으로 노출될 수 있다.
상기 제1 내부전극(121)의 타단은 제4 면(4)으로부터 일정 간격을 두고 형성된다.
상기 제2 내부전극(122)의 타단은 제3 면(3)으로부터 일정 간격을 두고 형성된다.
상기 세라믹 바디의 제3 면(3) 및 제4 면(4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다.
상기 유전체층(111)의 길이는 세라믹 바디의 제3 면(3)과 제4 면(4) 사이의 거리를 형성한다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 세라믹 바디의 길이는 400 내지 1400㎛일 수 있다. 보다 구체적으로, 세라믹 바디의 길이는 400 내지 800㎛이거나, 600 내지 1400㎛일 수 있다.
상기 유전체층(111) 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.
도 3을 참조하면, 유전체층(111)에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 세라믹 바디의 제3 면(3)까지 형성되어 제3 면(3)으로 노출될 수 있고, 제1 내부전극(121)의 타단은 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있다.
세라믹 바디의 제3 면(3)으로 노출된 제1 내부전극(121)의 단부는 제1 외부전극(131)과 연결된다.
제1 내부전극(121)과 반대로 제2 내부전극(122)의 일단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결되고, 제2 내부전극(122)의 타단은 제3 면(3)으로부터 소정의 간격을 두고 형성된다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는, 상기 세라믹 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(114, 115)를 포함한다.
상기 액티브부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 커버부(114, 115)는 액티브부(A)의 상부에 배치된 상부 커버부(114)와 액티브부(A)의 하부에 배치된 하부 커버부(115)로 구성되며, 상부 커버부(114) 및 하부 커버부(115)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 커버부(114) 및 하부 커버부(115)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 커버부(114) 및 하부 커버부(115)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)는 상기 세라믹 바디(110)의 외측면에 인접한 제1 영역(114a, 115a)과 상기 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)으로 나뉘며, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
상기와 같이 전자 부품의 소형화에 따라 유전체층 역시 박층화되고 있으며, 유전체층의 박층화에 따라 고온 부하 신뢰성, aging 특성, DC-bias 특성 및 내습 특성 등의 적층 세라믹 커패시터의 특성 확보가 주된 문제로 대두되고 있다.
특히, 내습 특성의 경우 수분 침투에 의한 적층 세라믹 커패시터의 불량 및 신뢰성 열화에도 영향을 주기 때문에 중요한 문제가 되고 있다.
본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)는 상기 세라믹 바디(110)의 외측면에 인접한 제1 영역(114a, 115a)과 상기 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)으로 나뉘며, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크도록 조절함으로써, 소성 미스매치를 개선할 수 있어 신뢰성을 향상시킬 수 있다.
일반적으로, 커버부의 치밀화 정도가 액티브부의 치밀도에 비하여 낮을 경우 소성 미스매치에 의한 크랙 등의 불량이 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)의 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a)에 비하여 상대적으로 높도록 조절함으로써, 액티브부(A) 내에 포함된 유전체의 밀도와 유사하게 조절할 수 있어, 소성 미스매치를 개선할 수 있다.
또한, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크게 제어하기 때문에, 제2 영역(114b, 115b)의 유전체의 밀도가 상대적으로 높아 내습 신뢰성을 향상시킬 수 있다.
한편, 외부전극과 인접한 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도가 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도보다 상대적으로 낮아 외부전극과의 밀착력을 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)의 두께(tc) 대비 상기 제2 영역(114b, 115b)의 두께(t2)의 비율(t2/tc)이 t2/tc ≤ 0.5 를 만족할 수 있다.
상기 제2 영역(114b, 115b)은 내부에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크며, 소성 미스매치 개선 및 내습 신뢰성 확보를 위해서는 커버부(114, 115)의 전체 두께(tc) 대비 두께 비율이 0.5 이하만 만족하여도 가능하다.
또한, 상기 커버부(114, 115)의 두께(tc) 대비 상기 제1 영역(114a, 115a)의 두께(t1)의 비율(t1/tc)이 t1/tc ≥ 0.5 를 만족할 수 있다.
상기 제1 영역(114a, 115a)은 내부에 포함된 유전체의 밀도가 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도보다 작으며, 외부전극과의 밀착력 확보를 위하여 커버부(114, 115)의 전체 두께(tc) 대비 두께 비율이 0.5 이상을 만족하도록 조절한다.
상기 상부 커버부(114)와 하부 커버부(115)는 액티브부(A)의 유전체층(111)과 유사하게 Ba 및 Ti를 포함하는 모재 주성분을 포함할 수 있다.
상기 모재 주성분은 BaTiO3 또는 Ca, Zr, Sn 등이 일부 고용된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3로 표현되는 주성분을 포함한다. 상기 모재 주성분은 분말 형태로 포함될 수 있다.
상기 상부 커버부(114)와 하부 커버부(115)는 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 제1 부성분을 포함할 수 있다.
또한, Ba 및 Ca 중 적어도 하나를 포함하는 제2 부성분, Si를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물을 포함하는 제3 부성분, Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, La, Tb, Yb 및 Pr 중 적어도 하나를 포함하는 제4 부성분 및 Mg 또는 Al을 포함하는 제5 부성분을 더 포함할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 초소형 고용량 제품으로서, 상기 유전체층(111)의 두께는 0.4 ㎛ 이하이고, 상기 제1 및 제2 내부전극(121, 122)의 두께는 0.4 ㎛ 이하인 것을 특징으로 하나, 반드시 이에 제한되는 것은 아니다.
즉, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 초소형 고용량 제품이기 때문에, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께는 종래 제품에 비하여 얇은 박막으로 구성되어 있으며, 이와 같이 박막의 유전체층 및 내부전극이 적용된 제품의 경우, 커버부 내의 유전체의 치밀도 제어는 목표 용량 구현 및 신뢰성 향상을 위해 매우 중요한 이슈이다.
즉, 종래의 적층 세라믹 커패시터의 경우에는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터가 포함하는 유전체층 및 내부전극보다는 상대적으로 두꺼운 두께를 갖기 때문에, 커버부 내의 유전체의 치밀도를 조절하지 않더라도 크게 문제되지 않았다.
그러나, 본 발명의 일 실시형태와 같이 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 커버부 내의 유전체의 치밀도를 조절하여야 한다.
즉, 본 발명의 일 실시형태에서는 커버부(114, 115) 중 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)의 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a)에 비하여 상대적으로 높도록 조절함으로써, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 소성 미스매치를 개선할 수 있다.
또한, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크게 제어하기 때문에, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 제2 영역(114b, 115b)의 유전체의 밀도가 상대적으로 높아 내습 신뢰성을 향상시킬 수 있다.
한편, 외부전극과 인접한 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도가 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도보다 상대적으로 낮아 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 외부전극과의 밀착력을 향상시킬 수 있다.
다만, 상기 박막의 의미가 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 영역(114b, 115b)에 포함된 유전체 그레인의 평균 입경은 제1 영역(114a, 115a)이 포함하는 유전체 그레인의 평균 입경보다 클 수 있다.
소성 과정시, 유전체에서는 입성장과 치밀화가 동시에 일어나기 때문에 치밀도가 높아질수록 입성장 역시 증가하여 입자 크기가 증가하게 된다.
반대로, 치밀도가 낮은 경우에는 입성장 역시 저해되어 입자 크기가 감소하게 된다.
따라서, 유전체의 밀도보다 상대적으로 높은 제2 영역(114b, 115b) 내에 포함된 유전체 그레인의 평균 입경이 유전체의 밀도보다 상대적으로 낮은 제1 영역(114a, 115a) 내에 포함된 유전체 그레인의 평균 입경보다 큰 특징을 갖는다.
이로 인하여, 소성 미스매치 개선 및 내습 신뢰성 향상의 효과를 얻을 수 있으며, 외부전극과의 밀착력도 향상시킬 수 있어 신뢰성이 향상된 적층 세라믹 커패시터를 구현할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)가 포함하는 유전체 그레인은 Na, Li 및 B을 포함할 수 있다.
또한, 상기 커버부(114, 115)의 제2 영역(114b, 115b)이 포함하는 Na, Li 및 B의 함량은 제1 영역(114a, 115a)이 포함하는 Na, Li 및 B의 함량보다 많을 수 있다.
상기 커버부(114, 115)의 제2 영역(114b, 115b)이 포함하는 Na, Li 및 B의 함량은 제1 영역(114a, 115a)이 포함하는 Na, Li 및 B의 함량보다 많도록 조절함으로써, 상기 커버부(114, 115)의 제2 영역(114b, 115b)의 치밀도를 향상시켜 내습 특성을 개선할 수 있다.
특히, 상기 세라믹 바디(110)의 외측면에 인접한 상기 커버부(114, 115)의 제1 영역(114a, 115a)이 포함하는 Na, Li 및 B의 함량을 상대적으로 작게 함으로써, 제1 외부전극(131) 및 제2 외부전극(132)과의 밀착력이 향상될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
상기 세라믹 분말은 BaTiO3 또는 Ca, Zr, Sn 등이 일부 고용된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3로 표현되는 주성분을 포함한다. 상기 모재 주성분은 분말 형태로 포함될 수 있다.
상기 세라믹 분말은 부성분으로서, Na, Li 및 B을 포함할 수 있으며, 상기 티타늄(Ti) 대비 0 몰 초과 1.0 몰 이하의 함량으로 상기 Na, Li 및 B을 포함한다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다.
다음으로, 상기 세라믹 바디의 외측에 도전성 금속 및 글라스를 포함하는 외부전극을 형성할 수 있다.
상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 외부전극은 상기 세라믹 바디의 외측면에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 외부전극 상에 추가로 도금층을 형성할 수 있다.
상기 도금층은 특별히 제한되는 것은 아니나, 예를 들어 니켈(Ni), 주석(Sn) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
114, 115: 커버부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극

Claims (22)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고,
    상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크고,
    상기 커버부가 포함하는 유전체 그레인은 Na, Li 및 B을 포함하며,
    상기 커버부의 제2 영역이 포함하는 Na, Li 및 B의 함량은 제1 영역이 포함하는 Na, Li 및 B의 함량보다 많은 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하이고, 상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 커버부의 두께(tc) 대비 상기 제2 영역의 두께(t2)의 비율(t2/tc)이 t2/tc ≤ 0.5 를 만족하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 커버부의 두께(tc) 대비 상기 제1 영역의 두께(t1)의 비율(t1/tc)이 t1/tc ≥ 0.5 를 만족하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  7. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고,
    상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크고,
    상기 커버부의 두께(tc) 대비 상기 제1 영역의 두께(t1)의 비율(t1/tc)이 t1/tc ≥ 0.5 를 만족하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 커버부의 두께(tc) 대비 상기 제2 영역의 두께(t2)의 비율(t2/tc)이 t2/tc ≤ 0.5 를 만족하는 적층 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 커버부가 포함하는 유전체 그레인은 Na, Li 및 B를 포함하는 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  12. 제7항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하이고, 상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  13. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고,
    상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크고,
    상기 커버부의 제2 영역에 포함된 유전체 그레인의 평균 입경은 제1 영역이 포함하는 유전체 그레인의 평균 입경보다 크며,
    상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  14. 제13항에 있어서,
    상기 커버부의 두께(tc) 대비 상기 제2 영역의 두께(t2)의 비율(t2/tc)이 t2/tc ≤ 0.5 를 만족하는 적층 세라믹 커패시터.
  15. 제13항에 있어서,
    상기 커버부의 두께(tc) 대비 상기 제1 영역의 두께(t1)의 비율(t1/tc)이 t1/tc ≥ 0.5 를 만족하는 적층 세라믹 커패시터.
  16. 제13항에 있어서,
    상기 커버부가 포함하는 유전체 그레인은 Na, Li 및 B를 포함하는 적층 세라믹 커패시터.
  17. 제16항에 있어서,
    상기 커버부의 제2 영역이 포함하는 Na, Li 및 B의 함량은 제1 영역이 포함하는 Na, Li 및 B의 함량보다 많은 적층 세라믹 커패시터.
  18. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고,
    상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크고,
    상기 커버부의 제2 영역에 포함된 유전체 그레인의 평균 입경은 제1 영역이 포함하는 유전체 그레인의 평균 입경보다 크며,
    상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  19. 제18항에 있어서,
    상기 커버부의 두께(tc) 대비 상기 제2 영역의 두께(t2)의 비율(t2/tc)이 t2/tc ≤ 0.5 를 만족하는 적층 세라믹 커패시터.
  20. 제18항에 있어서,
    상기 커버부의 두께(tc) 대비 상기 제1 영역의 두께(t1)의 비율(t1/tc)이 t1/tc ≥ 0.5 를 만족하는 적층 세라믹 커패시터.
  21. 제18항에 있어서,
    상기 커버부가 포함하는 유전체 그레인은 Na, Li 및 B를 포함하는 적층 세라믹 커패시터.
  22. 제21항에 있어서,
    상기 커버부의 제2 영역이 포함하는 Na, Li 및 B의 함량은 제1 영역이 포함하는 Na, Li 및 B의 함량보다 많은 적층 세라믹 커패시터.
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