JP7109933B2 - 積層セラミック電子部品及びその製造方法 - Google Patents
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Description
上記サイドマージン部は、上記側面を上記第2方向から覆い、上記複数のセラミック層よりもホウ素濃度が低い。
上記構成によれば、過焼結を抑制する領域を、表層部の特に過焼結を生じやすい部分のみとすることができる。また、これにより、第1領域側の第2領域においても、ホウ素によるセラミックスの緻密化促進効果を得ることができる。
上記複数のセラミック層よりもホウ素濃度が低いサイドマージン部で、上記側面を上記第2方向から被覆することにより、未焼成のセラミック素体を作製する。
上記未焼成のセラミック素体を焼成する。
図面には、適宜相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
[積層セラミックコンデンサ10の全体構成]
図1~3は、本発明の一実施形態に係る積層セラミックコンデンサ10を示す図である。図2は、積層セラミックコンデンサ10の図1のA-A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB-B'線に沿った断面図である。なお、図1は、本発明の第2実施形態に係る積層セラミックコンデンサ20を示す図でもある。
図3に示すように、積層セラミックコンデンサ10では、容量形成部18を、第1領域18aと第2領域18bとに区分することができる。第1領域18aは、Y軸方向中央部に配置されている。第2領域18bは、第1領域18aとY軸方向両側のサイドマージン部17との間にそれぞれ配置されている。
図4は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。図5~11は積層セラミックコンデンサ10の製造過程を示す図である。以下、積層セラミックコンデンサ10の製造方法について、図4に沿って、図5~11を適宜参照しながら説明する。
ステップS01では、図5に示す積層体116を準備する。積層体116は、内部電極112,113が適宜パターニングされた、ホウ素を含む複数の未焼成の誘電体グリーンシートが積層されて構成されている。これにより、積層体116には、内部電極112,113の間に配置されたホウ素を含む複数の未焼成のセラミック層を有する未焼成の容量形成部118と、カバー部119とが形成されている。
ステップS02では、ステップS01で準備された積層体116の側面Sに未焼成のサイドマージン部117を設けることにより、未焼成のセラミック素体111を作製する。以下、積層体116の側面Sに未焼成のサイドマージン部117を設ける方法の一例について説明する。
ステップS03では、ステップS02で得られた未焼成のセラミック素体111を焼成することにより、図1~3に示す積層セラミックコンデンサ10のセラミック素体11を作製する。つまり、ステップS03によって、積層体116が積層体16になり、サイドマージン部117がサイドマージン部17になる。
ステップS04では、ステップS03で得られたセラミック素体11のX軸方向両端部に外部電極14,15を形成することにより、図1,3に示す積層セラミックコンデンサ10を作製する。ステップS04における外部電極14,15の形成方法は、公知の方法から任意に選択可能である。
(積層セラミックコンデンサ10の作製)
第1実施形態の実施例として、上記製造方法を用いて実施例1~12のサンプルをそれぞれ1000個ずつ作製した。また、比較例として、比較例1~7に係る積層セラミックコンデンサ10のサンプルを、上記の製造方法を用いて、それぞれ1000個ずつ作製した。
次に、作製された積層セラミックコンデンサ10におけるホウ素濃度分布が、上記実施形態にて説明したホウ素濃度分布と一致することを確認するため、LA-ICP-MS(レーザアブレーションICP質量分析)により、積層セラミックコンデンサ10のセラミック素体11のY軸方向に沿ったホウ素濃度分布を測定した。
実施例1~12及び比較例1~7に係る積層セラミックコンデンサ10の各サンプルについて、高温加速寿命及び絶縁抵抗評価を行った。具体的に、実施例1~12における高温加速寿命評価としては、各サンプル50個を、温度150℃、50V/μmの電圧を印加した状態で100分以上保持し、50%故障率が100分以上であれば「A」、100分未満であれば「C」と評価した。なお、「A」と評価されたサンプルは製品として好ましい品質を有する。一方、「C」と評価されたサンプルは品質が悪く、製品として利用することはできない。
[積層セラミックコンデンサ20の構成]
図1は、第2実施形態に係る積層セラミックコンデンサ20の斜視図である。図14は、積層セラミックコンデンサ20の図1のB-B'線に沿った断面図である。以下、積層セラミックコンデンサ10と20との相違点について説明し、同様の構成については適宜その説明を省略する。
積層セラミックコンデンサ20の製造方法は、積層セラミックコンデンサ10の製造方法と比較すると、ステップS01が異なり、ステップS02が無く、以降のステップが共通している。よって、本実施形態に係る積層セラミックコンデンサ20の製造方法では、未焼成のセラミック素体準備、焼成、外部電極形成の順に行われる。以下、最初のステップである未焼成のセラミック素体準備について説明し、以降のステップについては適宜その説明を省略する。
本ステップでは、未焼成のセラミック素体211を準備する。図15は、未焼成のセラミック素体211の分解斜視図である。図15では、説明の便宜上、セラミックシート毎に分解して示している。しかし、実際の未焼成のセラミック素体211では、各セラミックシートが一体化されている。
(積層セラミックコンデンサ20の作製)
第2実施形態の実施例として、上記製造方法を用いて実施例13~15のサンプルをそれぞれ1000個ずつ作製した。また、比較例として、比較例8~11に係る積層セラミックコンデンサ20のサンプルを、上記の製造方法を用いて、それぞれ1000個ずつ作製した。
実施例13~15及び比較例8~11に係る積層セラミックコンデンサ20の各サンプルについて、高温加速寿命及び絶縁抵抗評価を行った。高温加速寿命及び絶縁抵抗評価は、上記の実施例1~12及び比較例1~7と同様の条件及び評価方法を用いた。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
11,21,111,211…セラミック素体
12,13,112,113,22,23,222,223…内部電極
14,15,114,115…外部電極
16,116…積層体
17,117,27…サイドマージン部
227…緩衝層
18,118,28…容量形成部
18a,118a,28a…第1領域
18b,118b,28b…第2領域
19,119,29,229…カバー部
S…側面
Claims (6)
- 第1方向に積層され、ホウ素(B)を含む複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、前記容量形成部を前記第1方向から覆うカバー部と、前記第1方向と直交する第2方向を向いた側面と、を有する積層体と、
前記側面を前記第2方向から覆い、前記複数のセラミック層よりもホウ素濃度が低いサイドマージン部と
を具備し、
前記容量形成部は、前記第2方向の中央部に配置された第1領域と、前記第1領域と前記サイドマージン部との間に配置され、前記複数のセラミック層のホウ素濃度が前記第1領域よりも低く前記サイドマージン部よりも高い第2領域と、を含む
積層セラミック電子部品。 - 請求項1に記載の積層セラミック電子部品であって、
前記第2領域に配置された前記複数のセラミック層は、前記第1領域側から前記サイドマージン側にかけてホウ素濃度が漸減している
積層セラミック電子部品。 - 請求項1又は2に記載の積層セラミック電子部品であって、
前記第2領域の前記第2方向の寸法が1μm以上である
積層セラミック電子部品。 - 請求項1から3のいずれか1項に記載の積層セラミック電子部品であって、
前記第2領域の前記第2方向の寸法が前記積層体及び前記サイドマージン部から構成されるセラミック素体の前記第2方向の寸法の20%以下である
積層セラミック電子部品。 - 第1方向に積層され、ホウ素(B)を含む複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、前記容量形成部を前記第1方向から覆うカバー部と、前記第1方向と直交する第2方向を向いた側面と、を有する積層体を作製し、
前記複数のセラミック層よりもホウ素濃度が低いサイドマージン部で、前記側面を前記第2方向から被覆することにより、未焼成のセラミック素体を作製し、
前記未焼成のセラミック素体を焼成する
積層セラミック電子部品の製造方法。 - 請求項5に記載の積層セラミック電子部品の製造方法であって、
前記複数のセラミック層及び前記サイドマージン部は、一般式ABO3で表されるペロブスカイト構造を主相とするセラミック材料を主成分とし、
前記セラミック材料のBサイトの元素濃度を100atm%としたときに、前記複数のセラミック層のホウ素濃度が0.05atm%以上1.50atm%以下であり、前記サイドマージン部のホウ素濃度が前記複数のセラミック層のホウ素濃度の50%以下である
積層セラミック電子部品の製造方法。
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