KR20140088804A - 적층 세라믹 전자부품 제조방법 및 그 제조방법에 의한 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품 제조방법 및 그 제조방법에 의한 적층 세라믹 전자부품 Download PDF

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Abstract

본 발명은 적층 세라믹 전자부품의 제조방법 및 그 방법에 의해 제조된 적층 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품의 제조방법은 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 복수 개의 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트에 상기 제1 단면 또는 제2 단면으로 인출되고, 상기 제1 측면 및 제2 측면 방향으로 오목한 형상의 측면이 형성된 제1 내부 전극 패턴 및 제2 내부 전극 패턴을 인쇄하는 단계; 및 상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴이 인쇄된 복수 개의 세라믹 그린시트를 적층 및 압착하여 세라믹 본체를 마련하는 단계;를 포함한다.

Description

적층 세라믹 전자부품 제조방법 및 그 제조방법에 의한 적층 세라믹 전자부품{FABRICATING METHOD FOR MULTI LAYER CERAMIC ELECTRONIC DEVICE AND MULTI LAYER CERAMIC ELECTRONIC DEVICE USING THEREOF}
본 발명은 신뢰도가 높은 적층 세라믹 전자제품 제조방법 및 그 방법에 따른 적층 세라믹 전자부품을 제공하는 것이다.
적층 세라믹 전자부품을 제조하기 위하여, 세라믹 파우더, 유기 바인더 및 유기 용제를 혼합하여 세라믹 슬러리를 제조한다. 세라믹 슬러리를 캐리어 필름과 같은 기재 위에 도포 및 건조하여 수 마이크로 미터의 두께로 세라믹 그린시트를 제조한다.
상기 세라믹 그린시트 위에 도전성 페이스트를 인쇄하여 내부전극을 형성하고, 세라믹 그린시트를 기재에서 분리하여 겹쳐 쌓아 올려 수십 수백층까지 적층하여 세라믹 본체를 만든다.
이러한 세라믹 본체를 고온 고압으로 압착하여 딱딱한 적층체를 제조하고, 절단 공정을 거쳐 그린 칩을 제조하고, 소성, 연마 및 도금 공정을 거쳐 적층 세라믹 전자부품이 완성된다.
이러한 적층 세라믹 전자부품의 제조과정에 있어서, 도전성 내부전극이 인쇄된 성형 시트를 원하는 층수만큼 쌓아올려 세라믹 본체를 형성할 수 있다.
특히, 적층수와 도전성 내부전극의 두께의 곱에 해당하는 값만큼 누적 단차가 형성될 수 있는데, 이때 인쇄되는 도전성 내부전극의 패턴 형상에 따라 적층체의 구조 및 누적 단차양이 달라질 수 있다.
누적 단차가 커질수록 적층 세라믹 전자부품의 변형 및 크랙을 유도할 수 있으므로 이러한 누적 단차를 제거하기 위한 다양한 시도가 이루어지고 있다.
한편, 내부 전극 패턴은 적층 및 압착 과정에서 균일하게 신장되는 것이 아니라 가운데 부분이 더욱 많이 신장되어 항아리 형상을 갖게 될 수 있다.
이럴 경우, 세라믹층 위에 직사각형 형상의 내부 전극 패턴을 인쇄하였을 지라도 적층 및 압착된 후에 내부 전극 패턴은 두 측면이 볼록한 항아리 형상을 갖게 된다.
이로 인하여, 제조가 완료된 적층 세라믹 전자부품은 상기의 내부전극 늘어남으로 인하여 측면에서 비침 불량이 발생할 수 있어 외관 불량 및 전기적 특성 불량으로 이어질 수 있다.
이로 인하여 적층 세라믹 전자부품의 신뢰성에 악영향을 미치고 있는 실정이다.
일본공개특허공보 1995-220908
본 발명은 신뢰도가 높은 적층 세라믹 전자제품 제조방법 및 그 방법에 따른 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 제조방법은 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 복수 개의 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트에 상기 제1 단면 또는 제2 단면으로 인출되고, 상기 제1 측면 및 제2 측면 방향으로 오목한 형상의 측면이 형성된 제1 내부 전극 패턴 및 제2 내부 전극 패턴을 인쇄하는 단계; 및 상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴이 인쇄된 복수 개의 세라믹 그린시트를 적층 및 압착하여 세라믹 본체를 마련하는 단계;를 포함한다.
상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴에서의 오목한 형상 부분의 폭은 상기 전체 내부전극 패턴 폭의 80 내지 90%일 수 있다.
상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이는 10 ㎛ 이하일 수 있다.
상기 세라믹 본체를 마련하는 단계는 상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 제1 단면 또는 제2 단면에 노출된 영역의 폭에 대한 제1 단면에서 제2 단면 사이의 1/2 지점에서의 폭의 비가 100 내지 110%를 만족하도록 수행될 수 있다.
상기 세라믹 본체의 제1 측면 및 제2 측면에 형성되는 마진(margin)부의 길이의 편차가 5㎛ 이하일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수 개의 세라믹층이 적층되고, 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하는 세라믹 본체; 및 복수 개의 세라믹층에 제1 측면 또는 제3 측면으로 인출되도록 인쇄되고, 제1 측면 또는 제3 측면에 노출된 길이에 대한 제1 측면에서 제3 측면 사이의 1/2 지점에서의 길이비가 100 내지 110%인 제1 내부 전극 패턴 및 제2 내부 전극 패턴;을 포함한다.
제1 측면과 제3 측면 사이의 가운데 지점에서의 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 길이와 제1 측면 또는 제3 측면으로 인출되는 제1 내부 전극 패턴 및 제2 내부 전극 패턴의 길이의 차가 5㎛ 이하일 수 있다.
상기 세라믹 본체의 제2 측면 및 제4 측면에 형성되는 마진(margin)부의 길이가 편차가 5㎛ 이하일 수 있다.
상기 세라믹 본체의 제1 측면 또는 제3 측면에 형성되어 제1 내부 전극 패턴 또는 제2 내부 전극 패턴에 전기적으로 연결되는 제1 외부 전극 및 제2 외부 전극;을 포함할 수 있다.
본 발명의 일 실시예에 따르면 내부 전극 패턴이 변형되어 적층 세라믹 전자부품 내부에서 발생하는 구조적 결함이 발생하는 것을 방지할 수 있다.
그에 따라 적층 세라믹 전자부품의 전기적 특성이 향상될 수 있으며, 특히 복수개의 내부 전극 패턴이 균일한 형상을 갖게 되어 용량 편차를 감소시킬 수 있다.
그리고, 적층 세라믹 전자부품을 테스트가 쉬워지기 때문에 제품의 불량률을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따라 세라믹 그린시트에 인쇄된 복수개의 내부 전극 패턴을 나타내는 평면도이다.
도 2는 도 1의 S 영역의 확대도이다.
도 3은 본 발명의 일 실시예에 따른 내부 전극 패턴이 인쇄된 세라믹 그린시트를 나타내는 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 전자부품의 사시도이다.
도 5(a)는 도 4에 따른 적층 세라믹 전자부품의 단면을 나타내는 단면도이다.
도 5(b)는 본 발명의 비교예에 따른 적층 세라믹 전자부품의 단면을 나타내는 단면도이다.
도 6은 도 4의 A-A' 방향 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따라 세라믹 그린시트에 인쇄된 복수개의 내부 전극 패턴을 나타내는 평면도이다.
도 2는 도 1의 S 영역의 확대도이다.
도 3은 본 발명의 일 실시예에 따른 내부 전극 패턴이 인쇄된 세라믹 그린시트를 나타내는 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 전자부품의 사시도이다.
도 5(a)는 도 4에 따른 적층 세라믹 전자부품의 단면을 나타내는 단면도이다.
도 5(b)는 본 발명의 비교예에 따른 적층 세라믹 전자부품의 단면을 나타내는 단면도이다.
도 6은 도 4의 A-A' 방향 단면도이다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품 제조방법 및 그 제조방법에 의한 적층 세라믹 전자부품에 대하여 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 서로 마주보는 제1 측면, 제2 측면(S3, S4) 및 서로 마주보는 제1, 제2 단면(S1, S2)을 갖는 복수 개의 세라믹 그린시트(30)를 마련하는 단계; 상기 세라믹 그린시트(30)에 상기 제1 단면(S1) 또는 제2 단면(S2)으로 인출되고, 상기 제1 측면(S3) 및 제2 측면(S4) 방향으로 오목한 형상의 측면이 형성된 제1 내부 전극 패턴 및 제2 내부 전극 패턴을 인쇄하는 단계; 및 상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴이 인쇄된 복수 개의 세라믹 그린시트(30)를 적층 및 압착하여 세라믹 본체(10)를 마련하는 단계;를 포함할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 제1 측면(S3), 제2 측면(S4), 제1 단면(S1) 및 제2 단면(S2)을 가질 수 있다. 상기 세라믹 본체(10)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)는 복수의 유전체층(11)이 적층되어 형성될 수 있다. 상기 세라믹 본체(10)를 구성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(11)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
구체적으로, 도 1을 참조하면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 복수 개의 세라믹 그린시트(30)를 마련할 수 있다.
복수 개의 세라믹 그린시트를 제조하기 위하여, 캐리어 필름(carrier film) 위에 세라믹 슬러리를 도포하여 수행될 수 있다.
세라믹 그린시트(30)는 세라믹 파우더, 유기 바인더 및 유기 용제를 포함하는 세라믹 슬러리가 도포되어 형성된 것으로, 이에 제한되는 것은 아니나 리버스 롤 코터(reverse roll cotter) 등과 같은 방식으로 세라믹 슬러리를 기재 위에 도포하여 세라믹 그린시트(30)를 제조할 수 있다.
본 발명의 일 실시예에 따르면 상기 세라믹 그린시트(30)는 칩 사이즈로 절단되어 복수 개의 유전체층(11)을 구성할 수 있고, 이에 제한되지 않고 세라믹 그린시트(30)가 처음부터 칩 사이즈로 제작되어 별도의 절단 공정을 거치지 않고 유전체층(11)을 구성할 수 있다.
도 1을 참조하면, 상기 세라믹 그린시트(30) 위에 1개 이상의 내부 전극 패턴(20)을 인쇄할 수 있다.
본 발명의 일 실시형태에 따른 내부 전극 패턴(20)의 서로 대향하는 방향의 측면이 오목부를 포함하도록 인쇄될 수 있다.
도 1의 경우 제1 내부 전극 패턴과 제2 내부 전극 패턴이 연결되어 인쇄되어 있으며, 이 후 절단 공정을 통하여 제1 내부 전극 패턴과 제2 내부 전극 패턴으로 분리될 수 있다.
그러나 이에 제한되지 않고 처음부터 세라믹 그린시트에 제1 내부 전극 패턴과 제2 내부 전극 패턴이 개별적으로 인쇄될 수 있다.
본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극 패턴은 각각 서로 대향하는 두 개의 측면이 오목한 형상을 갖도록 인쇄될 수 있다.
상기 제1 및 제2 내부 전극 패턴은 서로 대향하는 측면을 오목한 형상으로 인쇄하기 때문에, 제1 및 제2 내부 전극 패턴이 적층 및 압착과정에서 부분적으로 연신되더라도 적층된 후의 어느 한 부분이 과도하게 늘어나지 않게 되고 직사각형 형상을 갖게 된다.
다시 말해, 상기 제1 및 제2 내부 전극 패턴은 적층 및 압착 과정에서 균일하게 신장되는 것이 아니라 가운데 부분이 더욱 많이 신장되어 항아리 형상을 갖게 될 수 있다.
그에 따라 세라믹층 위에 직사각형 형상의 내부 전극 패턴을 인쇄하였을 지라도 적층 및 압착된 후에 내부 전극 패턴은 두 측면이 볼록한 항아리 형상을 갖게 된다.
그러나, 본 발명의 일 실시형태에 따르면 가장 많이 신장되는 가운데 부분이 오목한 형상을 갖도록 인쇄되기 때문에, 적층 및 압착 공정을 거친 후에 내부 전극 패턴은 직사각형 형상을 갖게 된다.
내부 전극 패턴의 팽창률을 고려하여 직사각형의 내부 전극 패턴이 형성되도록 서로 대향하는 두 개의 측면이 오목한 형상을 갖도록 인쇄하기 때문이다.
도 2를 참조하면, 적층 및 압착된 후에 직사각형 형상을 갖게 하기 위하여, 본 발명의 일 실시형태에 따르면 상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴에서의 오목한 형상 부분의 폭(W-2D)은 상기 전체 내부전극 패턴 폭(W)의 80 내지 90%일 수 있다.
상기와 같이 제1 내부 전극 패턴 또는 제2 내부 전극 패턴에서의 오목한 형상 부분의 폭(W-2D)이 상기 전체 내부전극 패턴 폭(W)의 80 내지 90%를 만족하도록 제조함으로써, 적층 및 압착된 후에 직사각형 형상의 내부전극을 구현할 수 있다.
이로 인하여, 제조된 적층 세라믹 전자부품은 측면에서의 비침 불량 및 전기적 특성 불량이 감소하여 신뢰성이 우수할 수 있다.
상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴에서의 오목한 형상 부분의 폭이 상기 전체 내부전극 패턴 폭의 80% 미만일 경우에는 내부전극의 폭이 너무 작아 정전 용량이 충분히 형성되지 않을 수 있다.
상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴에서의 오목한 형상 부분의 폭이 상기 전체 내부전극 패턴 폭의 90%를 초과하는 경우에는 종래의 패턴과 유사하여 적층 세라믹 전자부품의 비침 불량 및 전기적 특성 불량의 문제가 생길 수 있다.
또한, 상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이(A)는 10 ㎛ 이하일 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이(A)가 10 ㎛ 이하가 되도록 형성함으로써, 크랙 불량이 감소하여 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이가 10 ㎛ 를 초과하는 경우에는 단차가 증가하여 크랙 불량이 발생할 수 있다.
상기 세라믹 본체를 마련하는 단계는 상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 제1 단면 또는 제2 단면에 노출된 영역의 폭에 대한 제1 단면에서 제2 단면 사이의 1/2 지점에서의 폭의 비가 100 내지 110%를 만족하도록 수행될 수 있다.
상기 세라믹 본체의 제1 측면 및 제2 측면에 형성되는 마진(margin)부의 길이의 편차가 5㎛ 이하일 수 있다.
상기의 특징은 후술하는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에서 자세히 설명하도록 한다.
한편, 도 3에 도시된 것과 같은 내부 전극 패턴(20)이 인쇄된 세라믹 그린시트(30)를 제1 내부 전극 패턴 또는 제2 내부 전극 패턴을 포함하도록 절단하면, 내부전극 패턴이 인쇄된 복수 개의 세라믹 그린시트가 제조될 수 있다.
도 3을 참조하면, 제1 유전체층(11)에는 제1 내부 전극 패턴이 인쇄되어 제1 내부전극(21)을 형성할 수 있으며, 제2 유전체층(11)에는 제2 내부 전극 패턴이 인쇄되어 제2 내부전극(22)을 형성할 수 있다.
상기 제1 내부 전극 패턴은 제1 유전체층(11)의 제1 단면(S1)으로 인출되도록 형성되고 제2 내부 전극 패턴은 제2 유전체층(11)의 제2 단면(S2)으로 인출되도록 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 유전체층과 제2 유전체층은 서로 제1 측면, 제2 측면, 제1 단면 및 제2 단면이 일치하도록 적층될 수 있고, 또한 제1 내부 전극 패턴과 제2 내부 전극 패턴이 서로 교차 적층 되도록 서로 번갈아가며 적층될 수 있다.
본 발명의 일 실시형태에 따르면, 도 1에 도시된 것과 같은 세라믹 그린시트(30)가 적층된 후 도 3에 도시된 것과 같은 복수 개의 유전체층이 적층되는 구조를 갖도록 절단될 수 있으며, 이에 제한되는 것은 아니고 세라믹 그린시트(30)를 절단한 뒤 복수 개의 유전체층을 적층할 수도 있다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수의 유전체층(11)을 포함하며, 서로 마주보는 제1 측면, 제2 측면(S3, S4) 및 서로 마주보는 제1, 제2 단면(S1, S2)을 갖는 세라믹 본체(10); 및 상기 복수의 유전체층(11)에 상기 제1 단면(S1) 또는 제2 단면(S2)으로 인출되도록 형성되고, 상기 제1 단면(S1) 또는 제2 단면(S2)에 노출된 영역의 폭(W)에 대한 상기 제1 단면에서 제2 단면 사이의 1/2 지점에서의 폭의 비가 100 내지 110%를 만족하는 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
이하에서는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 중복되는 부분은 생략하도록 한다.
상기 세라믹 본체(10)는 복수 개의 유전체층(11)이 적층되어 형성된 것으로, 한 개의 유전체층(11)은 1 내지 10㎛의 두께를 가지며, 수십 내지 수백층까지 적층될 수 있다.
상기 세라믹 본체(10) 내부에는 1층 이상의 유전체층(11)을 사이에 두고 적층된 제1 내부 전극 및 제2 내부 전극(21, 22)을 포함하고, 상기 제1 내부 전극 및 제2 내부 전극(21, 22)은 각각 세라믹 본체(10)의 제1 단면 및 제2 단면으로 인출될 수 있다.
본 발명의 다른 실시형태에 따르면, 제1 및 제2 내부전극(21, 22)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다.
내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
제1 내부 전극 및 제2 내부 전극은 1 내지 5㎛의 두께를 갖도록 복수 개의 유전체층에 인쇄되며, 복수 개의 유전체층이 적층되어 쌓아 올려진 경우 세라믹 본체 내부에서 적층수와 내부 전극 패턴의 두께의 곱만큼의 누적 단차가 발생하게 된다.
이러한 누적 단차를 없애기 위하여 내부 전극 패턴이 인쇄된 복수 개의 유전체층을 적층할 때에 온도와 압력을 부과하여 벌크(bulk)화하거나 단층(Mono-layer)화하여 누적 단차를 함몰시킬 수 있다.
상기와 같이 누적 단차를 함몰시키는 과정에서 내부 전극 패턴의 형상이 변형될 수 있다.
상기 내부 전극 패턴이 형성된 복수 개의 유전체층에 온도와 압력을 가하면 복수 개의 유전체층 사이의 물질 유동에 의하여 누적 단차가 해소되나, 유전체층과 내부 전극 패턴의 연신량이 증가할 수 있다.
이에 따라 내부 전극 패턴의 일부분이 과도하게 연신되어 내부 전극 패턴의 형상이 변형되고, 내부 전극 패턴이 많이 연신된 부분의 마진부가 얇아져 마진부의 형상이 불균일해지는 결과를 초래한다.
적층 세라믹 전자부품을 제조하고 내부 전극에 전압을 인가하면, 피에조(piezo) 현상에 의하여 내부 전극의 체적이 팽창된다. 이 경우, 내부 전극 패턴이 많이 연신되어 상대적으로 얇은 두께를 갖는 마진부에 크랙이 발생하게 되고, 마진부의 절연 전압(Break Down Voltage; BDV)이 저하되는 결과를 초래할 수 있다.
또한, 상기 내부 전극에 전압 인가 시 동일한 층 내에서 상대적으로 연신이 많이 되어 얇아진 부분에 전계가 집중되어, 내부 전극 내부에서도 전류-저항 특성이 불균일 해지고 내부 전극이 쇼트(short)되는 등의 여러 가지 문제가 발생할 수 있다.
그러나, 본 발명의 다른 실시형태에 따르면 내부 전극 패턴이 불규칙하게 연신되어 마진부가 협소해지는 것을 방지할 수 있다.
이에 따라 적층 세라믹 전자부품에 크랙이 발생하거나, 비침 불량에 따른 외관 불량을 방지할 수 있다.
도 5a를 참조하면, 상기 복수 개의 유전체층이 적층된 세라믹 본체(10)의 단면을 나타내고 있다.
본 발명의 다른 실시형태에 따른 세라믹 본체(10)의 단면을 나타내는 도 5(a)를 참조하면, 상기 세라믹 본체(10)는 복수의 유전체층(11)이 적층된 구조를 갖게 되며, 제1 및 제2 내부 전극(21, 22)은 상기 유전체층(11)을 사이에 두고 적층되는 구조를 갖게 된다.
즉, 세라믹 본체(10)에서 인출되는 복수 개의 제1 및 제2 내부 전극(21, 22)의 윤곽선(outline)은 직사각형 형상을 갖게 된다.
본 발명의 비교예에 따라서 오목부가 형성되지 않은 내부 전극 패턴이 적층된 세라믹 본체를 나타내는 도 5b를 참조하면, 복수 개의 유전체층(11')이 적층된 구조를 갖게 되며, 상기 복수 개의 유전체층(11') 사이에는 복수 개의 내부 전극 (21')이 세라믹층(11')을 사이에 두고 항아리 형상으로 적층되는 구조를 갖게 된다.
즉, 비교예의 세라믹 본체에서 인출되는 복수 개의 내부 전극(21')의 윤곽선은 항아리 형상을 갖게 된다.
이는 내부 전극 패턴이 적층 및 압착되면서 가운데 부분이 특히 응력을 많이 받게 되어 다른 부분에 비하여 많이 연신되기 때문에 발생하는 현상이다.
이는, 내부 전극 패턴에 온도 및 압력을 가하여 내부 전극 패턴이 신장하는 과정에서 가운데 부분이 많이 신장하기 때문에 발생하는 결과이다.
그러나, 본 발명의 다른 실시형태에 따르면 제1 및 제2 내부 전극 패턴의 서로 대향하는 측면이 오목한 형상을 갖도록 인쇄되기 때문에 가운데 부분이 연신되게 되면 제1 및 제2 내부 전극 패턴은 직사각형 형상을 갖게 된다.
그에 따라, 도 5(a)를 참조하면, 세라믹 본체 내부에서의 복수 개의 내부 전극(21)이 인출된 인출면은 직사각형 윤곽선을 갖게 된다.
도 4의 A-A' 방향 단면도를 나타내는 도 6을 참조하면, 적층 및 압착 공정을 거친 세라믹 본체(10) 내부에 형성된 제1 내부 전극(21)은 직사각형 형상을 갖는 것을 알 수 있다.
보다 구체적으로, 내부 전극의 인출면에서의 폭을 a, 내부 전극과 인접한 내부 전극이 닿는 지점의 폭을 b, 내부 전극의 1/4 지점의 폭을 c, 내부 전극 패턴의 1/2 지점의 폭을 d라고 정의하면, a:d는 1:1 내지 1:1.1 값을 가질 수 있다.
적층 및 압착 공정을 거친 후에 내부 전극(21)은 가운데 부분이 많이 신장되는 구조를 갖게 된다. 특히 1/2 지점의 폭인 d 지점이 가장 많이 신장하게 되고, 그 다음 1/4 지점의 폭 c가 많이 신장하고, 인접한 내부 전극과 닿는 지점의 폭 b 그리고 내부 전극의 인출면의 폭 a 순으로 신장하게 된다.
본 발명의 다른 실시형태에 따르면, 상기 제1 단면(S1) 또는 제2 단면(S2)에 노출된 영역의 폭(W)에 대한 상기 제1 단면에서 제2 단면 사이의 1/2 지점에서의 폭의 비가 100 내지 110%를 만족할 수 있다.
즉 1/2 지점의 내부 전극 패턴의 폭 d는 내부 전극 패턴의 인출면의 폭 a와 같거나 10% 정도 큰 값을 가질 수 있다.
한편, 본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 내부 전극 패턴은 서로 대향하는 측면이 오목한 형상을 갖도록 인쇄되고, 적층 및 압착 공정을 거쳐 직사각형 형상을 갖게 되기 때문에 마진부 역시 균일한 두께를 갖게 된다.
본 발명의 일 실시예에 따르면 상기 세라믹 본체의 제1 측면 및 제2 측면에 형성되는 마진(margin)부의 길이의 편차가 5㎛ 이하일 수 있다.
그에 따라, 적층형 세라믹 전자부품에서 마진부는 균일한 두께를 갖게 되므로 크랙이 집중되는 현상이나, 그에 따라 내부 전극 패턴이 쇼트되는 현상을 방지할 수 있다
아래의 표 1은 본 발명의 실시예와 종래의 비교예에 따른 비침 불량 여부의 빈도수 및 그에 따른 불량률(PPM)을 비교한 표이다.
불량수 불량률(PPM)
비교예 2/2000 1000
실시예 0/2000 0
상기 표 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 비침 불량이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
반면, 비교예의 경우에는 비침 불량이 발생하고 있음을 알 수 있다.
아래의 표 2는 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이(A)에 따른 크랙 불량 여부를 비교한 표이다.
제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이(A)
(㎛)		 크랙 불량 여부
0 ○
10 ○
20 ×
○: 불량률 5% 이하
×: 불량률 10% 이상
상기 표 2를 참조하면, 본 발명의 일 실시형태에 따라 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이(A)가 10μm 이하의 경우에 크랙 불량이 적어 신뢰성이 우수함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체 11: 유전체층
20: 내부전극 패턴
21, 22: 제1 및 제2 내부전극
30: 세라믹 그린시트
31, 32: 제1 및 제2 외부전극

Claims (7)

  1. 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 복수 개의 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트에 상기 제1 단면 또는 제2 단면으로 인출되고, 상기 제1 측면 및 제2 측면 방향으로 오목한 형상의 측면이 형성된 제1 내부 전극 패턴 및 제2 내부 전극 패턴을 인쇄하는 단계; 및
    상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴이 인쇄된 복수 개의 세라믹 그린시트를 적층 및 압착하여 세라믹 본체를 마련하는 단계;
    를 포함하는 적층 세라믹 전자부품 제조방법.
  2. 제1항에 있어서,
    상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴에서의 오목한 형상 부분의 폭은 상기 전체 내부전극 패턴 폭의 80 내지 90%인 적층 세라믹 전자부품 제조방법.
  3. 제1항에 있어서,
    상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 단부에서 오목한 형상이 시작되는 지점까지의 길이는 10 ㎛ 이하인 적층 세라믹 전자부품 제조방법.
  4. 제1항에 있어서,
    상기 세라믹 본체를 마련하는 단계는 상기 제1 내부 전극 패턴 또는 제2 내부 전극 패턴의 제1 단면 또는 제2 단면에 노출된 영역의 폭에 대한 제1 단면에서 제2 단면 사이의 1/2 지점에서의 폭의 비가 100 내지 110%를 만족하도록 수행되는 적층 세라믹 전자부품 제조방법.
  5. 제1항에 있어서,
    상기 세라믹 본체의 제1 측면 및 제2 측면에 형성되는 마진(margin)부의 길이의 편차가 5㎛ 이하인 적층 세라믹 전자부품 제조방법.
  6. 복수의 유전체층을 포함하며, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 및
    상기 복수의 유전체층에 상기 제1 단면 또는 제2 단면으로 인출되도록 형성되고, 상기 제1 단면 또는 제2 단면에 노출된 영역의 폭에 대한 상기 제1 단면에서 제2 단면 사이의 1/2 지점에서의 폭의 비가 100 내지 110%를 만족하는 제1 및 제2 내부전극;
    을 포함하는 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 세라믹 본체의 제1 측면 및 제2 측면에 형성되는 마진(margin)부의 길이의 편차가 5㎛ 이하인 적층 세라믹 전자부품.
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