KR20180097448A - 적층 세라믹 전자부품의 제조 방법 - Google Patents
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- 239000000919 ceramic Substances 0.000 title claims abstract description 183
- 238000000034 method Methods 0.000 title claims abstract description 111
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000005520 cutting process Methods 0.000 claims abstract description 157
- 239000013527 degreasing agent Substances 0.000 claims abstract description 82
- 238000005237 degreasing agent Methods 0.000 claims abstract description 82
- 239000011241 protective layer Substances 0.000 claims abstract description 62
- 239000010410 layer Substances 0.000 claims abstract description 29
- 238000000227 grinding Methods 0.000 claims description 65
- 239000007788 liquid Substances 0.000 claims description 54
- 238000004140 cleaning Methods 0.000 claims description 42
- 238000004506 ultrasonic cleaning Methods 0.000 claims description 41
- 239000002173 cutting fluid Substances 0.000 claims description 29
- 239000006061 abrasive grain Substances 0.000 claims description 17
- 150000005215 alkyl ethers Chemical class 0.000 claims description 16
- 239000002202 Polyethylene glycol Substances 0.000 claims description 12
- 229920001223 polyethylene glycol Polymers 0.000 claims description 12
- 229920001515 polyalkylene glycol Polymers 0.000 claims description 11
- -1 polyethylene Polymers 0.000 claims description 11
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 claims description 10
- 229910019142 PO4 Inorganic materials 0.000 claims description 8
- RYCLIXPGLDDLTM-UHFFFAOYSA-J tetrapotassium;phosphonato phosphate Chemical group [K+].[K+].[K+].[K+].[O-]P([O-])(=O)OP([O-])([O-])=O RYCLIXPGLDDLTM-UHFFFAOYSA-J 0.000 claims description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 claims description 7
- 239000010452 phosphate Substances 0.000 claims description 7
- 125000004432 carbon atom Chemical group C* 0.000 claims description 6
- 125000000217 alkyl group Chemical group 0.000 claims description 5
- 239000004698 Polyethylene Substances 0.000 claims description 4
- 235000011180 diphosphates Nutrition 0.000 claims description 4
- 229920000573 polyethylene Polymers 0.000 claims description 4
- XPPKVPWEQAFLFU-UHFFFAOYSA-J diphosphate(4-) Chemical group [O-]P([O-])(=O)OP([O-])([O-])=O XPPKVPWEQAFLFU-UHFFFAOYSA-J 0.000 claims description 3
- 229920001410 Microfiber Polymers 0.000 claims description 2
- 239000003658 microfiber Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 description 32
- 239000003985 ceramic capacitor Substances 0.000 description 31
- 238000011282 treatment Methods 0.000 description 21
- 238000007665 sagging Methods 0.000 description 19
- 229920005989 resin Polymers 0.000 description 15
- 239000011347 resin Substances 0.000 description 15
- 238000001035 drying Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 10
- 238000010304 firing Methods 0.000 description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 10
- 239000000853 adhesive Substances 0.000 description 9
- 230000001070 adhesive effect Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 238000010030 laminating Methods 0.000 description 7
- 229910010293 ceramic material Inorganic materials 0.000 description 6
- 239000012530 fluid Substances 0.000 description 6
- 238000003475 lamination Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 238000005238 degreasing Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 235000021317 phosphate Nutrition 0.000 description 5
- 238000007517 polishing process Methods 0.000 description 5
- 239000011230 binding agent Substances 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 230000002706 hydrostatic effect Effects 0.000 description 4
- 238000013507 mapping Methods 0.000 description 4
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 4
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 3
- 239000001913 cellulose Substances 0.000 description 3
- 229920002678 cellulose Polymers 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000001804 emulsifying effect Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910001252 Pd alloy Inorganic materials 0.000 description 2
- 239000004372 Polyvinyl alcohol Substances 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 125000002947 alkylene group Chemical group 0.000 description 2
- 239000002216 antistatic agent Substances 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 235000014113 dietary fatty acids Nutrition 0.000 description 2
- 239000002270 dispersing agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000194 fatty acid Substances 0.000 description 2
- 229930195729 fatty acid Natural products 0.000 description 2
- 150000002334 glycols Chemical class 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000003698 laser cutting Methods 0.000 description 2
- 230000033001 locomotion Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229920002451 polyvinyl alcohol Polymers 0.000 description 2
- 229940048084 pyrophosphate Drugs 0.000 description 2
- 238000005096 rolling process Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 235000019830 sodium polyphosphate Nutrition 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- FFJCNSLCJOQHKM-CLFAGFIQSA-N (z)-1-[(z)-octadec-9-enoxy]octadec-9-ene Chemical compound CCCCCCCC\C=C/CCCCCCCCOCCCCCCCC\C=C/CCCCCCCC FFJCNSLCJOQHKM-CLFAGFIQSA-N 0.000 description 1
- NKJOXAZJBOMXID-UHFFFAOYSA-N 1,1'-Oxybisoctane Chemical compound CCCCCCCCOCCCCCCCC NKJOXAZJBOMXID-UHFFFAOYSA-N 0.000 description 1
- LTSWUFKUZPPYEG-UHFFFAOYSA-N 1-decoxydecane Chemical compound CCCCCCCCCCOCCCCCCCCCC LTSWUFKUZPPYEG-UHFFFAOYSA-N 0.000 description 1
- FDCJDKXCCYFOCV-UHFFFAOYSA-N 1-hexadecoxyhexadecane Chemical compound CCCCCCCCCCCCCCCCOCCCCCCCCCCCCCCCC FDCJDKXCCYFOCV-UHFFFAOYSA-N 0.000 description 1
- DKZRLCHWDNEKRH-UHFFFAOYSA-N 1-nonoxynonane Chemical compound CCCCCCCCCOCCCCCCCCC DKZRLCHWDNEKRH-UHFFFAOYSA-N 0.000 description 1
- HBXWUCXDUUJDRB-UHFFFAOYSA-N 1-octadecoxyoctadecane Chemical compound CCCCCCCCCCCCCCCCCCOCCCCCCCCCCCCCCCCCC HBXWUCXDUUJDRB-UHFFFAOYSA-N 0.000 description 1
- 229920000742 Cotton Polymers 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229920000388 Polyphosphate Polymers 0.000 description 1
- 229920002396 Polyurea Polymers 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010344 co-firing Methods 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- LYCAIKOWRPUZTN-UHFFFAOYSA-N ethylene glycol Natural products OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- WGCNASOHLSPBMP-UHFFFAOYSA-N hydroxyacetaldehyde Natural products OCC=O WGCNASOHLSPBMP-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 150000003013 phosphoric acid derivatives Chemical class 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 229920001281 polyalkylene Polymers 0.000 description 1
- 239000001205 polyphosphate Substances 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- OQZCJRJRGMMSGK-UHFFFAOYSA-M potassium metaphosphate Chemical compound [K+].[O-]P(=O)=O OQZCJRJRGMMSGK-UHFFFAOYSA-M 0.000 description 1
- 235000019828 potassium polyphosphate Nutrition 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- FQENQNTWSFEDLI-UHFFFAOYSA-J sodium diphosphate Chemical compound [Na+].[Na+].[Na+].[Na+].[O-]P([O-])(=O)OP([O-])([O-])=O FQENQNTWSFEDLI-UHFFFAOYSA-J 0.000 description 1
- 229940048086 sodium pyrophosphate Drugs 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 235000019818 tetrasodium diphosphate Nutrition 0.000 description 1
- 239000001577 tetrasodium phosphonato phosphate Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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Abstract
절단 측면에 단락 부분이 발생되기 어려우면서, 쇼트 불량율이 낮은 적층 세라믹 전자부품의 제조 방법을 제공하는 것.
적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 미소성의 상태에 있는 복수의 세라믹층과 복수의 내부전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부전극이 노출된 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 미소성의 세라믹 보호층을 형성함으로써 미소성의 부품 본체를 얻는 공정과, 상기 미소성의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자부품의 제조 방법으로서, 상기 절단 측면을 탈지제로 처리하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법.
적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 미소성의 상태에 있는 복수의 세라믹층과 복수의 내부전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부전극이 노출된 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 미소성의 세라믹 보호층을 형성함으로써 미소성의 부품 본체를 얻는 공정과, 상기 미소성의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자부품의 제조 방법으로서, 상기 절단 측면을 탈지제로 처리하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법.
Description
본 발명은 적층 세라믹 전자부품의 제조 방법에 관한 것이다.
적층 세라믹 전자부품의 일례로서 적층 세라믹 콘덴서를 들 수 있다. 적층 세라믹 콘덴서를 제조하기 위해서는, 예를 들면 내부전극이 형성된 세라믹 그린 시트를 적층하고, 얻어진 미소성의 부품 본체를 소성한 후, 소결한 부품 본체의 마주 보고 대향하는 단면(端面)에 외부전극을 형성한다. 이로 인해, 양측의 단면에 인출된 내부전극이 외부전극과 전기적으로 접속된 적층 세라믹 콘덴서가 얻어진다.
최근에 전자부품의 소형화 및 고기능화에 따라서 적층 세라믹 콘덴서에는 소형화 및 고용량화가 요구되고 있다. 적층 세라믹 콘덴서의 소형화 및 고용량화를 실현하기 위해서는 세라믹 그린 시트 상을 점유하는 내부전극의 유효면적, 즉, 서로 대향하는 내부전극의 면적을 크게 하는 것이 유효하다.
예를 들면, 특허문헌 1에는 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 미소성의 상태에 있는 복수의 세라믹층과 복수의 내부전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부전극이 노출된 상태에 있는 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 세라믹 페이스트를 도포하여 미소성의 세라믹 보호층을 형성함으로써 미소성의 부품 본체를 얻는 공정과, 상기 미소성의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자부품의 제조 방법이 개시되어 있다.
특허문헌 1에 기재된 방법에서는 측면에 내부전극이 노출되도록 머더 블록을 절단함으로써 서로 대향하는 내부전극의 면적을 크게 하고 있다. 그러나, 머더 블록의 절단에는 다이싱 등의 방법이 이용되고 있어서 절단 시의 응력에 의해 내부전극이 늘어난다. 그렇기 때문에, 내부전극 간의 거리가 짧아질수록 내부전극이 층간을 걸쳐서 접촉하는 부분(이하, 단락(短絡) 부분이라고도 함)이 절단 측면에 발생되기 쉬워진다. 이러한 상태로 칩 부품을 제작하면 탈지 후의 단계에서의 쇼트 불량율이 증가한다. 이상으로 인해, 고용량의 적층 세라믹 콘덴서를 제조하는 방법에 있어서는 절단 측면에 단락 부분이 발생되어 쇼트 불량율이 높아진다는 문제가 우려된다.
한편, 상기 문제는 적층 세라믹 콘덴서를 제조하는 경우에 한정되지 않고, 적층 세라믹 콘덴서 이외의 적층 세라믹 전자부품을 제조하는 경우에 공통되는 문제이다.
본 발명은 상기 문제를 해결하기 위해서 실시된 것이며, 절단 측면에 단락 부분이 발생되기 어려우면서, 쇼트 불량율이 낮은 적층 세라믹 전자부품의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 적층 세라믹 전자부품의 제조 방법은, 제1 양태에 있어서, 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 미소성의 상태에 있는 복수의 세라믹층과 복수의 내부전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부전극이 노출된 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 미소성의 세라믹 보호층을 형성함으로써 미소성의 부품 본체를 얻는 공정과, 상기 미소성의 부품 본체를 소성하는 포함하는 적층 세라믹 전자부품의 제조 방법으로서, 상기 절단 측면을 탈지제로 처리하는 것을 특징으로 한다.
본 발명의 제1 양태에서는 내부전극이 노출되어 있는 그린 칩의 절단 측면을 탈지제로 처리함으로써 절단 시에 발생한 내부전극의 늘어짐을 제거할 수 있다. 따라서, 절단 측면에 단락 부분이 발생되기 어려워지기 때문에 쇼트 불량율을 낮출 수 있다. 이것은 내부전극을 형성하기 위한 도전성 페이스트에 포함되는 수지 성분이 탈지제의 작용에 의해 유화 및/또는 탈지되고, 그 결과, 내부전극이 늘어져 있는 부분이 절단 측면으로부터 탈락되기 때문이라고 생각된다. 한편, 세라믹층을 형성하기 위한 세라믹 그린 시트에 포함되는 수지 성분도 탈지제의 작용에 의해 유화 및/또는 탈지되는 경우도 있는데, 통상은 세라믹 그린 시트와 비교하여 도전성 페이스트에 포함되는 수지 성분의 양이 적기 때문에 세라믹 그린 시트와 도전성 페이스트에서 동일 정도의 수지 성분이 유화 및/또는 탈지된다고 가정하면, 내부전극을 구성하는 금속 성분이 우선적으로 탈락되어 간다고 생각된다.
본 발명의 적층 세라믹 전자부품의 제조 방법은, 제2 양태에 있어서, 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 제1 방향의 절단선을 따라 절단함으로써 미소성의 상태에 있는 복수의 세라믹층과 복수의 내부전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부전극이 노출된 복수의 봉상의 그린 블록체를 얻는 공정과, 상기 절단 측면에 미소성의 세라믹 보호층을 형성하는 공정과, 상기 미소성의 세라믹 보호층이 형성된 상기 봉상의 그린 블록체를 상기 제1 방향에 직교하는 제2 방향의 절단선을 따라 절단함으로써 복수의 미소성의 부품 본체를 얻는 공정과, 상기 미소성의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자부품의 제조 방법으로서, 상기 절단 측면을 탈지제로 처리하는 것을 특징으로 한다.
본 발명의 제2 양태에서는 내부전극이 노출되어 있는 봉상의 그린 블록체의 절단 측면을 탈지제로 처리함으로써 본 발명의 제1 양태와 마찬가지로 절단 시에 발생한 내부전극의 늘어짐을 제거할 수 있다. 따라서, 절단 측면에 단락 부분이 발생되기 어려워지기 때문에 쇼트 불량율을 낮출 수 있다.
이하, 본 발명의 제1 양태 및 제2 양태를 특별히 구별하지 않을 경우, 간단히 "본 발명의 적층 세라믹 전자부품의 제조 방법"이라고 한다.
본 발명의 적층 세라믹 전자부품의 제조 방법에 있어서, 상기 복수의 그린 칩을 얻는 공정 또는 상기 복수의 봉상의 그린 블록체를 얻는 공정에서는 상기 머더 블록을 다이싱에 의해 절단하고, 상기 다이싱에 이용되는 절삭액에 상기 탈지제가 포함되어 있는 것이 바람직하다.
다이싱에 이용되는 절삭액에 탈지제가 포함되어 있으면, 절단 측면을 탈지제로 처리하는 공정을 별도로 실시할 필요가 없기 때문에 쇼트 불량율이 낮은 적층 세라믹 전자부품을 효율적으로 제조할 수 있다.
본 발명의 적층 세라믹 전자부품의 제조 방법은 상기 미소성의 세라믹 보호층을 형성하기 전의 상기 절단 측면에 대하여 숫돌 입자를 이용한 연삭 처리 또는 바이트를 이용한 절삭 처리를 실시하는 공정을 더 포함하고, 상기 연삭 처리에 이용되는 연삭액 또는 상기 절삭 처리에 이용되는 절삭액에 상기 탈지제가 포함되어 있는 것이 바람직하다.
절단 측면에 대하여 연삭 처리 또는 절삭 처리를 실시함으로써 절단 시에 발생한 내부전극의 늘어짐을 제거할 수 있다. 이 때, 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 탈지제를 포함시킴으로써 내부전극의 늘어짐을 더 제거할 수 있다. 또한, 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 탈지제가 포함되어 있으면, 절단 측면을 탈지제로 처리하는 공정을 별도로 실시할 필요가 없기 때문에 쇼트 불량율이 낮은 적층 세라믹 전자부품을 효율적으로 제조할 수 있다.
본 발명의 적층 세라믹 전자부품의 제조 방법은, 상기 연삭 처리 또는 상기 절삭 처리를 실시한 후, 상기 미소성의 세라믹 보호층을 형성하기 전의 상기 절단 측면에 대하여 초음파 세정을 실시하는 공정을 더 포함해도 되고, 상기 초음파 세정에 이용되는 세정액에 상기 탈지제가 포함되어 있는 것이 바람직하다.
연삭 처리 또는 절삭 처리를 실시한 후, 탈지제를 포함하는 세정액을 이용하여 절단 측면을 초음파 세정함으로써 절단 시에 발생한 내부전극의 늘어짐을 더 제거할 수 있다.
본 발명의 적층 세라믹 전자부품의 제조 방법은 상기 머더 블록을 절단한 후, 상기 미소성의 세라믹 보호층을 형성하기 전의 상기 절단 측면에 대하여 초음파 세정을 실시하는 공정을 더 포함하고, 상기 초음파 세정에 이용되는 세정액에 상기 탈지제가 포함되어 있는 것이 바람직하다.
머더 블록을 절단한 후, 탈지제를 포함하는 세정액을 이용하여 절단 측면을 초음파 세정함으로써 절단 시에 발생한 내부전극의 늘어짐을 제거할 수 있다.
본 발명의 적층 세라믹 전자부품의 제조 방법에 있어서 상기 탈지제는 축합 인산염을 포함하는 것이 바람직하다. 상기 축합 인산염은 피로인산염인 것이 바람직하고, 피로인산 칼륨인 것이 보다 바람직하다.
피로인산 칼륨 등의 축합 인산염은 내부전극을 형성하기 위한 도전성 페이스트에 포함되는 수지 성분을 유화 및/또는 탈지하는 작용을 가지기 때문에 절단 시에 발생한 내부전극의 늘어짐을 제거할 수 있다.
본 발명의 적층 세라믹 전자부품의 제조 방법에 있어서, 상기 탈지제는 알킬기의 탄소수가 1 이상 12 이하인 폴리알킬렌글리콜알킬에테르를 포함하는 것이 바람직하다. 상기 폴리알킬렌글리콜알킬에테르는 폴리에틸렌글리콜알킬에테르인 것이 바람직하고, 폴리에틸렌글리콜라우릴에테르인 것이 보다 바람직하다.
폴리에틸렌글리콜라우릴에테르 등의 폴리알킬렌글리콜알킬에테르는 내부전극을 형성하기 위한 도전성 페이스트에 포함되는 수지 성분을 유화 및/또는 탈지하는 작용을 가지기 때문에 절단 시에 발생한 내부전극의 늘어짐을 제거할 수 있다.
본 발명의 적층 세라믹 전자부품의 제조 방법에 있어서 상기 탈지제를 포함하는 액의 온도는 10℃ 이상, 70℃ 이하인 것이 바람직하다.
탈지제를 포함하는 액의 온도가 높을수록 내부전극을 형성하기 위한 도전성 페이스트에 포함되는 수지 성분이 유화 및/또는 탈지되기 쉬워지기 때문에, 탈지제를 포함하는 액의 온도를 10℃ 이상, 70℃ 이하로함으로써 절단 시에 발생한 내부전극의 늘어짐이 제거되기 쉬워진다.
본 발명에 의하면, 절단 측면에 단락 부분이 발생되기 어려우면서, 쇼트 불량율이 낮은 적층 세라믹 전자부품의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 적층 세라믹 전자부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도(斜視圖)이다.
도 2는 도 1에 도시하는 적층 세라믹 콘덴서를 구성하는 부품 본체의 일례를 모식적으로 나타내는 사시도이다.
도 3은 도 2에 도시하는 부품 본체를 제작하기 위해서 준비되는 그린 칩의 일례를 모식적으로 나타내는 사시도이다.
도 4는 도 3에 도시하는 그린 칩을 제작하기 위해서 준비되는 내부전극 패턴이 형성된 세라믹 그린 시트의 일례를 모식적으로 나타내는 평면도이다.
도 5(a)는 도 4에 도시하는 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 사시도이다. 도 5(b) 및 도 5(c)는 도 4에 도시하는 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 평면도이다.
도 6은 머더 블록을 다이싱에 의해 절단하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 7은 머더 블록을 절단하는 공정을 설명하기 위한 사시도이다.
도 8은 행 및 열 방향으로 배열된 복수의 그린 칩의 서로의 간격을 넓힌 상태를 나타내는 사시도이다.
도 9(a) 및 도 9(b)는 그린 칩을 전동(轉動)시키는 공정을 설명하기 위한 사시도이다.
도 10은 미소성의 세라믹 보호층을 형성하는 공정을 설명하기 위한 도면이다.
도 11은 절단 측면에 대하여 폴리싱에 의한 연마 처리를 실시하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 12(a) 및 도 12(b)는 연삭 처리 또는 절삭 처리를 실시하는 공정을 설명하기 위한 도면이다.
도 13은 절단 측면에 대하여 초음파 세정을 실시하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 14(a)는 비교예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni원소 매핑상이며, 도 14(b)는 실시예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni원소 매핑상이다.
도 2는 도 1에 도시하는 적층 세라믹 콘덴서를 구성하는 부품 본체의 일례를 모식적으로 나타내는 사시도이다.
도 3은 도 2에 도시하는 부품 본체를 제작하기 위해서 준비되는 그린 칩의 일례를 모식적으로 나타내는 사시도이다.
도 4는 도 3에 도시하는 그린 칩을 제작하기 위해서 준비되는 내부전극 패턴이 형성된 세라믹 그린 시트의 일례를 모식적으로 나타내는 평면도이다.
도 5(a)는 도 4에 도시하는 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 사시도이다. 도 5(b) 및 도 5(c)는 도 4에 도시하는 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 평면도이다.
도 6은 머더 블록을 다이싱에 의해 절단하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 7은 머더 블록을 절단하는 공정을 설명하기 위한 사시도이다.
도 8은 행 및 열 방향으로 배열된 복수의 그린 칩의 서로의 간격을 넓힌 상태를 나타내는 사시도이다.
도 9(a) 및 도 9(b)는 그린 칩을 전동(轉動)시키는 공정을 설명하기 위한 사시도이다.
도 10은 미소성의 세라믹 보호층을 형성하는 공정을 설명하기 위한 도면이다.
도 11은 절단 측면에 대하여 폴리싱에 의한 연마 처리를 실시하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 12(a) 및 도 12(b)는 연삭 처리 또는 절삭 처리를 실시하는 공정을 설명하기 위한 도면이다.
도 13은 절단 측면에 대하여 초음파 세정을 실시하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 14(a)는 비교예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni원소 매핑상이며, 도 14(b)는 실시예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni원소 매핑상이다.
이하, 본 발명의 적층 세라믹 전자부품의 제조 방법에 대해서 설명한다.
그러나, 본 발명은 이하의 구성에 한정되는 것이 아니며, 본 발명의 요지를 변경하지 않는 범위에 있어서 적절히 변경하여 적용할 수 있다. 한편, 이하에 있어서 기재하는 각각의 바람직한 구성을 2개 이상 조합시킨 것도 또한 본 발명이다.
본 발명의 적층 세라믹 전자부품의 제조 방법의 한 실시형태로서 적층 세라믹 콘덴서의 제조 방법을 예로 들어서 설명한다. 한편, 본 발명의 제조 방법은 적층 세라믹 콘덴서 이외의 적층 세라믹 전자부품에도 적용할 수 있다.
우선, 본 발명의 적층 세라믹 전자부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서에 대해서 설명한다.
도 1은 본 발명의 적층 세라믹 전자부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다. 도 2는 도 1에 도시하는 적층 세라믹 콘덴서를 구성하는 부품 본체의 일례를 모식적으로 나타내는 사시도이다.
도 1에 도시하는 적층 세라믹 콘덴서(11)는 부품 본체(12)를 포함하고 있다. 도 2에 도시하는 바와 같이, 부품 본체(12)는 직방체상 또는 대략 직방체상을 이루고 있으며, 서로 대향하는 한 쌍의 주면(主面)(13 및 14)과, 서로 대향하는 한 쌍의 측면(15 및 16)과, 서로 대향하는 한 쌍의 단면(17 및 18)을 가지고 있다.
도 3은 도 2에 도시하는 부품 본체를 제작하기 위해서 준비되는 그린 칩의 일례를 모식적으로 나타내는 사시도이다.
후술하는 바와 같이, 도 2에 도시하는 부품 본체(12)는 도 3에 도시하는 그린 칩(19)의 서로 대향하는 한 쌍의 측면(이하, 절단 측면이라고 함)(20 및 21) 상에 미소성의 세라믹 보호층(22 및 23)을 각각 형성한 것을 소성함으로써 얻어진다. 이후의 설명에 있어서 소성 후의 부품 본체(12)에서의 그린 칩(19)에 유래하는 부분을 적층부(24)라고 부르는 것으로 한다.
도 2 및 도 3에 도시하는 바와 같이, 부품 본체(12)에서의 적층부(24)는 주면(13 및 14)의 방향으로 연장되면서 주면(13 및 14)에 직교하는 방향으로 적층된 복수의 세라믹층(25)과, 세라믹층(25) 간의 계면을 따라 형성된 복수 쌍의 내부전극(26 및 27)으로 구성된 적층 구조를 가지고 있다. 부품 본체(12)는 그 측면(15 및 16)을 각각 부여하도록 적층부(24)의 절단 측면(20 및 21) 상에 배치되는 한 쌍의 세라믹 보호층(22 및 23)을 가지고 있다. 세라믹 보호층(22 및 23)의 두께는 서로 동일한 것이 바람직하다.
한편, 도 1 및 도 2에 있어서는 설명의 편의를 위해 적층부(24)와 세라믹 보호층(22 및 23) 각각과의 경계가 명료하게 도시되어 있지만, 이러한 경계는 명료하게 드러나지 않아도 된다.
도 2 및 도 3에 도시하는 바와 같이, 내부전극(26)과 내부전극(27)은 세라믹층(25)을 통하여 서로 대향한다. 내부전극(26)과 내부전극(27)이 대향함으로써 전기적 특성이 발현된다. 즉, 도 1에 도시하는 적층 세라믹 콘덴서(11)에 있어서는 정전 용량이 형성된다.
내부전극(26)은 부품 본체(12)의 단면(17)에 노출되는 노출단(露出端)을 가지고, 내부전극(27)은 부품 본체(12)의 단면(18)에 노출되는 노출단을 가지고 있다. 한편, 상술한 세라믹 보호층(22 및 23)이 배치되어 있기 때문에 내부전극(26 및 27)은 부품 본체(12)의 측면(15 및 16)에는 노출되지 않는다.
도 1에 도시하는 바와 같이, 적층 세라믹 콘덴서(11)는 또한 내부전극(26 및 27)의 각각의 노출단에 각각 전기적으로 접속되도록 부품 본체(12)의 적어도 한 쌍의 단면(17 및 18) 상에 각각 형성된 외부전극(28 및 29)을 포함하고 있다.
외부전극(28 및 29)은 부품 본체(12)의 적어도 한 쌍의 단면(17 및 18) 상에 각각 형성되어 있고, 도 1에서는 주면(13 및 14) 그리고 측면(15 및 16)의 각 일부에까지 돌아 들어간 부분을 가지고 있다.
내부전극을 구성하는 도전 재료로는, 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd합금, Au 등의 금속 재료를 이용할 수 있다.
세라믹층 및 세라믹 보호층을 구성하는 세라믹 재료로는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 주성분으로 하는 유전체 세라믹을 이용할 수 있다.
세라믹 보호층을 구성하는 세라믹 재료는 세라믹층을 구성하는 세라믹 재료와 적어도 주성분이 동일한 것이 바람직하다. 이 경우, 동일한 조성의 세라믹 재료가 세라믹층과 세라믹 보호층의 쌍방에 이용되는 것이 특히 바람직하다.
상술한 바와 같이, 본 발명의 제조 방법은 적층 세라믹 콘덴서 이외의 적층 세라믹 전자부품에도 적용할 수 있다. 예를 들면, 적층 세라믹 전자부품이 압전부품인 경우에는 PZT계 세라믹 등의 압전체 세라믹, 서미스터인 경우에는 스피넬계 세라믹 등의 반도체 세라믹이 이용된다.
외부전극은 하부층과 하부층 상에 형성되는 도금층으로 구성되는 것이 바람직하다. 하부층을 구성하는 도전 재료로는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd합금, Au 등을 이용할 수 있다. 하부층은 도전성 페이스트를 미소성의 부품 본체 상에 도포하여 부품 본체와 동시 소성하는 코파이어(co-firing method)법을 적용함으로써 형성되어도 되고, 도전성 페이스트를 소성 후의 부품 본체 상에 도포하여 베이킹하는 포스트 파이어법(post-firing method)을 적용함으로써 형성되어도 된다. 혹은, 하부층은 직접 도금에 의해 형성되어도 되고, 열경화성 수지를 포함하는 도전성 수지를 경화시킴으로써 형성되어도 된다.
하부층 상에 형성되는 도금층은 Ni도금 및 그 위의 Sn도금의 2층 구조인 것이 바람직하다.
다음으로, 본 발명의 적층 세라믹 전자부품의 제조 방법에 대해서 설명한다.
본 발명의 적층 세라믹 전자부품의 제조 방법에서는 절단 측면을 탈지제로 처리하는 것을 특징으로 하고 있다. 내부전극이 노출되어 있는 절단 측면을 탈지제로 처리함으로써 절단 측면에 발생하는 내부전극의 늘어짐을 제거할 수 있다.
이하, 본 발명의 적층 세라믹 전자부품의 제조 방법의 일례로서 도 1에 도시하는 적층 세라믹 콘덴서(11)의 제조 방법에 대해서 설명한다.
이하에 나타내는 각 실시형태는 예시이며, 다른 실시형태에서 나타낸 구성의 부분적인 치환 또는 조합이 가능한 것은 말할 것도 없다. 제2 실시형태 이후에는 제1 실시형태와 공통인 사항에 관한 기술은 생략하고 다른 점에 대해서만 설명한다. 특히, 동일한 구성에 의한 동일한 작용 효과에 대해서는 실시형태마다 하나하나 언급하지 않는다.
(제1 실시형태)
우선, 세라믹층이 될 세라믹 그린 시트가 준비된다. 세라믹 그린 시트는 예를 들면 캐리어 필름 상에서 다이코터, 그라비어코터, 마이크로그라비어코터 등을 이용하여 성형된다.
세라믹 그린 시트에는 상술한 유전체 세라믹을 포함하는 세라믹 원료 외에, 바인더 등의 수지 성분, 대전 방지제 등이 포함된다. 세라믹 그린 시트의 수지 성분으로는, 예를 들면 셀룰로오스계, 아크릴계, 폴리비닐알코올계, 폴리비닐부티랄계, 프탈산 에스테르계, 지방산 에스테르계, 글리콜 유도체 등을 들 수 있다.
세라믹 그린 시트의 두께는 통상 3㎛ 이하이며, 1㎛ 이하인 것이 바람직하고, 0.6㎛ 이하인 것이 보다 바람직하다.
다음으로, 세라믹 그린 시트 상에 소정의 패턴을 가지고 도전성 페이스트가 인쇄된다. 도전성 페이스트는 예를 들면 스크린 인쇄법, 잉크젯법, 그라비어 인쇄법 등을 이용하여 세라믹 그린 시트 상에 도포된다.
도전성 페이스트에는 상술한 금속 재료 외에 공재(共材), 바인더 등의 수지 성분, 용제 등이 포함된다. 공재로는 예를 들면 세라믹층에 사용되는 세라믹 재료와 동일한 것을 사용할 수 있다. 도전성 페이스트의 수지 성분으로는 예를 들면 셀룰로오스계, 아크릴계, 폴리비닐알코올계, 폴리비닐부티랄계, 프탈산 에스테르계, 지방산 에스테르계, 글리콜 유도체 등을 들 수 있다. 도전성 페이스트의 수지 성분은 세라믹 그린 시트의 수지 성분과 동일해도 되고 달라도 된다.
도 4는 도 3에 도시하는 그린 칩을 제작하기 위해서 준비되는 내부전극 패턴이 형성된 세라믹 그린 시트의 일례를 모식적으로 나타내는 평면도이다.
도 4에 도시하는 바와 같이, 세라믹층(25)이 될 세라믹 그린 시트(31) 상에 소정의 패턴을 가지고 도전성 페이스트가 인쇄됨으로써 내부전극(26 및 27)의 각각이 될 내부전극 패턴(32)이 형성된다. 구체적으로는 세라믹 그린 시트(31) 상에 띠 형상의 내부전극 패턴(32)이 복수 열 형성된다.
내부전극 패턴의 두께는 특별히 한정되지 않지만 1.5㎛ 이하인 것이 바람직하다.
그 후, 내부전극 패턴이 형성된 세라믹 그린 시트를 어긋나게 하면서 소정 매수 적층하고, 그 위아래에 내부전극 패턴이 형성되어 있지 않은 세라믹 그린 시트를 소정 매수 적층하는 적층 공정이 실시된다.
도 5(a)는 도 4에 도시하는 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 사시도이다.
도 5(a)에 도시하는 바와 같이, 내부전극 패턴(32)이 형성된 세라믹 그린 시트(31)를 내부전극 패턴(32)의 폭 방향을 따라 소정 간격, 즉 내부전극 패턴(32)의 폭 방향 치수의 반씩 어긋나게 하면서 소정 매수 적층한다. 또한, 그 위아래에 내부전극 패턴이 인쇄되어 있지 않은 세라믹 그린 시트를 소정 매수 적층한다.
도 5(b) 및 도 5(c)는 도 4에 도시하는 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 평면도이다. 도 5(b) 및 도 5(c)는 각각 1층 및 2층의 세라믹 그린 시트가 확대되어 나타나 있다.
도 5(b) 및 도 5(c)에는 띠 형상의 내부전극 패턴(32)이 연장되는 방향과 직교하는 제1 방향(도 5(b) 및 도 5(c)에서의 상하 방향)의 절단선(33), 및 이것에 대하여 직교하는 제2 방향(도 5(b) 및 도 5(c)에서의 좌우 방향)의 절단선(34)의 각 일부가 나타나 있다. 띠 형상의 내부전극 패턴(32)은 2개분의 내부전극(26 및 27)이 각각의 인출부끼리 연결된 것이 제2 방향을 따라 이어진 형상을 가지고 있다. 도 5(b) 및 도 5(c)에서는 절단선(33 및 34)이 공통되어 나타나 있다.
적층 공정의 결과, 적층된 복수의 세라믹 그린 시트와, 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록이 얻어진다. 얻어진 머더 블록은 정수압 프레스 등의 수단에 의해 적층 방향으로 프레스된다.
프레스된 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 복수의 그린 칩이 얻어진다.
제1 실시형태에서는 머더 블록을 다이싱에 의해 절단하고, 다이싱에 이용되는 절삭액에 탈지제가 포함되어 있다.
도 6은 머더 블록을 다이싱에 의해 절단하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 6에 도시하는 바와 같이, 머더 블록(35)이 테이블(110) 상에 얹어져서 테이블(110)이 고속으로 회전하는 다이싱 블레이드(120)의 아래쪽을 통과하도록 이동시킴으로써 다이싱 블레이드(120)가 주로 머더 블록(35)에 접촉하고, 이로 인해 머더 블록(35)이 절단된다. 한편, 도 6에 도시하는 바와 같이, 점착 시트(38)에 의해 점착 유지된 머더 블록(35)이 점착 시트(38)채로 테이블(110) 상에 얹어지는 것이 바람직하다.
절단 시, 도 6에 도시하는 바와 같이, 머더 블록(35)이 가공되는 점을 향하여 노즐(130)로부터 절삭액(A)이 분출된다. 절삭액(A)에 의해 다이싱 블레이드(120) 및 머더 블록(35)이 냉각됨과 함께, 절삭에 의해 생기는 절삭 찌꺼기가 씻기게 된다. 또한, 절삭액(A)에 탈지제가 포함되어 있기 ?문에 절단 측면에 발생하는 내부전극의 늘어짐을 제거할 수 있다.
도전성 페이스트에 포함되는 수지 성분을 유화 및/또는 탈지하는 작용을 가지는 한, 절삭액에 포함되는 탈지제의 종류는 특별히 한정되지 않지만, 예를 들면 축합 인산염, 알킬기의 탄소수가 1 이상 12 이하인 폴리알킬렌글리콜알킬에테르 등을 들 수 있다. 이들은 1종이어도 되고, 2종 이상이어도 된다.
축합 인산염으로는 예를 들면 피로인산 칼륨, 피로인산 나트륨 등의 피로인산염, 폴리 인산 칼륨, 폴리 인산 나트륨 등의 폴리 인산염 등을 들 수 있다. 이들은 1종이어도 되고, 2종 이상이어도 된다. 이들 중에서는 피로인산염이 바람직하고, 피로인산 칼륨이 보다 바람직하다.
알킬기의 탄소수가 1 이상 12 이하인 폴리알킬렌글리콜알킬에테르의 알킬렌기의 탄소수는 특별히 한정되지 않지만 2인 것이 바람직하다. 즉, 상기 폴리알킬렌글리콜알킬에테르는 폴리에틸렌글리콜알킬에테르인 것이 바람직하다. 상기 폴리알킬렌글리콜알킬에테르의 알킬렌기의 탄소수는 3 또는 4여도 된다.
상기 폴리알킬렌글리콜알킬에테르의 알킬기의 탄소수는 8 이상인 것이 바람직하고, 12 이상인 것이 보다 바람직하다.
상기 폴리알킬렌글리콜알킬에테르가 폴리에틸렌글리콜알킬에테르인 경우, 폴리에틸렌글리콜알킬에테르로는 예를 들면 폴리에틸렌글리콜옥틸에테르, 폴리에틸렌글리콜노닐에테르, 폴리에틸렌글리콜데실에테르, 폴리에틸렌글리콜라우릴에테르, 폴리에틸렌글리콜세틸에테르, 폴리에틸렌글리콜스테아릴에테르, 폴리에틸렌글리콜올레일에테르 등을 들 수 있다. 이들은 1종이어도 되고, 2종 이상이어도 된다. 이들 중에서는 폴리에틸렌글리콜라우릴에테르가 바람직하다.
탈지제를 포함하는 절삭액의 온도는 특별히 한정되지 않지만 내부전극의 늘어짐을 제거하는 관점에서는 10℃ 이상, 70℃ 이하인 것이 바람직하고, 20℃ 이상, 40℃ 이하인 것이 보다 바람직하다.
절삭액 중의 탈지제의 농도는 특별히 한정되지 않지만 내부전극의 늘어짐을 제거하는 관점에서는 0.1중량% 이상, 50중량% 이하인 것이 바람직하다.
도 7은 머더 블록을 절단하는 공정을 설명하기 위한 사시도이다.
도 7에 있어서, 머더 블록(35)은 서로 직교하는 제1 방향의 절단선(33) 및 제2 방향의 절단선(34)을 따라 절단되어 행 및 열 방향으로 배열된 복수의 그린 칩(19)이 얻어진다. 도 7에서는 머더 블록(35)의 내부에 위치하는 가장 위의 내부전극 패턴(32)이 파선으로 나타나 있다. 한편, 도 7에서는 1개의 머더 블록(35)으로부터 6개의 그린 칩(19)이 취출되어 있지만 실제로는 보다 다수의 그린 칩(19)이 취출된다.
도 3에 도시한 바와 같이, 각 그린 칩(19)은 미소성의 상태에 있는 복수의 세라믹층(25)과 복수의 내부전극(26 및 27)으로 구성된 적층 구조를 가지고 있다. 그린 칩(19)의 절단 측면(20 및 21)은 제1 방향의 절단선(33)을 따른 절단에 의해 드러난 면이며, 절단 단면(36 및 37)은 제2 방향의 절단선(34)의 절단에 의해 드러난 면이다. 절단 측면(20 및 21)에는 내부전극(26 및 27) 모두가 노출되어 있다. 또한, 한쪽의 절단 단면(36)에는 내부전극(26)만 노출되고, 다른 쪽의 절단 단면(37)에는 내부전극(27)만 노출되어 있다.
한편, 도 7에 도시하는 바와 같이, 복수의 그린 칩(19)이 행 및 열 방향으로 배열되도록 머더 블록(35)이 확장성이 있는 점착 시트(38) 상에 부착된 상태로 절단되는 것이 바람직하다. 이 경우, 도시하지 않는 익스팬드 장치에 의해 점착 시트(38)를 확장할 수 있다.
도 8은 행 및 열 방향으로 배열된 복수의 그린 칩의 서로의 간격을 넓힌 상태를 나타내는 사시도이다.
도 7에 도시하는 점착 시트(38)를 확장함으로써, 도 8에 도시하는 바와 같이, 행 및 열 방향으로 배열된 복수의 그린 칩(19)은 서로의 간격을 넓힌 상태가 되는 것이 바람직하다.
그 후, 복수의 그린 칩을 전동시킴으로써 복수의 그린 칩의 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다.
도 9(a) 및 도 9(b)는 그린 칩을 전동시키는 공정을 설명하기 위한 사시도이다.
도 9(a)에 도시하는 그린 칩(19)을 90도 회전시킴으로써, 도 9(b)에 도시하는 바와 같이 절단 측면(20)이 위쪽을 향한 개방면으로 할 수 있다.
계속해서, 절단 측면에 미소성의 세라믹 보호층이 형성된다. 미소성의 세라믹 보호층은, 예를 들면 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 형성된다.
도 10은 미소성의 세라믹 보호층을 형성하는 공정을 설명하기 위한 도면이다.
도 10에 도시하는 바와 같이, 절단 측면(20)에 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 미소성의 세라믹 보호층(22)을 형성할 수 있다.
세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에는 머더 블록을 제작하기 위한 세라믹 그린 시트와 동일한 세라믹 원료가 주성분으로서 함유되어 있는 것이 바람직하다.
또한, 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에는 Mg이 실질적으로 함유되어 있지 않은 것이 바람직하다.
지금까지 Mg을 함유하는 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트를 이용하여 미소성의 세라믹 보호층을 형성함으로써 내부전극의 단부(端部)에 이상(異相)을 형성하여 쇼트 불량율을 저감시키는 방법이 알려져 있다. 이에 비하여, 본 발명의 적층 세라믹 전자부품의 제조 방법에서는 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에 Mg이 실질적으로 함유되어 있지 않아도 쇼트 불량율을 저감시킬 수 있다.
미소성의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 건조 공정에서는 미소성의 세라믹 보호층(22)이 형성된 그린 칩(19)을, 예를 들면 120℃로 설정된 오븐에 5분간 넣는다.
다음으로, 도 9(a) 및 도 9(b)을 참조하여 설명한 공정과 동일한 전동 공정이 실시되는 것이 바람직하다. 즉, 복수의 그린 칩을 전동시킴으로써 복수의 그린 칩 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다. 이 경우, 그린 칩을 180도 회전시킴으로써 반대 측의 절단 측면이 위쪽에 향한 개방면으로 할 수 있다.
반대 측의 절단 측면에 대해서도 상기와 마찬가지로 미소성의 세라믹 보호층을 형성하면 된다. 또한, 미소성의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 이상으로 인해 미소성의 부품 본체가 얻어진다.
얻어진 미소성의 부품 본체가 소성된다. 소성 온도는 미소성의 부품 본체에 포함되는 세라믹 재료나 금속 재료에 따라 다르지만, 예를 들면 900℃ 이상, 1300℃ 이하의 범위이다.
소성 후의 부품 본체의 양 단면(17 및 18)에 도전성 페이스트를 도포하고, 베이킹하며, 또한 필요에 따라서 도금이 실시됨으로써 외부전극(28 및 29)이 형성된다. 한편, 도전성 페이스트의 도포는 미소성의 부품 본체에 대하여 실시되어도 되고, 미소성의 부품 본체의 소성 시에 도전성 페이스트의 베이킹을 동시에 실시하도록 해도 된다.
이렇게 하여 도 1에 도시하는 적층 세라믹 콘덴서(11)가 제조된다.
(제2 실시형태)
제2 실시형태에서는 상기 제1 실시형태와는 달리, 절단 측면에 대하여 숫돌 입자를 이용한 연삭 처리 또는 바이트를 이용한 절삭 처리를 실시하고, 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 탈지제가 포함되어 있는 경우에 대해서 설명한다.
우선, 제1 실시형태에서 설명한 방법에 의해, 적층된 복수의 세라믹 그린 시트와 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록이 제작된다. 얻어진 머더 블록은 정수압 프레스 등의 수단에 의해 적층 방향으로 프레스된다.
프레스된 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 복수의 그린 칩이 얻어진다. 이 절단에는 예를 들면 다이싱, 프레스 컷팅, 레이저 컷트 등의 방법이 적용된다.
한편, 머더 블록을 다이싱에 의해 절단하는 경우, 제1 실시형태에서 설명한 방법을 이용해도 된다. 이 경우, 다이싱에 이용되는 절삭액에 포함되는 탈지제의 종류는 후술하는 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 포함되는 탈지제의 종류와 동일해도 되고, 달라도 된다.
제1 실시형태와 마찬가지로, 도 7에 도시하는 바와 같이 머더 블록(35)은 서로 직교하는 제1 방향의 절단선(33) 및 제2 방향의 절단선(34)을 따라 절단되어 행 및 열 방향으로 배열된 복수의 그린 칩(19)이 얻어진다. 이 때, 복수의 그린 칩(19)이 행 및 열 방향으로 배열되도록 머더 블록(35)이 확장성이 있는 점착 시트(38) 상에 부착된 상태로 절단되는 것이 바람직하다.
또한, 도 7에 도시하는 점착 시트(38)를 확장함으로써, 도 8에 도시하는 바와 같이 행 및 열 방향으로 배열된 복수의 그린 칩(19)이 서로의 간격을 넓힌 상태가 되고, 그 후, 복수의 그린 칩을 전동시킴으로써 복수의 그린 칩의 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다.
제2 실시형태에서는 절단 측면에 대하여 숫돌 입자를 이용한 연삭 처리 또는 바이트를 이용한 절삭 처리를 실시하고, 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 탈지제가 포함되어 있다.
연삭 처리로는, 예를 들면, 고정 숫돌 입자를 이용한 연삭 처리(다이싱, 그라인딩 등), 고정 숫돌 입자를 이용한 연마 처리(드라이 폴리시, 테이프 연마 등), 유리 숫돌 입자를 이용한 연마 처리(래핑, 폴리싱 등) 등을 들 수 있다. 이들의 처리를 조합시켜도 된다. 한편, 다이싱에 의한 연삭 처리는 머더 블록에 대하여 2회의 다이싱을 실시함으로써 이루어질 수 있고, 1회째의 다이싱을 절단 처리, 2회째의 다이싱을 연삭 처리로서 구별한다. 이 경우, 2회째의 다이싱에 사용하는 숫돌 입자의 평균 입자경을 1회째의 다이싱에 사용하는 숫돌 입자의 평균 입자경보다도 작게 하는 것이 바람직하다.
단락 부분의 발생을 방지하는 관점에서는 고정 숫돌 입자를 이용한 연마 처리, 또는 유리 숫돌 입자를 이용한 연마 처리가 바람직하고, 절단 측면의 표면을 평활하게 하는 관점도 고려하면 유리 숫돌 입자를 이용한 연마 처리가 보다 바람직하다. 고정 숫돌 입자를 이용한 연마 처리로는 테이프 연마가 바람직하다. 유리 숫돌 입자를 이용한 연마 처리로는 폴리싱이 바람직하다. 이 경우, 폴리싱만을 실시해도 되고, 전처리로서 래핑을 실시한 후에 폴리싱을 실시해도 된다. 한편, 래핑과 폴리싱에서는 숫돌 입자의 크기가 다르며, 폴리싱보다도 큰 숫돌 입자를 이용한 연마 처리를 래핑이라고 부르는 것으로 한다.
숫돌 입자를 이용한 연삭 처리에 있어서 숫돌 입자의 재질은 특별히 한정되지 않지만, 다이아몬드 숫돌 입자가 바람직하다. 다이아몬드 숫돌 입자는 세정성이 뛰어나고 소성 분위기에 끼치는 영향도 적기 때문에, 소성 시의 과도한 입성장을 억제하여 적절한 품위의 적층 세라믹 전자 부품을 제조할 수 있다.
도 11은 절단 측면에 대하여 폴리싱에 의한 연마 처리를 실시하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 11에 도시하는 바와 같이, 연마 헤드(230)에 유지된 그린 칩(19)을 연마 패드(220)에 눌러 접촉시키고, 공급관(240)으로부터 연마액(B)(연삭액)을 적하시키면서 연마 헤드(230)와 연마 정반(210)을 상대적으로 회전시킴으로써 절단 측면이 연마된다. 연마 처리에 이용되는 연마액(B)에 탈지제가 포함되어 있기 때문에 절단 측면에 발생하는 내부전극의 늘어짐을 제거할 수 있다. 한편, 도 11에 도시하는 바와 같이, 복수의 그린 칩(19)이 점착 시트(38) 상에 부착된 상태로 각각의 그린 칩(19)의 절단 측면이 연마되는 것이 바람직하다.
절삭 처리로는 예를 들면 바이트의 회전에 의한 절삭 처리, 그린 칩의 회전에 의한 절삭 처리, 바이트의 직선 운동에 의한 절삭 처리, 그린 칩의 직선 운동에 의한 절삭 처리 등을 들 수 있다. 이들의 처리를 조합시켜도 된다.
단락 부분의 발생을 방지하는 관점에서는 바이트의 회전에 의한 절삭 처리, 그린 칩의 회전에 의한 절삭 처리, 또는 이들을 조합시킨 절삭 처리가 바람직하다. 구체적으로는 설페이스 플래너(Surface Planer) 등의 절삭 장치를 이용한 절삭 처리가 바람직하다. 설페이스 플래너를 이용하는 경우, 소정의 컷팅 높이로 고정한 바이트를 회전시킨 상태에 있어서 그린 칩을 보냄으로써 그린 칩의 표면을 절삭 할 수 있다. 또한, 바이트의 칼날에 의해 그린 칩의 표면이 한번에 깎이기 때문에 그린 칩의 표면을 평활하게 할 수도 있다.
바이트를 이용한 절삭 처리에 있어서 바이트의 재질은 특별히 한정되지 않지만 다이아몬드 바이트가 바람직하다.
연삭 처리 또는 절삭 처리는 머더 블록을 절단한 후, 미소성의 세라믹 보호층을 형성하기 전이면 어느 단계에서 실시되어도 된다. 예를 들면, 전동 공정 전의 절단 측면에 대하여 연삭 처리 또는 절삭 처리가 실시되어도 되고, 전동 공정을 실시하지 않고 절단에 의해 얻어지는 절단 측면에 대하여 연삭 처리 또는 절삭 처리가 실시되어도 된다.
상술한 전동 공정을 실시할 경우, 전동 공정에 의해 위쪽을 향한 절단 측면에 대하여 연삭 처리 또는 절삭 처리가 실시되는 것이 바람직하다. 한편, 연삭 처리와 절삭 처리가 조합되어 실시되어도 되고, 이 경우, 연삭 처리 및 절삭 처리를 실시하는 순서는 특별히 한정되지 않는다.
연삭액 또는 절삭액에 포함되는 탈지제의 종류는 특별히 한정되지 않지만, 예를 들면 제1 실시형태에서 설명한 것을 들 수 있다.
탈지제를 포함하는 연삭액 또는 절삭액의 온도는 특별히 한정되지 않지만, 내부전극의 늘어짐을 제거하는 관점에서는 10℃ 이상, 70℃ 이하인 것이 바람직하고, 20℃ 이상, 40℃ 이하인 것이 보다 바람직하다.
연삭액 또는 절삭액 중의 탈지제의 농도는 특별히 한정되지 않지만, 내부전극의 늘어짐을 제거하는 관점에서는 0.1중량% 이상, 50중량% 이하인 것이 바람직하다.
도 12(a) 및 도 12(b)는 연삭 처리 또는 절삭 처리를 실시하는 공정을 설명하기 위한 도면이다. 도 12(a) 및 도 12(b)는 그린 칩의 단면 방향으로부터 나타낸 절단 측면 부근의 확대도이다.
도 12(a) 및 도 12(b)에 도시하는 바와 같이, 절단 측면(20)에 대하여 연삭선(X-X)의 위치까지 연삭 처리 또는 절삭 처리를 실시한다.
제2 실시형태에서는 연삭 처리 또는 절삭 처리 후, 절단 측면에 대하여 초음파 세정을 실시해도 된다. 이 경우, 초음파 세정에 이용되는 세정액에 탈지제가 포함되어 있는 것이 바람직하다.
초음파 세정은 공지의 방법에 의해 실시할 수 있고, 예를 들면, 초음파 세정기를 이용하여 유지구에 의해 유지된 상태의 복수의 그린 칩을 세정액에 침지하고, 세정조에 마련된 초음파 진동자로 진동이 부여된 세정액에 의해 복수의 그린 칩을 세정할 수 있다. 그 때, 세정액 중을 진행하는 진동파의 방향과 평행한 방향을 따라 유지구를 요동시키는 것이 바람직하다. 이로 인해, 세정 효과를 더 얻을 수 있다.
도 13은 절단 측면에 대하여 초음파 세정을 실시하는 방법의 일례를 모식적으로 나타내는 개략도이다.
도 13에 도시하는 바와 같이, 유지구(330)에 유지된 그린 칩(19)을 세정액(C)에 침지한다. 세정조(310) 내에 설치된 진동판(320) 및 이들에 부착된 초음파 진동자(321)로 진동이 부여된 세정액(C)에 의해 절단 측면이 초음파 세정된다. 초음파 세정에 이용되는 세정액(C)에 탈지제가 포함되어 있기 때문에 절단 측면에 발생하는 내부전극의 늘어짐을 제거할 수 있다. 한편, 도 13에 도시하는 바와 같이, 복수의 그린 칩(19)이 점착 시트(38) 상에 부착된 상태로 각각의 그린 칩(19)의 절단 측면이 초음파 세정되는 것이 바람직하다.
세정액에 포함되는 탈지제의 종류는 특별히 한정되지 않지만, 예를 들면 제1 실시형태에서 설명한 것을 들 수 있다. 한편, 초음파 세정에 이용되는 세정액에 포함되는 탈지제의 종류는 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 포함되는 탈지제의 종류와 동일해도 되고, 달라도 된다.
탈지제를 포함하는 세정액의 온도는 특별히 한정되지 않지만, 내부전극의 늘어짐을 제거하는 관점에서는 10℃ 이상, 70℃ 이하인 것이 바람직하고, 20℃ 이상, 40℃ 이하인 것이 보다 바람직하다.
세정액 중의 탈지제의 농도는 특별히 한정되지 않지만, 내부전극의 늘어짐을 제거하는 관점에서는 0.1중량% 이상, 50중량% 이하인 것이 바람직하다.
제2 실시형태에서는 필요에 따라서 그린 칩에 부착된 탈지제를 포함하는 액(연삭액 또는 절삭액 및 필요에 따라서 세정액)을 씻어내기 위한 린스 처리가 실시된다. 린스 처리에서는 물을 이용한 세정을 실시하는 것이 바람직하고, 물을 이용한 초음파 세정을 실시하는 것이 보다 바람직하다.
린스 처리 후, 건조 공정이 실시되는 것이 바람직하다. 건조 공정의 방식으로는, 예를 들면 에어에 의해 물을 튀기는 방식, 대상물을 회전시켜서 원심력에 의해 물을 튀기는 방식, 에어 및 원심력에 의해 물을 튀기는 방식, 40℃ 이상 100℃ 이하의 온도로 설정된 오븐 내에서 건조시키는 방식 등을 들 수 있다.
계속해서 절단 측면에 미소성의 세라믹 보호층이 형성된다. 미소성의 세라믹 보호층을 형성하는 방법은 제1 실시형태에서 설명한 대로이다.
미소성의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 다음으로, 도 9(a) 및 도 9(b)를 참조하여 설명한 공정과 동일한 전동 공정이 실시되는 것이 바람직하다.
반대 측의 절단 측면에 대해서도 상기와 마찬가지로 연삭 처리 또는 절삭 처리가 실시된다. 예를 들면, 1회째(한쪽의 절단 측면)에 연삭 처리를 실시한 경우, 2회째(다른 쪽의 절단 측면)에 연삭 처리를 실시해도 되고, 절삭 처리를 실시해도 된다. 2회째의 연삭 처리 또는 절삭 처리의 조건은 1회째의 연삭 처리 또는 절삭 처리의 조건과 동일해도 되고, 달라도 된다. 2회째의 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 포함되는 탈지제의 종류는 1회째의 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에 포함되는 탈지제의 종류와 동일해도 되고, 달라도 된다.
2회째의 연삭 처리 또는 절삭 처리 후, 절단 측면에 대하여 초음파 세정이 실시되어도 된다. 이 경우, 초음파 세정에 이용되는 세정액에 탈지제가 포함되어 있는 것이 바람직하다. 2회째의 초음파 세정에 이용되는 세정액에 포함되는 탈지제의 종류는 1회째의 초음파 세정에 이용되는 세정액에 포함되는 탈지제의 종류와 동일해도 되고, 달라도 된다.
상기와 마찬가지로 반대 측의 절단 측면에 미소성의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 이상으로 인해 미소성의 부품 본체가 얻어진다.
얻어진 미소성의 부품 본체를 소성한 후, 소성 후의 부품 본체의 양 단면에 외부전극을 형성함으로써 도 1에 도시하는 적층 세라믹 콘덴서(11)가 제조된다.
(제3 실시형태)
제3 실시형태에서는 상기 제1 실시형태 및 제2 실시형태와는 달리, 절단 측면에 대하여 초음파 세정을 실시하고, 초음파 세정에 이용되는 세정액에 탈지제가 포함되어 있는 경우에 대해서 설명한다.
우선, 제1 실시형태에서 설명한 방법에 의해, 적층된 복수의 세라믹 그린 시트와 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록이 제작된다. 얻어진 머더 블록은 정수압 프레스 등의 수단에 의해 적층 방향으로 프레스된다.
프레스된 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 복수의 그린 칩이 얻어진다. 이 절단에는 예를 들면 다이싱, 프레스 컷팅, 레이저 컷트 등의 방법이 적용된다.
한편, 머더 블록을 다이싱에 의해 절단하는 경우, 제1 실시형태에서 설명한 방법을 이용해도 된다. 이 경우, 다이싱에 이용되는 절삭액에 포함되는 탈지제의 종류는 후술하는 초음파 세정에 이용되는 세정액에 포함되는 탈지제의 종류와 동일해도 되고, 달라도 된다.
제1 실시형태와 마찬가지로 도 7에 도시하는 바와 같이, 머더 블록(35)은 서로 직교하는 제1 방향의 절단선(33) 및 제2 방향의 절단선(34)을 따라 절단되어 행 및 열 방향으로 배열된 복수의 그린 칩(19)이 얻어진다. 이 때, 복수의 그린 칩(19)이 행 및 열 방향으로 배열되도록 머더 블록(35)이 확장성이 있는 점착 시트(38) 상에 부착된 상태로 절단되는 것이 바람직하다.
또한, 도 7에 도시하는 점착 시트(38)를 확장함으로써, 도 8에 도시하는 바와 같이, 행 및 열 방향으로 배열된 복수의 그린 칩(19)이 서로의 간격을 넓힌 상태가 되고, 그 후, 복수의 그린 칩을 전동시킴으로써 복수의 그린 칩의 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다.
제3 실시형태에서는 절단 측면에 대하여 초음파 세정을 실시하고, 초음파 세정에 이용되는 세정액에 탈지제가 포함되어 있다.
초음파 세정의 방법은 제2 실시형태에서 설명한 대로이다. 초음파 세정은 머더 블록을 절단한 후, 미소성의 세라믹 보호층을 형성하기 전이면 어느 단계에서 실시되어도 된다. 예를 들면, 복수의 그린 칩이 서로의 간격을 넓힌 상태가 되기 전이어도 되고, 복수의 그린 칩이 서로의 간격을 넓힌 상태가 된 후이면서, 전동 공정 전이어도 되며, 전동 공정 후여도 된다. 또한, 전동 공정을 실시하지 않고 초음파 세정이 실시되어도 된다.
세정액에 포함되는 탈지제의 종류는 특별히 한정되지 않지만, 예를 들면 제1 실시형태에서 설명한 것을 들 수 있다.
탈지제를 포함하는 세정액의 온도는 특별히 한정되지 않지만, 내부전극의 늘어짐을 제거하는 관점에서는 10℃ 이상, 70℃ 이하인 것이 바람직하고, 20℃ 이상, 40℃ 이하인 것이 보다 바람직하다.
세정액 중의 탈지제의 농도는 특별히 한정되지 않지만, 내부전극의 늘어짐을 제거하는 관점에서는 0.1중량% 이상, 50중량% 이하인 것이 바람직하다.
제3 실시형태에서는 필요에 따라서 그린 칩에 부착된 탈지제를 포함하는 세정액을 씻어내기 위한 린스 처리가 실시된다. 린스 처리에서는 물을 이용한 세정을 실시하는 것이 바람직하고, 물을 이용한 초음파 세정을 실시하는 것이 보다 바람직하다.
린스 처리 후, 건조 공정이 실시되는 것이 바람직하다. 건조 공정의 방식으로는 예를 들면 제2 실시형태에서 설명한 방식을 들 수 있다.
계속해서, 절단 측면에 미소성의 세라믹 보호층이 형성된다. 미소성의 세라믹 보호층을 형성하는 방법은 제1 실시형태에서 설명한 대로이다.
미소성의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 다음으로, 도 9(a) 및 도 9(b)를 참조하여 설명한 공정과 동일한 전동 공정이 실시되는 것이 바람직하다.
상기와 마찬가지로 반대 측의 절단 측면에 미소성의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 이상으로 인해 미소성의 부품 본체가 얻어진다.
얻어진 미소성의 부품 본체를 소성한 후, 소성 후의 부품 본체의 양 단면에 외부전극을 형성함으로써 도 1에 도시하는 적층 세라믹 콘덴서(11)가 제조된다.
(그 밖의 실시형태)
제1 실시형태에서는 머더 블록을 절단한 후의 절단 측면에 미소성의 세라믹 보호층을 형성하는 경우에 대해서 설명했지만, 머더 블록을 절단한 후, 미소성의 세라믹 보호층을 형성하기 전의 절단 측면에 대하여 연삭 처리 또는 절삭 처리를 실시해도 된다. 이 경우, 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에는 탈지제가 포함되어 있어도 되고, 탈지제가 포함되어 있지 않아도 된다. 또한, 연삭 처리 또는 절삭 처리 후, 미소성의 세라믹 보호층을 형성하기 전의 절단 측면에 대하여 초음파 세정을 실시해도 된다. 이 경우, 초음파 세정에 이용되는 세정액에는 탈지제가 포함되어 있어도 되고, 탈지제가 포함되어 있지 않아도 된다.
제3 실시형태에서는 머더 블록을 절단한 후, 미소성의 세라믹 보호층을 형성하기 전의 절단 측면에 대하여 초음파 세정을 실시하는 경우에 대해서 설명했지만, 머더 블록을 절단한 후, 초음파 세정을 실시하기 전의 절단 측면에 대하여 연삭 처리 또는 절삭 처리를 실시해도 된다. 이 경우, 연삭 처리에 이용되는 연삭액 또는 절삭 처리에 이용되는 절삭액에는 탈지제가 포함되어 있어도 되고, 탈지제가 포함되어 있지 않아도 된다.
본 발명의 적층 세라믹 전자부품의 제조 방법에 있어서, 절단 측면을 탈지제로 처리하는 방법은 상술한 실시형태에서 설명한 방법에 한정되는 것이 아니며, 다른 방법에 의해 절단 측면을 탈지제로 처리해도 된다.
상술한 실시형태에서는 머더 블록을 제1 방향의 절단선 및 제2 방향의 절단선으로 절단하여 복수의 그린 칩을 얻고나서 절단 측면에 미소성의 세라믹 보호층을 형성하고 있었지만, 아래와 같이 변경하는 것도 가능하다.
즉, 머더 블록을 제1 방향의 절단선만을 따라 절단함으로써 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 내부전극이 노출된 복수의 봉상의 그린 블록체를 얻고나서 절단 측면에 미소성의 세라믹 보호층을 형성한 후, 제2 방향의 절단선으로 절단하여 복수의 미소성의 부품 본체를 얻고, 그 후, 미소성의 부품 본체를 소성해도 된다. 소성 후에는 전술한 실시형태와 동일한 공정을 실시함으로써 적층 세라믹 전자부품을 제조할 수 있다.
실시예
이하, 본 발명의 적층 세라믹 전자부품의 제조 방법을 보다 구체적으로 개시한 실시예를 나타낸다. 한편, 본 발명은 이들의 실시예에만 한정되는 것이 아니다.
(실시예 1)
세라믹 원료로서의 BaTiO3에 폴리비닐부티랄계의 바인더, 프탈산 에스테르계의 가소제, 폴리비닐부티랄계의 분산제, 대전 방지제 및 유기 용제를 첨가하고, 이들을 볼 밀에 의해 습식 혼합하여 세라믹 슬러리를 제작했다. 다음으로, 이 세라믹 슬러리를 립 방식에 의해 시트 성형하여 직사각형의 세라믹 그린 시트를 얻었다. 다음으로, 상기 세라믹 그린 시트 상에 Ni, 셀룰로오스계의 바인더, 분산제 및 용제를 함유하는 도전성 페이스트를 스크린 인쇄하여 Ni를 주성분으로 하는 내부전극 패턴을 형성했다.
내부전극 패턴이 형성된 세라믹 그린 시트를 폭 방향으로 어긋나게 하면서 복수 장 적층하고, 그 위아래에 내부전극 패턴이 인쇄되어 있지 않은 세라믹 그린 시트를 적층함으로써 머더 블록을 얻었다. 얻어진 머더 블록을 정수압 프레스에 의해 적층 방향으로 프레스했다.
프레스된 머더 블록을 칩 형상으로 절단함으로써 각각의 내부전극이 양 단면 및 양 측면에 노출된 그린 칩을 얻었다. 머더 블록의 절단은 다이싱에 의해 실시하고 절삭액으로서 순수를 이용했다. 절단 후, 순수를 이용하여 초음파 세정을 실시했다.
그린 칩의 한쪽의 절단 측면에 대하여 연삭 처리로서 유리 숫돌 입자를 이용한 연마 처리를 실시했다. 실시예 1에서는 다이아몬드 슬러리(연마액) 및 면포계의 연마 패드를 이용한 폴리싱을 실시했다. 한편, 연마액에 탈지제는 포함되어 있지 않다.
연마 처리 후, 탈지제로서 피로인산 칼륨을 포함하는 세정액을 이용하여 초음파 세정을 실시했다. 세정액을 씻어내고 건조시킨 후, 연마 처리 후의 절단 측면에 세라믹 보호층용 그린 시트를 부착시킴으로써 미소성의 세라믹 보호층을 형성했다. 세라믹 보호층용 그린 시트의 조성은 세라믹 그린 시트의 조성과 동일하다.
그린 칩의 다른 쪽의 절단 측면에 대해서도 상기와 마찬가지로 유리 숫돌 입자를 이용한 연마 처리를 실시한 후, 탈지제로서 피로인산 칼륨을 포함하는 세정액을 이용하여 초음파 세정을 실시했다. 세정액을 씻어내고 건조시킨 후, 다른 쪽의 절단 측면에도 미소성의 세라믹 보호층을 형성했다. 이로 인해, 미소성의 부품 본체를 얻었다.
얻어진 미소성의 부품 본체를 질소 분위기 중에서 탈지한 후, 수소/질소 혼합 분위기 중에서 소성했다. 소성 후, 도전성 페이스트의 도포 및 베이킹에 의해 외부전극을 형성하여 실시예 1의 적층 세라믹 콘덴서를 제작했다.
(비교예 1)
머더 블록을 절단한 후, 양쪽의 절단 측면에 대하여 연마 처리 및 초음파 세정을 실시하지 않은 것 이외에는 실시예 1과 동알하게 외부전극까지 형성하여 비교예 1의 적층 세라믹 콘덴서를 제작했다.
[평가]
(단락 부분)
주사형 전자 현미경(SEM)을 이용하여 외부전극을 형성하기 전의 절단 측면을 배율 7000배로 촬영했다. 내부전극 14~16개 중, Ni입자끼리가 완전히 층간을 걸쳐서 접촉하고 있는 부분의 수를 측정했다. 결과를 표 1의 "단락 부분"에 나타낸다.
(탈지 후 쇼트 불량율)
각각 100개의 적층 세라믹 콘덴서의 정전 용량을 LCR 미터로 측정하여 쇼트 불량의 발생율을 산출했다. 결과를 표 1의 "쇼트 불량율"에 나타낸다.
| 연마 처리 | 초음파 세정 | 단락 부분 | 쇼트 불량율 | |
| 실시예 1 | 있음 | 있음(탈지제) | 0개 | 25% |
| 비교예 1 | 없음 | 없음 | 4개 | 100% |
표 1에 나타내는 바와 같이, 절단 측면에 대하여 연마 처리 및 초음파 세정을 실시하지 않은 비교예 1에서는 절단 측면에 단락 부분이 발생되고 있었던 것에 비해, 절단 측면에 대하여 연마 처리를 실시한 후, 탈지제로서 피로인산 칼륨을 포함하는 세정액을 이용하여 초음파 세정을 실시한 실시예 1에서는 단락 부분이 0개였다. 또한, 실시예 1에서는 비교예 1보다도 쇼트 불량율이 크게 저하되어 있었다.
도 14(a)는 비교예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni원소 매핑상이며, 도 14(b)는 실시예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni원소 매핑상이다.
표 1의 결과와 마찬가지로, 절단 측면에 대하여 연마 처리 및 초음파 세정을 실시하지 않은 비교예 1에서는 도 14(a)에 도시하는 바와 같이, 단락 부분(도 14(a) 중, ○표시로 둘러싼 부분)이 발생되고 있었던 것에 비해, 절단 측면에 대하여 연마 처리를 실시한 후, 탈지제로서 피로인산 칼륨을 포함하는 세정액을 이용하여 초음파 세정을 실시한 실시예 1에서는 도 14(b)에 도시하는 바와 같이, 단락 부분이 발되하고 있지 않은 것을 확인할 수 있다.
11: 적층 세라믹 콘덴서(적층 세라믹 전자부품)
12: 부품 본체 13, 14: 주면
15, 16: 측면 17, 18: 단면
19: 그린 칩 20, 21: 절단 측면
22, 23: 세라믹 보호층 24: 적층부
25: 세라믹층 26, 27: 내부전극
28, 29: 외부전극 31: 세라믹 그린 시트
32: 내부전극 패턴 33: 제1 방향의 절단선
34: 제2 방향의 절단선 35: 머더 블록
36, 37: 절단 단면 38: 점착 시트
110: 테이블 120: 다이싱 블레이드
130: 노즐 210: 연마 정반
220: 연마 패드 230: 연마 헤드
240: 공급관 310: 세정조
320: 진동판 321: 초음파 진동자
330: 유지구 A: 절삭액
B: 연마액(연삭액) C: 세정액
12: 부품 본체 13, 14: 주면
15, 16: 측면 17, 18: 단면
19: 그린 칩 20, 21: 절단 측면
22, 23: 세라믹 보호층 24: 적층부
25: 세라믹층 26, 27: 내부전극
28, 29: 외부전극 31: 세라믹 그린 시트
32: 내부전극 패턴 33: 제1 방향의 절단선
34: 제2 방향의 절단선 35: 머더 블록
36, 37: 절단 단면 38: 점착 시트
110: 테이블 120: 다이싱 블레이드
130: 노즐 210: 연마 정반
220: 연마 패드 230: 연마 헤드
240: 공급관 310: 세정조
320: 진동판 321: 초음파 진동자
330: 유지구 A: 절삭액
B: 연마액(연삭액) C: 세정액
Claims (13)
- 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록을 제작하는 공정과,
상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 미소성의 상태에 있는 복수의 세라믹층과 복수의 내부전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부전극이 노출된 복수의 그린 칩을 얻는 공정과,
상기 절단 측면에 미소성의 세라믹 보호층을 형성함으로써 미소성의 부품 본체를 얻는 공정과,
상기 미소성의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자부품의 제조 방법으로서,
상기 절단 측면을 탈지제로 처리하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부전극 패턴을 포함하는 머더 블록을 제작하는 공정과,
상기 머더 블록을 제1 방향의 절단선을 따라 절단함으로써 미소성의 상태에 있는 복수의 세라믹층과 복수의 내부전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부전극이 노출된 복수의 봉상의 그린 블록체를 얻는 공정과,
상기 절단 측면에 미소성의 세라믹 보호층을 형성하는 공정과,
상기 미소성의 세라믹 보호층이 형성된 상기 봉상의 그린 블록체를, 상기 제1 방향에 직교하는 제2 방향의 절단선을 따라 절단함으로써 복수의 미소성의 부품 본체를 얻는 공정과,
상기 미소성의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자부품의 제조 방법으로서,
상기 절단 측면을 탈지제로 처리하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 복수의 그린 칩을 얻는 공정 또는 상기 복수의 봉상의 그린 블록체를 얻는 공정에서는 상기 머더 블록을 다이싱에 의해 절단하고,
상기 다이싱에 이용되는 절삭액에 상기 탈지제가 포함되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 미소성의 세라믹 보호층을 형성하기 전의 상기 절단 측면에 대하여 숫돌 입자를 이용한 연삭 처리 또는 바이트를 이용한 절삭 처리를 실시하는 공정을 더 포함하고,
상기 연삭 처리에 이용되는 연삭액 또는 상기 절삭 처리에 이용되는 절삭액에 상기 탈지제가 포함되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제4항에 있어서,
상기 연삭 처리 또는 상기 절삭 처리를 실시한 후, 상기 미소성의 세라믹 보호층을 형성하기 전의 상기 절단 측면에 대하여 초음파 세정을 실시하는 공정을 더 포함하고,
상기 초음파 세정에 이용되는 세정액에 상기 탈지제가 포함되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 머더 블록을 절단한 후, 상기 미소성의 세라믹 보호층을 형성하기 전의 상기 절단 측면에 대하여 초음파 세정을 실시하는 공정을 더 포함하고,
상기 초음파 세정에 이용되는 세정액에 상기 탈지제가 포함되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 탈지제는 축합 인산염을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제7항에 있어서,
상기 축합 인산염은 피로인산염인 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제8항에 있어서,
상기 축합 인산염은 피로인산 칼륨인 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 탈지제는 알킬기의 탄소수가 1 이상 12 이하인 폴리알킬렌글리콜알킬에테르를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제10항에 있어서,
상기 폴리알킬렌글리콜알킬에테르는 폴리에틸렌글리콜알킬에테르인 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제11항에 있어서,
상기 폴리알킬렌글리콜알킬에테르는 폴리에틸렌글리콜라우릴에테르인 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법. - 제1항 내지 제12항 중 어느 한 항에 있어서,
상기 탈지제를 포함하는 액의 온도는 10℃ 이상, 70℃ 이하인 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017032111A JP6888324B2 (ja) | 2017-02-23 | 2017-02-23 | 積層セラミック電子部品の製造方法 |
| JPJP-P-2017-032111 | 2017-02-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180097448A true KR20180097448A (ko) | 2018-08-31 |
| KR102060755B1 KR102060755B1 (ko) | 2019-12-30 |
Family
ID=63167933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180012872A KR102060755B1 (ko) | 2017-02-23 | 2018-02-01 | 적층 세라믹 전자부품의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10861647B2 (ko) |
| JP (1) | JP6888324B2 (ko) |
| KR (1) | KR102060755B1 (ko) |
| CN (2) | CN108470621B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7088942B2 (ja) * | 2017-09-12 | 2022-06-21 | 日本碍子株式会社 | チップ部品の製造方法 |
| US11309132B2 (en) * | 2019-08-16 | 2022-04-19 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor and board having the same mounted thereon |
| US11615979B2 (en) * | 2019-12-18 | 2023-03-28 | Disco Corporation | Method of processing wafer |
| CN114347271A (zh) * | 2021-12-31 | 2022-04-15 | 海南钇坤智能科技有限公司 | 荧光陶瓷片切割工艺 |
| CN115635385B (zh) * | 2022-09-30 | 2023-06-20 | 广东微容电子科技有限公司 | 一种mlcc的倒角方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678905A (en) | 1979-11-30 | 1981-06-29 | Matsushita Electric Works Ltd | Manufacture of openwork pattern board |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565421A (en) * | 1978-11-13 | 1980-05-16 | Nichicon Capacitor Ltd | Method of manufacturing laminated porcelain capacitor |
| WO1988005773A1 (en) * | 1987-02-03 | 1988-08-11 | Yoshitomi Pharmaceutical Industries, Ltd. | Process for preparing tetrakis (3-(3,5-di-tert-butyl-4-hydroxyphenyl)propionyloxymethyl)methane |
| JPH07116617B2 (ja) | 1987-06-23 | 1995-12-13 | 新日本製鐵株式会社 | 表面処理鋼板の露出地鉄端面防錆方法 |
| JPH07120600B2 (ja) * | 1989-10-06 | 1995-12-20 | 株式会社村田製作所 | 積層コンデンサの製造方法 |
| JPH0654747B2 (ja) * | 1990-07-27 | 1994-07-20 | 松下電器産業株式会社 | 積層形フィルムコンデンサの製造方法 |
| JP3072744B2 (ja) * | 1990-11-13 | 2000-08-07 | 株式会社ディスコ | 生セラミックス切削方法 |
| US5567842A (en) * | 1994-11-16 | 1996-10-22 | Mitsubishi Chemical Corporation | Process for producing terephthalic acid |
| US20010051483A1 (en) * | 1999-06-22 | 2001-12-13 | Brian Callaway | Calendered weft inserted wrap knit fabric |
| JP2001003081A (ja) * | 1999-06-24 | 2001-01-09 | Toho Chem Ind Co Ltd | 微粒子除去用洗浄剤組成物 |
| IL146694A (en) * | 2001-11-22 | 2010-12-30 | Biomas Ltd | Use of an aqueous solution containing a biologically active complex of tellurium dioxide for manufacturing a medicament |
| JP2005302978A (ja) * | 2004-04-12 | 2005-10-27 | Matsushita Electric Ind Co Ltd | 積層セラミック電子部品の製造方法 |
| JP2005327929A (ja) * | 2004-05-14 | 2005-11-24 | Murata Mfg Co Ltd | 半導体セラミック電子部品の製造方法 |
| JP4883902B2 (ja) * | 2004-12-24 | 2012-02-22 | 京セラ株式会社 | セラミック構造体の製造方法 |
| CN101333115A (zh) * | 2007-06-29 | 2008-12-31 | 哈尔滨工业大学 | 复杂形状陶瓷件的叠层制备法 |
| KR100915222B1 (ko) * | 2008-10-02 | 2009-09-02 | 장인복 | 세라믹 적층 공정용 접착 시트 및 이를 이용한 적층 방법 |
| KR101143128B1 (ko) * | 2009-06-15 | 2012-05-08 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 전자부품 및 그 제조방법 |
| JP5567842B2 (ja) * | 2010-01-20 | 2014-08-06 | 積水化学工業株式会社 | 積層セラミック電子部品用ペースト |
| JP5077393B2 (ja) * | 2010-06-15 | 2012-11-21 | Ｔｄｋ株式会社 | セラミック電子部品およびその製造方法 |
| JP5678905B2 (ja) * | 2011-03-14 | 2015-03-04 | 株式会社村田製作所 | 積層セラミック電子部品の製造方法 |
| JP5780169B2 (ja) | 2011-03-14 | 2015-09-16 | 株式会社村田製作所 | 積層セラミック電子部品の製造方法 |
| JP5853627B2 (ja) * | 2011-11-21 | 2016-02-09 | Tdk株式会社 | 電子部品 |
| CN103531356A (zh) * | 2013-09-29 | 2014-01-22 | 广东风华高新科技股份有限公司 | 安规片式多层陶瓷电容器的制备方法 |
| KR101854519B1 (ko) * | 2015-05-29 | 2018-05-03 | 다이요 유덴 가부시키가이샤 | 적층 세라믹 콘덴서 및 그 제조 방법 |
| JP6828405B2 (ja) * | 2016-12-08 | 2021-02-10 | 株式会社村田製作所 | 積層セラミック電子部品の製造方法 |
| JP2018098247A (ja) * | 2016-12-08 | 2018-06-21 | 株式会社村田製作所 | 積層セラミック電子部品の製造方法 |
-
2017
- 2017-02-23 JP JP2017032111A patent/JP6888324B2/ja active Active
-
2018
- 2018-02-01 KR KR1020180012872A patent/KR102060755B1/ko active IP Right Grant
- 2018-02-22 CN CN201810153828.9A patent/CN108470621B/zh active Active
- 2018-02-22 US US15/902,188 patent/US10861647B2/en active Active
- 2018-02-22 CN CN202110020714.9A patent/CN112652486B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678905A (en) | 1979-11-30 | 1981-06-29 | Matsushita Electric Works Ltd | Manufacture of openwork pattern board |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180240593A1 (en) | 2018-08-23 |
| JP2018137387A (ja) | 2018-08-30 |
| CN112652486A (zh) | 2021-04-13 |
| CN108470621B (zh) | 2021-01-08 |
| CN112652486B (zh) | 2022-08-12 |
| JP6888324B2 (ja) | 2021-06-16 |
| KR102060755B1 (ko) | 2019-12-30 |
| CN108470621A (zh) | 2018-08-31 |
| US10861647B2 (en) | 2020-12-08 |
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