JP2020004832A - 積層セラミック電子部品 - Google Patents
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Abstract
Description
高電圧下で使用される場合、積層セラミックコンデンサのような電子部品では、外部電極間で放電が起こる、いわゆる沿面放電が生じやすくなる。したがって、高電圧インバーター回路では、公的な規格により沿面距離が規定されている。
このような要求から、高電圧のインバーター回路では、コンデンサのなかでも、たとえば、沿面距離を確保しやすい特許文献1および特許文献2に開示されるようなフィルムコンデンサや、たとえば、特許文献3に開示されるような金属端子付きのコンデンサが採用されることが増加している。
(第1の実施の形態)
この発明の第1の実施の形態にかかる積層セラミック電子部品について説明する。図1は、この発明の第1の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図2は、図1に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。図3は、図2に示す積層セラミック電子部品本体の線III−IIIにおける断面図である。図4は、図2に示す積層セラミック電子部品本体の線IV−IVにおける断面図である。図5は、図2に示す積層セラミック電子部品本体の線V−Vにおける断面図である。図6は、図1に示す積層セラミック電子部品の正面図である。図7は、図1に示す積層セラミック電子部品の側面図である。図8は、図1に示す積層セラミック電子部品の底面図である。図9は、図1に示す積層セラミック電子部品の上面図である。図10は、図1に示す積層セラミック電子部品本体の線X−Xにおける断面図である。図11は、図1に示す積層セラミック電子部品本体の線XI−XIにおける断面図である。図12は、この発明の第1の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
この第1の実施の形態にかかる積層セラミック電子部品10Aは、積層セラミック電子部品本体12を含む。積層セラミック電子部品本体12は、直方体状の積層体14と、外部電極26とを含む。また、積層セラミック電子部品10Aは、積層セラミック電子部品本体12の外部電極26に接続される金属端子30、ならびに積層体12、外部電極26、および金属端子30の一部を覆うための外装材50を含む。
また、積層体14に、半導体セラミックを用いた場合、積層セラミック電子部品本体は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体14に、磁性体セラミックを用いた場合、積層セラミック電子部品本体は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層18は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
第2の内部電極層18bは、第1の内部電極層18aと対向する第2の対向電極部20bと、第2の内部電極層18bの一端側に位置し、第2の対向電極部20bから積層体14の第2の端面14fおよび第1の側面14cの一部、第2の側面の一部14dのそれぞれに引き出される第2の引出電極部22bを有する。第2の引出電極部22bは、その端部が第2の端面14fおよび第1の側面14cの一部、第2の側面の一部14dのそれぞれに引き出され、露出している。なお、第2の引出電極部22bは、第2の端面14eおよび第1の側面14cの一部、第2の側面14dの一部のそれぞれに引き出されていれば、形は限定されない。本発明の実施の形態では、図5に示すように、T字形状とした。これにより、外部電極26との接触面積を増加させることができ、低ESR/低Rθ化(低熱抵抗化)を図ることができる。
第1の外部電極26aは、積層体14の第1の端面14eの表面に配置され、第1の端面14eから延伸して第1の主面14a、第2の主面14b、第1の側面14cおよび第2の側面14dのそれぞれの一部分を覆うように形成される。この場合、第1の外部電極26aは、第1の内部電極層18aの第1の引出電極部22aと電気的に接続される。
第2の外部電極26bは、積層体14の第2の端面14fの表面に配置され、第2の端面14fから延伸して第1の主面14a、第2の主面14b、第1の側面14cおよび第2の側面14dのそれぞれの一部分を覆うように形成される。この場合、第2の外部電極26bは、第2の内部電極層18bの第2の引出電極部22bと電気的に接続される。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Cu、Ni、Ag、Pd、Ag−Pd合金、Au等から選ばれる少なくとも1つを含む。また、焼付け層のガラスとしては、B、Si、Ba、Mg、Al、Li等から選ばれる少なくとも1つを含む。なお、ガラスの代わりにセラミック層16と同種のセラミック材料を用いてもよい。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体14に塗布して焼き付けたものであり、セラミック層16および内部電極層16と同時に焼成したものでもよく、セラミック層16および内部電極層18を焼成した後に焼き付けたものでもよい。内部電極層18と同時に焼成する場合には、ガラスの代わりにセラミック層16と同種のセラミック材料を用いることが好ましい。
第1の端面14eおよび第2の端面14fに位置する下地電極層の高さ方向中央部におけるそれぞれの焼付け層の厚みは、10μm以上30μm以下であることが好ましい。
また、第1の主面14aおよび第2の主面14b、ならびに第1の側面14cおよび第2の側面14dの表面に下地電極層を設ける場合には、第1の主面14aおよび第2の主面14b、ならびに第1の側面14cおよび第2の側面14dの表面に位置する下地電極層の長さ方向zの中央部におけるそれぞれの焼付け層の厚みは、30μm以上50μm以下程度であることが好ましい。
樹脂層を形成する場合は、焼付け層の表面に形成されてもよいし、焼付け層を形成せずに、積層体14の第1の端面14eまたは第2の端面14fの表面に直接形成してもよい。樹脂層は、導電性粒子と熱硬化性樹脂とを含む。樹脂層は、複数層で形成されてもよい。
第1の端面14eおよび第2の端面14fに位置する樹脂層の高さ方向中央部におけるそれぞれの樹脂層の厚みは、たとえば、10μm以上30μm以下程度であることが好ましい。
また、第1の主面14aおよび第2の主面14b、ならびに第1の側面14cおよび第2の側面14dの表面に樹脂層を設ける場合には、第1の主面14aおよび第2の主面14b、ならびに第1の側面14cおよび第2の側面14dの表面に位置する樹脂層である長さ方向zの中央部におけるそれぞれの樹脂層の厚みは、30μm以上50μm以下程度であることが好ましい。
第1の端面14eおよび第2の端面14fに位置するめっき層の高さ方向中央部におけるそれぞれのめっき層の厚みは、たとえば、1μm以上15μm以下程度であることが好ましい。
また、第1の主面14aおよび第2の主面14b、ならびに第1の側面14cおよび第2の側面14dの表面にめっき層を設ける場合には、第1の主面14aおよび第2の主面14b、ならびに第1の側面14cおよび第2の側面14dの表面に位置するめっき層である長さ方向zの中央部におけるそれぞれの樹脂層の厚みは、1μm以上15μm以下程度であることが好ましい。
第1の外部電極26aおよび第2の外部電極26bのそれぞれは、下地電極層が設けられず、めっき層が積層体14の表面に直接形成されていてもよい。すなわち、積層セラミック電子部品本体12は、第1の内部電極層18aまたは第2の内部電極層18bに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体14の表面に触媒を配設した後で、めっき層が形成されてもよい。
めっき層は、積層体14の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
下層めっき電極および上層めっき電極はそれぞれ、たとえば、Cu、Ni、Sn、Pb、Au、Ag、Pd、BiまたはZnなどから選ばれる少なくとも1種の金属または当該金属を含む合金を含むことが好ましい。
下層めっき電極は、はんだバリア性能を有するNiを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なSnやAuを用いて形成されることが好ましい。また、たとえば、第1の内部電極層18aおよび第2の内部電極層18bがNiを用いて形成される場合、下層めっき電極は、Niと接合性のよいCuを用いて形成されることが好ましい。なお、上層めっき電極は、必要に応じて形成されればよく、第1の外部電極26aおよび第2の外部電極26bはそれぞれ、下層めっき電極のみで構成されてもよい。
めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
下地電極層を設けずに配置するめっき層の1層あたりの厚みは、1μm以上15μm以下であることが好ましい。めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、99vol%以上であることが好ましい。
積層セラミック電子部品本体12の両端面に配置される外部電極26に、金属端子30が接続される。
積層セラミック電子部品本体12において、第1の外部電極26aには、接合材によって第1の金属端子30aが接続される。具体的には、積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d上に位置する第1の外部電極26aに第1の金属端子30aが接続される。
積層セラミック電子部品本体12において、第2の外部電極26bには、接合材によって第2の金属端子30bが接続される。具体的には、積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d上に位置する第2の外部電極26bに第2の金属端子30bが接続される。
第2の金属端子30bは、第2の外部電極26bに接続される第2の端子接合部32bと、第2の端子接合部32bに接続され、第1の側面14c(実装面側の側面)と実装面との間に隙間をあけて第1の側面14c(実装面側の側面)と略平行となる方向に延びる第3の延長部34bと、第3の延長部34bに接続され、積層セラミック電子部品本体12とは反対側に位置する実装面側に延びる第4の延長部36bと、第4の延長部36bに接続され、実装基板に実装されることとなる第2の実装部38bと、を有する。もっとも、各延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第1の金属端子30aの第1の端子接合部32aは、積層セラミック電子部品本体12の第1の側面14c(実装面側の側面)上に位置する第1の外部電極26aに接合される部分である。第1の端子接合部32aは、積層セラミック電子部品本体12に設けられる第1の外部電極26aに対応するよう接続されていればよいが、第1の側面14c(実装面側)上に位置する第1の外部電極26aの全面を覆うように接続されていることが好ましい。換言すると、第1の金属端子30aの第1の端子接合部32aは、第1の側面14cまたは第2の側面14d上に位置する第1の外部電極26aの長さに対応するように設けられていることが好ましい。これにより、接合材を介した外部電極26と金属端子30との間の接触面積が増加するため、より低Rθ化(低熱抵抗化)が実現できる。
第1の金属端子30aの第1の延長部34aは、第1の端子接合部32aに接続され、第1の側面14cまたは第2の側面14d(実装面側の側面)と略平行となる方向に積層セラミック電子部品本体12から遠ざかるように延びている。これにより、外装材50でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離(沿面距離)を確保することができる。また、端子曲げ時の曲げしろを確保することもできる。
第1の金属端子30aの第1の延長部34aの積層セラミック電子部品10Aの長さ方向Zに沿った長さは、第1の端子接合部32aの積層セラミック電子部品10Aの長さ方向Zに沿った長さよりも短く形成されていることが好ましい。具体的には、第1の端子接合部32aの積層セラミック電子部品10Aの長さ方向Zに沿った長さの50%以上90%以下の長さであることが好ましい。これにより、外装材50によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第1の金属端子30aの第1の延長部34aの積層セラミック電子部品10Aの幅方向Yに沿った長さは、第1の端子接合部32aと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第1の延長部34aの一部は、表面が凹状に加工されており、加工部において第1の金属端子30aの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第1の金属端子30aの母材が露出することにより接合材の濡れ性が低下しているため、半田の流出を食い止められ、溶融した接合材が外装材50の外に流れ出ることを抑制することができる。
さらに、第1の延長部34aには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第2の金属端子30bの第3の延長部34bの積層セラミック電子部品10Aの長さ方向Zに沿った長さは、第2の端子接合部32bの積層セラミック電子部品10Aの長さ方向Zに沿った長さよりも短く形成されていることが好ましい。具体的には、第2の端子接合部32bの積層セラミック電子部品10Aの長さ方向Zに沿った長さの50%以上90%以下の長さであることが好ましい。これにより、外装材50によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第2の金属端子30bの第3の延長部34bの積層セラミック電子部品10Aの幅方向Yに沿った長さは、第1の端子接合部32aと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第3の延長部34bの一部は、表面が凹状に加工されており、加工部において第2の金属端子30bの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第2の金属端子30bの母材が露出することにより接合材の濡れ性が低下しているため、半田の流出を食い止められ、溶融した接合材が外装材50の外に流れ出ることを抑制することができる。
さらに、第3の延長部34bには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第1の金属端子30aの第2の延長部36aは、第1の延長部34aに接続され、実装面に対向する面となる第1の側面14cまたは第2の側面14dと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材50の下側の厚みを厚くすることができ、絶縁性を確保することができる。具体的には、第1の延長部34aの終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していてもよく、ほぼ直角となるように湾曲していてもよい。
第1の金属端子30aの第2の延長部36aの積層セラミック電子部品10Aの幅方向Yに沿った長さは、特に限定されないが、第1の延長部34aの積層セラミック電子部品10Aの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。
第2の延長部36aの実装面へと延びる長さは、後述する外装材50の実装面に対向する面と実装面との隙間が、0.15mm以上2mm以下になるように設けられることが好ましい。このように、外装材50に被覆された積層セラミック電子部品本体12を実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材50の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第2の延長部36aの一部は、第1の延長部34aと同様に、表面が凹状に加工されており、加工部において、第1の金属端子30aの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第1の金属端子30aの母材が露出することにより、半田の濡れ性が低下しているため、半田の流出が食い止められ、溶融した半田が外装材50の外に流れ出ることを抑制することができる。
さらに、第2の延長部36aの中央部には、切り欠き部が形成されることで、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
また、第2の延長部36aの積層セラミック電子部品10Aの幅方向Yに沿った両端部の一部に、曲げ用切り欠き部40aが設けられていてもよい。これにより、第1の金属端子30aの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第2の金属端子30bの第4の延長部36bの積層セラミック電子部品10Aの幅方向Yに沿った長さは、特に限定されないが、第2の延長部34bの積層セラミック電子部品10Aの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。
第4の延長部36bの実装面へと延びる長さは、後述する外装材50の実装面に対向する面と実装面との隙間が、0.15mm以上2mm以下になるように設けられることが好ましい。このように、外装材50に被覆された積層セラミック電子部品本体12を実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材50の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第4の延長部36bの一部は、第3の延長部34bと同様に、表面が凹状に加工されており、加工部において、第2の金属端子30bの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第2の金属端子30bの母材が露出することにより、半田の濡れ性が低下しているため、半田の流出が食い止められ、溶融した半田が外装材50の外に流れ出ることを抑制することができる。
さらに、第4の延長部36bの中央部には、切り欠き部が形成されることで、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
また、第4の延長部36bの積層セラミック電子部品10Aの幅方向Yに沿った両端部の一部に、曲げ用切り欠き部40bが設けられていてもよい。これにより、第1の金属端子30bの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第1の金属端子30aの第1の実装部38aは、第2の延長部36aに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第1の金属端子30aの第1の実装部38aは、たとえば、矩形形状である。
第1の実装部38aの積層セラミック電子部品10Aの幅方向Yに沿った長さは、特に限定されていないが、第2の延長部36aの積層セラミック電子部品10Aの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。なお、第1の実装部38aの第2の延長部36aと接続される側とは反対側の端辺の中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第1の実装部38aの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第1の実装部38aの端の部分は、第2の延長部36aの両端と揃うように形成されていることが好ましい。
第2の金属端子30bの第2の実装部38bは、たとえば、矩形形状である。
第2の実装部38bの積層セラミック電子部品10Aの幅方向Yに沿った長さは、特に限定されていないが、第4の延長部36bの積層セラミック電子部品10Aの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。なお、第2の実装部38bの第4の延長部36bと接続される側とは反対側の端辺の中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第2の実装部38bの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第1の実装部38aの端の部分は、第4の延長部36bの両端と揃うように形成されていることが好ましい。
下層めっき膜の厚みは、0.2μm以上5.0μm以下であることが好ましい。
上層めっき膜の厚みは、1.0μm以上5.0μm以下であることが好ましい。
金属端子30の実装部38a、38bおよび延長部34a、34b、36a、36b、または、金属端子30の全周囲面のめっき膜を除去する場合、その除去の方法は機械的に除去(切削、研磨)、または、レーザートリミングによる除去、めっき剥離剤(たとえば、水酸化ナトリウム)による除去、金属端子30のめっき膜形成前に、レジストでめっきを形成しない部分を覆って、金属端子30にめっき膜を形成した後にレジストを除去するといった方法で除去することができる。
第1の外部電極26aと第1の金属端子30a、および第2の外部電極26bと第2の金属端子30bは、接合材により接続されている。
接合材は、半田であることが好ましく、特に高融点のPbフリー半田であることが好ましい。これにより、積層セラミック電子部品本体12と金属端子30との接合強度を確保しつつ、基板実装時のフローまたはリフロー温度に対する接合部の耐熱性を確保するおことができる。
高融点のPbフリー半田は、たとえば、Sn−Sb系、Sn−Ag−Cu系、Sn−Cu系、Sn−Bi系などの鉛フリー半田であることが好ましく、中でも、Sn−10Sb〜Sn−15Sb半田であることが好ましい。これにより、実装時における接合部の耐熱性を確保することができる。
外装材50は、複数の積層セラミック電子部品本体12、第1の外部電極26a、第2の外部電極26b、第1の金属端子30aの一部(第1の端子接合部32aおよび第1の延長部34aの少なくとも一部)、第2の金属端子30bの一部(第2の端子接合部32bおよび第3の延長部34bの少なくとも一部)を覆うように配置されている。これにより外装材50でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離(沿面距離)を確保することができる。また、外装材でモールドするため、表面放電リスクを回避することができる。
積層セラミック電子部品10Aの複数の積層セラミック電子部品本体12と外装材50、第1の金属端子30aおよび第2の金属端子30bを含む幅方向Yの寸法をW寸法とする。言い換えると、積層セラミック電子部品本体12の両主面を結ぶ方向に延びる積層セラミック電子部品10Aの幅方向Yの長さをW寸法とする。W寸法は、3.0mm以上5.5mm以下であることが好ましい。
積層セラミック電子部品10Aの複数の積層セラミック電子部品本体12と外装材50、第1の金属端子30aおよび第2の金属端子30bを含む高さ方向Xの寸法をT寸法とする。言い換えると、積層セラミック電子部品本体12の両側面を結ぶ方向に延びる積層セラミック電子部品10Aの高さ方向Xの長さをT寸法とする。T寸法は、1.0mm以上5.5mm以下であることが好ましい。
ここで、VDCは、DCバイアス電圧(V)であり、IACは、リップル電流(A)であり、IRは、積層セラミックコンデンサの絶縁抵抗(Ω)であり、ESRは、積層セラミックコンデンサのAC信号に対する等価直列抵抗(Ω)である。
また、放熱PDISは、以下の式(2)によって表される。
ここで、Rθは、熱抵抗(℃/W)であり、Tは、積層セラミックコンデンサの温度(℃)であり、T0は、基準温度(℃)である。
すなわち、式(1)より、ESRを低下させることができると積層セラミックコンデンサの発熱を低下させることができることが言え、その結果、式(2)より、熱抵抗も低下させることができると言える。
また、第1の側面14cまたは第2の側面14d上に位置する第1の外部電極26aの先端と第1の側面14cまたは第2の側面14d上に位置する第2の外部電極26bの先端との距離が、積層セラミック電子部品本体12の第1の端面14eおよび第2の端面14fとを結ぶ方向の長さのL寸法に対して、1.8%以上31.3%以下とすることで、さらに外部電極26と内部電極層18との接触面積を増加させることができ、低ESRおよび低熱抵抗化を図ることができる。
さらに、外部電極26のe寸が延長されることで、金属端子30の長さも延長することで、より低熱抵抗化を図ることができる。
また、金属端子30の材料を、無酸素銅や、りん青銅のような熱伝導のよい銅系にすることで、さらなる低ESR/低熱抵抗化を実現することができる。
なお、外装材50が、複数の積層セラミック電子部品本体12、第1の外部電極26a、第2の外部電極26b、第1の金属端子30aの一部(第1の端子接合部32aおよび第1の延長部34aの少なくとも一部)、第2の金属端子30bの一部(第2の端子接合部32bおよび第3の延長部34bの少なくとも一部)を覆うように配置されているので、外装材50でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離(沿面距離)を確保することができる。また、外装材50でモールドするため、表面放電リスクを回避することができる。
この発明の第2の実施の形態にかかる積層セラミック電子部品について説明する。図13は、この発明の第2の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図14は、図13に示す積層セラミック電子部品の正面図である。図15は、図13に示す積層セラミック電子部品の側面図である。図16は、図13に示す積層セラミック電子部品の上面図である。図17は、図13に示す積層セラミック電子部品の底面図である。図18は、図13に示す積層セラミック電子部品本体の線XVIII−XVIIIにおける断面図である。図19は、図13に示す積層セラミック電子部品本体の線XIX−XIXにおける断面図である。図20は、この発明の第2の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
複数の積層セラミック電子部品本体12のそれぞれにおいて、第1の外部電極26aには、接合材40によって第1の金属端子130aが接続される。具体的には、それぞれの積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d上に位置する第1の外部電極26aに第1の金属端子130aが接続される。
複数の積層セラミック電子部品本体12のそれぞれにおいて、第2の外部電極26bには、接合材40によって第2の金属端子130bが接続される。具体的には、それぞれの積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d上に位置する第2の外部電極26bに第2の金属端子130bが接続される。
第2の金属端子130bは、第2の外部電極26bに接続される第2の端子接合部132bと、第2の端子接合部132bに接続され、第1の側面14c(実装面側の側面)と実装面との間に隙間をあけて第1の側面14c(実装面側の側面)と略平行となる方向に延びる第3の延長部134bと、第3の延長部134bに接続され、積層セラミック電子部品本体12とは反対側に位置する実装面側に延びる第4の延長部136bと、第4の延長部136bに接続され、実装基板に実装されることとなる第2の実装部138bと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第1の金属端子130aの第1の端子接合部132aは、それぞれの積層セラミック電子部品本体12の第1の側面14c(実装面側の側面)上に位置する第1の外部電極26aに接合される部分である。図13に示す積層セラミック電子部品10Bに用いられる第1の金属端子130aの第1の端子接合部132aは、図20に示すように、第1の金属端子30aの第1の端子接合部32aとは異なり、複数の積層セラミック電子部品本体12の間で複数の第1の隙間部142a1〜142a3が設けられる。そして、複数の第1の隙間部142a1〜142a3により、第1の端子接合部132aは、複数の第1の接合片132a1〜132a4に分割される。これにより、複数の積層セラミック電子部品本体12のそれぞれの第1の外部電極26aに対応して、複数の第1の接合片132a1〜132a4が設けられる。
同様に、それぞれの積層セラミック電子部品本体12の第1の端面14e側に位置する第1の金属端子130aの第1の接合部132aの他方端は、積層セラミック電子部品10Bの第2の側面150d側に位置する積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d(実装面側の側面)上に位置する第1の外部電極26aの縁端よりも、0.1mm以上0.2mm以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体12と金属端子130との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体12の間の隙間は調整される。
同様に、それぞれの積層セラミック電子部品本体12の第2の端面14f側に位置する第2の金属端子130bの第2の接合部132bの他方端は、積層セラミック電子部品10Bの第2の側面150d側に位置する積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d(実装面側の側面)上に位置する第2の外部電極26bの縁端よりも、0.1mm以上0.2mm以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体12と金属端子130との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体12の間の隙間は調整される。
第1の金属端子130aの第1の延長部134aは、第1の端子接合部132aに接続され、第1の側面14cまたは第2の側面14d(実装面側の側面)と略平行となる方向に積層セラミック電子部品本体12から遠ざかるように延びている。第1の金属端子130aの第1の延長部134aには、複数の第1の切り欠き部144a1〜144a4が設けられる。
第1の金属端子130aの第2の延長部136aは、第1の延長部134aに接続され、実装面に対向する面となる第1の側面14cまたは第2の側面14dと実装面との間に隙間を設けるように実装面方向に延びている。第2の延長部136aの積層セラミック電子部品10Bの幅方向Yに沿った両端部の一部に、上記とは別の曲げ用切り欠き部140aが設けられていてもよい。これにより、第1の金属端子130aの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第1の金属端子130aの第1の実装部138aは、第2の延長部136aに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第1の金属端子130aの第1の実装部138aは、連続的な矩形形状である。
第1の実装部138aの積層セラミック電子部品10Bの幅方向Yに沿った長さは、特に限定されていないが、第2の延長部136aの積層セラミック電子部品10Bの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。なお、図20に示すように、第1の実装部138aの第2の延長部136aと接続される側とは反対側の端辺には、複数の第2の切り欠き146a1〜146a4により、複数の第1の実装片138a1〜138a5とが配置されてもよい。それぞれ最も外側に位置する第1の実装部138aの両端の部分は、第2の延長部136aの両端と揃うように形成されていることが好ましい。
第2の金属端子130bの第2の実装部138bは、連続的な矩形形状である。
第2の実装部138bの積層セラミック電子部品10Bの幅方向Yに沿った長さは、特に限定されていないが、第4の延長部136bの積層セラミック電子部品10Bの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。なお、第2の実装部138bの第4の延長部136bと接続される側とは反対側の端辺には、複数の第5の切り欠き146b1〜146b4を挟んで、複数の第2の実装片138b1〜138b5とが配置されてもよい。それぞれ最も外側に位置する第1の実装部138aの端の部分は、第4の延長部136bの両端と揃うように形成されていることが好ましい。
この発明の第3の実施の形態にかかる積層セラミック電子部品について説明する。図21は、この発明の第3の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図22は、図21に示す積層セラミック電子部品の正面図である。図23は、図21に示す積層セラミック電子部品の側面図である。図24は、図21に示す積層セラミック電子部品の上面図である。図25は、図21に示す積層セラミック電子部品の底面図である。図26は、図21に示す積層セラミック電子部品本体の線XXVI−XXVIにおける断面図である。図27は、図21に示す積層セラミック電子部品本体の線XXVII−XXVIIにおける断面図である。図28は、この発明の第3の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
複数の積層セラミック電子部品本体12のそれぞれにおいて、第1の外部電極26aには、接合材によって第1の金属端子230aが接続される。具体的には、それぞれの積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d上に位置する第1の外部電極26aに第1の金属端子230aが接続される。
複数の積層セラミック電子部品本体12のそれぞれにおいて、第2の外部電極26bには、接合材によって第2の金属端子230bが接続される。具体的には、それぞれの積層セラミック電子部品本体12の第1の側面14cまたは第2の側面14d上に位置する第2の外部電極26bに第2の金属端子230bが接続される。
第2の金属端子230bは、第2の外部電極26bに接続される第2の端子接合部232bと、第2の端子接合部232bに接続され、第1の側面14c(実装面側の側面)と実装面との間に隙間をあけて第1の側面14c(実装面側の側面)と略平行となる方向に延びる第3の延長部234bと、第3の延長部234bに接続され、積層セラミック電子部品本体12とは反対側に位置する実装面側に延びる第4の延長部236bと、第4の延長部236bに接続され、実装基板に実装されることとなる第2の実装部238bと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第1の金属端子230aの第1の端子接合部232aは、それぞれの積層セラミック電子部品本体12の第1の側面14c(実装面側の側面)上に位置する第1の外部電極26aに接合される部分である。第1の端子接合部232aは、複数の積層セラミック電子部品本体12のそれぞれに設けられる複数の第1の外部電極26aを連続的に接続するように設けられており、その形状は特に限定されないが、複数の積層セラミック電子部品本体12のそれぞれに設けられる複数の第1の外部電極26aを連続的に接続可能な矩形形状で設けられる。
同様に、複数の積層セラミック電子部品本体12の最も積層セラミック電子部品10Cの第2の側面250d側に位置する第1の金属端子230aの第1の端子接合部232aの他方端は、最も積層セラミック電子部品10Cの第2の側面250d側に位置する積層セラミック電子部品本体12の第1の側面14c(実装面側の側面)上に位置する第1の外部電極26aの縁端よりも0.05mm以上0.25mm以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体12と金属端子230との接合面積を一定にすることができ、接合強度ならびに金属端子230の抵抗値を一定範囲に制御することができる。
同様に、複数の積層セラミック電子部品本体12の最も積層セラミック電子部品10Cの第2の側面250d側に位置する第2の金属端子230bの第2の端子接合部232bの他方端は、最も積層セラミック電子部品10Cの第2の側面250d側に位置する積層セラミック電子部品本体12の第1の側面14c(実装面側の側面)上に位置する第2の外部電極26bの縁端よりも0.05mm以上0.25mm以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体12と金属端子230との接合面積を一定にすることができ、接合強度ならびに金属端子230の抵抗値を一定範囲に制御することができる。
第1の金属端子230aの第1の延長部234aは、第1の端子接合部232aに接続され、第1の側面14cまたは第2の側面14d(実装面側の側面)と略平行となる方向に積層セラミック電子部品本体12から遠ざかるように延びている。
また、第1の延長部234aには、図28に示すように、第1の切り欠き部244aが形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
また、第3の延長部234bには、図28に示すように、第4の切り欠き部244bが形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第1の金属端子230aの第2の延長部236aは、第1の延長部234aに接続され、実装面に対向する面となる第1の側面14cまたは第2の側面14dと実装面との間に隙間を設けるように実装面方向に延びている。
また、第2の延長部236aの中央部には、図28に示すように、第3の切り欠き部248aが形成されており、二股形状である。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。なお、第2の延長部236aは、二股以上に分割されてもよく、第2の切り欠き部248aが形成されていなくてもよい。
さらに、第2の延長部236aの積層セラミック電子部品10Cの幅方向Yに沿った両端部の一部に、上記とは別の曲げ用切り欠き部240aが設けられていてもよい。これにより、第1の金属端子230aの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
また、第4の延長部236bの中央部には、図28に示すように、第6の切り欠き部248bが形成されており、二股形状である。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。なお、第4の延長部236bは、二股以上に分割されてもよく、第5の切り欠き部248bが形成されていなくてもよい。
さらに、第4の延長部236bの積層セラミック電子部品10Cの幅方向Yに沿った両端部の一部に、上記とは別の曲げ用切り欠き部240bが設けられていてもよい。これにより、第1の金属端子230bの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第1の金属端子230aの第1の実装部238aは、第2の延長部236aに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第1の金属端子230aの第1の実装部238aは、連続的な矩形形状である。
第1の実装部238aの積層セラミック電子部品10Cの幅方向Yに沿った長さは、特に限定されていないが、第2の延長部236aの積層セラミック電子部品10Cの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。なお、第1の実装部238aの第2の延長部236aと接続される側とは反対側の端辺の中央部には、図28に示すように、第2の切り欠き246aが設けられてもよい。そして、第1の実装部238aの第2の延長部236aと接続される側とは反対側の端辺には、第2の切り欠き246aを挟んで、複数の第1の実装片238a1、238a2とが配置される。第2の切り欠き部246aを設ける場合は、第1の実装部238aの中央部において、一部切り抜かれているが、それぞれ最も外側に位置する第1の実装部238aの両端の部分は、第2の延長部236aの両端と揃うように形成されていることが好ましい。
第2の金属端子230bの第2の実装部238bは、連続的な矩形形状である。
第2の実装部238bの積層セラミック電子部品10Cの幅方向Yに沿った長さは、特に限定されていないが、第4の延長部236bの積層セラミック電子部品10Cの幅方向Yに沿った長さと同じ長さで形成されていることが好ましい。なお、第2の実装部238bの第4の延長部236bと接続される側とは反対側の端辺の中央部には、図28に示すように、第5の切り欠き246bが設けられてもよい。そして、第2の実装部238bの第4の延長部236bと接続される側とは反対側の端辺には、第5の切り欠き246bを挟んで、複数の第2の実装片238b1、238b2とが配置される。第5の切り欠き部246bを設ける場合は、第2の実装部238bの中央部において、一部切り抜かれているが、それぞれ最も外側に位置する第1の実装部238aの端の部分は、第4の延長部236bの両端と揃うように形成されていることが好ましい。
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について、積層セラミック電子部品10Aを例にして説明する。なお、以下の説明では、積層セラミック電子部品本体12として積層セラミックコンデンサとする製造方法を例として説明する。
続いて、複数の積層セラミック電子部品本体12に金属端子30が取り付けられる。
まず、第1の金属端子30aおよび第2の金属端子30bが準備される。
次に、複数の積層セラミック電子部品本体12の外部電極26に接合材によって金属端子30に取り付けられる。ここでは、接合材として半田が用いられる。半田付け温度は、リフローにて、たとえば、270℃以上290℃以下の熱を30秒以上与える。
続いて、積層セラミック電子部品10Aの外装材50が形成される。外装材50は、たとえば、トランスファーモールド工法によって形成される。具体的には、金型に外装材50の樹脂を充填し、そこに外装材50の形成前の積層セラミック電子部品を配置し、樹脂を硬化させて、所定の位置に外装材が設けられる。
次に、金属端子30の不要部分がカットされる。この金属端子カットの実施には、たとえば、打ち抜き金型が使用される。
そして、金属端子30を所望の形状に折り曲げる。この金属端子30の折り曲げには、たとえば、曲げ金型が用いられ、金属端子30が所望の形状に折り曲げられる。
次に、上記製造方法にしたがって、試料1−1ないし試料1−7および試料2−1ないし試料2−6にかかる積層セラミック電子部品を作製し、ESRの値、熱抵抗の値および直流破壊電圧を測定した。
まず、試料1−1ないし試料1−7に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品を作製した。
・積層セラミック電子部品のサイズL×W×T(設計値、金属端子を含む):11.5mm×3.0mm×6.2mm
・容量:0.22μF
・定格電圧:630V
・積層セラミック電子部品本体の数:1個
・金属端子
・端子本体:SUS430
・めっき膜:Niめっき層およびSnめっき層の2層構造
・積層セラミック電子部品本体の第1の端面および第2の端面を結ぶ方向(長さ方向Z)のL寸法に対する、第1の側面または第2の側面上に位置する第1の外部電極の先端と、第1の側面または第2の側面上に位置する第2の外部電極の先端との間の距離:表1を参照
・外装材:エポキシ樹脂
・積層セラミック電子部品本体のサイズl×w×t(設計値):5.7mm×5.0mm×2.0mm
・セラミック層の材料:BaTiO3
・容量:0.22μF
・定格電圧:630V
・内部電極層の材料:Ni
・外部電極
・下地電極層:Cuとガラスを含む電極
・めっき層:Niめっき層(厚さ:3.5μm)とSnめっき層(3.5μm)の2層構造
・積層セラミック電子部品のサイズL×W×T(設計値、金属端子を含む):11.5mm×2.0mm×2.7mm
・容量:0.01μF
・定格電圧:630V
・積層セラミック電子部品本体の数:1個
・金属端子
・端子本体:SUS430
・めっき膜:Niめっき層およびSnめっき層の2層構造
・積層セラミック電子部品本体の第1の端面および第2の端面を結ぶ方向(長さ方向Z)のL寸法に対する、第1の側面または第2の側面上に位置する第1の外部電極の先端と、第1の側面または第2の側面上に位置する第2の外部電極の先端との間の距離:表2を参照
・外装材:エポキシ樹脂
・積層セラミック電子部品本体のサイズl×w×t(設計値):3.2mm×1.6mm×1.6mm
・セラミック層の材料:BaTiO3
・容量:0.01μF
・定格電圧:630V
・内部電極層の材料:Ni
・外部電極
・下地電極層:Cuとガラスを含む電極
・めっき層:Niめっき層(厚さ:3.5μm)とSnめっき層(3.5μm)の2層構造
・金属端子付き積層セラミック電子部品のサイズL×W×T(設計値、金属端子を含む):3.5mm×1.7mm×2.7mm
・容量:0.01μF
・定格電圧:630V
・積層セラミック電子部品本体の数:1個
・金属端子
・端子本体:SUS430
・めっき膜:Niめっき層およびSnめっき層の2層構造
・形状:L字形状
・積層セラミック電子部品本体の第1の端面および第2の端面を結ぶ方向(長さ方向Z)のL寸法に対する、第1の側面または第2の側面上に位置する第1の外部電極の先端と、第1の側面または第2の側面上に位置する第2の外部電極の先端との間の距離:表3を参照
・積層セラミック電子部品本体のサイズl×w×t(設計値):3.2mm×1.6mm×1.6mm
・セラミック層の材料:BaTiO3
・容量:0.01μF
・定格電圧:630V
・内部電極層の材料:Ni
・外部電極
・下地電極層:Cuとガラスを含む電極
・めっき層:Niめっき層(厚さ:3.5μm)とSnめっき層(3.5μm)の2層構造
(a)ESRの測定方法
ESRの測定は、測定前に積層セラミックコンデンサを空気雰囲気において150℃で1時間の熱処理を行い、その後、測定用基板に実装し、熱処理完了後24±2時間後に、測定周波数を100kHzとし、ネットワークアナライザを用いて測定した。本発明の効果の基準は、試料1−1ないし試料1−7は、5.0mΩ以下、試料2−1ないし試料2−6および試料3−1ないし試料3−3は、50mΩ以下とした。これは、試料1−1ないし試料1−7の試料の静電容量が大きいため、ESR値は下がる傾向にあるからである。
前準備として、試料1−1ないし試料1−7および試料2−1ないし試料2−6の積層セラミック電子部品、ならびに試料3−1ないし試料3−3の積層セラミック電子部品の表面部と、端子先端の基板表面部に熱伝体を設置し、温度測定ができる状態にした。また、事前に、任意の周波数時のESRを測定した。上記の各試料にかかる積層セラミック電子部品に、ESR測定時の周波数での任意の電流を印加し、電子部品を発熱させた。電子部品の温度が安定したところで、上記2箇所の熱伝体の温度差を読み取り、その温度差を、ESRと電流の2乗の積で割ることによって求めた。本発明の効果の基準は、試料1−1ないし試料1−7は、23℃/W以下とし、試料2−1ないし試料2−6および試料3−1ないし試料3−3は、18℃/Wとした。これは、試料1−1ないし試料1−7の方が大型品であり、放熱性が悪いため、比較的高めの値となるからである。
各試料にかかる積層セラミック電子部品の両端子に直流電源から配線を接続し、100V/秒の速さで電圧を印加した。検出電流は1mAに設定した。積層セラミック電子部品本体、または外装材が絶縁破壊した際に、回路内に1mA以上の電流が流れるため、そこで昇圧が止まる。その際に表示されている電圧を直流破壊電圧とした。なお、試料3−1ないし試料3−3のように外装材がない場合は、端子間距離が短くなると、空間上で放電が起こり、絶縁破壊しなくても昇圧が停止する。このため、昇圧が停止したときの電圧を放電電圧とした。本発明の効果の基準は、試料1−1ないし試料1−7、試料2−1ないし試料2−6および試料3−1ないし試料3−3ともに2.0kV以上とした。
試料1−1ないし試料1−7、試料2−1ないし試料2−6および試料3−1ないし試料3−3において、いずれも各試料のLT面を1/2Wの位置になるところまで断面研磨して、第1の外部電極および第2の外部電極の向かい合う外部電極間の距離をマイクロスコープで測定した。なお、この際、研磨断面から積層セラミック電子部品本体の第1の端面および第2の端面を結ぶ方向の長さL寸法も測定しておき、外部電極間距離/積層セラミック電子部品本体の第1の端面および第2の端面を結ぶ方向の長さ寸法L×100で端子間割合を算出した。
また、試料2−1は、L寸法に対する外部電極間の距離の割合が31.3%より大きいため、ESRが58mΩであり基準を満たさず、熱抵抗が19.0℃/Wであり、不良であった。また、試料2−6は、L寸法に対する外部電極間の距離の割合が1.8%より小さいため、直流破壊電圧が0.25kVであり、不良であった。
さらに、試料3−1ないし試料3−3は、金属端子の構造がL字構造であるので、試料3−1は、ESRが55mΩであることから不良であり、試料3−2および試料3−3は、直流破壊電圧がそれぞれ1.62および1.03であり、不良であった。
また、外部電極のe寸を可能な限り伸ばすことで、上記の効果をより向上させることができる。さらに、積層セラミック電子部品本体を外装材によりモールドするので、表面放電のリスクを回避することができる。
さらに、外部電極のe寸に合わせて、金属端子の長さも延長することで、より低熱抵抗化が実現できる。加えて、金属端子の材料を、熱伝導効率の悪いSUS430から、熱伝導効率のよい銅系の材料とすることで、さらなる低ESRおよび低熱抵抗化が実現できる。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
12 積層セラミック電子部品本体
14 積層体
16 セラミック層
16a 外層部
16b 内層部
18 内部電極層
18a 第1の内部電極層
18b 第2の内部電極層
20a 第1の対向部
20b 第2の対向部
22a 第1の引出部
22b 第2の引出部
24a 側部(Wギャップ)
24b 端部(Lギャップ)
26 外部電極
26a 第1の外部電極
26b 第2の外部電極
30、130、230 金属端子
30a、130a、230a 第1の金属端子
30b、130b、230b 第2の金属端子
32a、132a、232a 第1の端子接合部
32b、132b、232b 第2の端子接合部
34a、134a、234a 第1の延長部
34b、134b、234b 第3の延長部
36a、136a、236a 第2の延長部
36b、136b、236b 第4の延長部
38a、138a、238a 第1の実装部
38b、138b、238b 第2の実装部
40a、140a、240a 曲げ用切り欠き部
40b、140b、240b 曲げ用切り欠き部
142a1〜142a3 第1の隙間部
142b1〜142b3 第2の隙間部
144a1〜144a4、244a 第1の切り欠き部
144b1〜144b4、244b 第4の切り欠き部
146a1〜146a4、246a 第2の切り欠き部
146b1〜146b4、246b 第5の切り欠き部
248a 第3の切り欠き部
248b 第6の切り欠き部
50、150、250 外装材
Claims (9)
- 積層されたセラミック層と積層された複数の内部電極層とを含み、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する幅方向に相対する第1の側面および第2の側面と、積層方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面と、を含む積層体と、
前記積層体には、前記第1の端面上および少なくとも前記第1の側面の一部と第2の側面の一部に至るように配置される、第1の外部電極と、前記第2の端面上および少なくとも前記第1の側面の一部と第2の側面の一部に至るように配置される、第2の外部電極と、を有する積層セラミック電子部品本体と、
前記第1の外部電極に接続される第1の金属端子と、
前記第2の外部電極に接続される第2の金属端子と、
を備える、積層セラミック電子部品であって、
前記内部電極層は、第1の内部電極層と第2の内部電極層とを含み、
前記第1の内部電極層は、前記第2の内部電極層と対向する対向部と、前記第1の端面および前記第1の側面の一部、前記第2の側面の一部のそれぞれに引き出される引出部と、を有し、
前記第2の内部電極層は、前記第1の内部電極層と対向する対向部と、前記第2の端面および前記第1の側面の一部、前記第2の側面の一部のそれぞれに引き出される引出部と、を有し、
前記積層セラミック電子部品本体は、前記第1の側面または前記第2の側面が、実装される面と対向するように配置され、前記第1の内部電極層および前記第2の内部電極層が、実装される面となる面に対して略垂直となるように配置されており、
前記第1の側面または前記第2の側面上に位置する前記第1の外部電極の先端と前記第1の側面または前記第2の側面上に位置する前記第2の外部電極の先端との間の距離が、積層セラミック電子部品本体の第1の端面および第2の端面を結ぶ方向の長さL寸法に対して、1.8%以上31.3%以下である、積層セラミック電子部品。 - 前記第1の側面または前記第2の側面上に位置する前記第1の外部電極の先端と前記第1の側面または前記第2の側面上に位置する前記第2の外部電極の先端との間の距離が、積層セラミック電子部品本体の第1の端面および第2の端面を結ぶ方向の長さL寸法に対して、3.1%以上31.3%以下である、請求項1に記載の積層セラミック電子部品。
- 前記積層セラミック電子部品本体は、間を隔てるようにして2つ以上設けられている、請求項1または請求項2に記載の積層セラミック電子部品。
- 前記積層セラミック電子部品本体が2つ以上で設けられる場合、前記第1の金属端子は、前記2つ以上の積層セラミック電子部品本体のそれぞれの第1の外部電極に跨るように配置され、
前記積層セラミック電子部品本体が2つ以上で設けられる場合、前記第2の金属端子は、前記2つ以上の積層セラミック電子部品本体のそれぞれの第2の外部電極に跨るように配置される、請求項3に記載の積層セラミック電子部品。 - 前記第1の金属端子および前記第2の金属端子は、端子本体と前記端子本体の表面上に配置されるめっき膜とを有し、前記端子本体は、熱伝導率の高い無酸素Cu系合金からなる、請求項1ないし請求項4のいずかに記載の積層セラミック電子部品。
- 前記積層体と前記第1および第2の外部電極と前記第1および第2の金属端子、前記第1および第2の金属端子の少なくとも一部が外装材で覆われる、請求項1ないし請求項5のいずれかに記載の積層セラミック電子部品。
- 前記外装材は、熱硬化型エポキシ樹脂である、請求項6に記載の積層セラミック電子部品。
- 前記第1の金属端子は、前記第1の外部電極に接続される前記第1の側面または前記第2の側面と対向する第1の接合部と、前記第1の接合部に接続され、前記第1の側面または前記第2の側面と略平行となる方向に前記積層セラミック電子部品本体から遠ざかるように延びる第1の延長部と、前記第1の延長部に接続され、前記第1の側面または前記第2の側面と実装面との間に隙間を設けるために、実装面側に延びる第2の延長部と、前記第2の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第1の実装部と、を有し、
前記第2の金属端子は、前記第2の外部電極に接続される前記第1の側面または前記第2の側面と対向する第2の接合部と、前記第2の接合部に接続され、前記第1の側面または前記第2の側面と略平行となる方向に前記積層セラミック電子部品本体から遠ざかるように延びる第3の延長部と、前記第3の延長部に接続され、前記第1の側面または前記第2の側面と実装面との間に隙間を設けるために、実装面側に延びる第4の延長部と、前記第4の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第1の実装部と、を有する、請求項1ないし請求項7のいずれかに記載の積層セラミック電子部品。 - 前記第1の金属端子の前記第1の接合部は、前記第1または前記第2の側面上に位置する前記第1の外部電極の長さに対応するように設けられ、
前記第2の金属端子の前記第2の接合部は、前記第1または前記第2の側面上に位置する前記第2の外部電極の長さに対応するように設けられる、請求項8に記載の積層セラミック電子部品。
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