JP2022034017A - 積層セラミック電子部品の製造方法 - Google Patents
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Abstract
【課題】本発明は、積層セラミック電子部品及びその製造方法に関するものである。【解決手段】本発明は、誘電体層、及び上記誘電体層を間に挟んで一端面と他端面に交互に露出するように積層された内部電極を含むセラミック本体と、上記セラミック本体の外側に配置された外部電極と、を含み、上記外部電極は、上記セラミック本体の厚さ方向における少なくとも一面に配置されたシード層と、上記内部電極及びシード層と電気的に接続された第１電極層と、上記シード層及び上記第１電極層上に配置されためっき層と、を含み、上記セラミック本体の厚さ方向の中央部領域における上記第１電極層の厚さをＴ１、上記内部電極のうち最外側の内部電極が位置する地点における上記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす積層セラミック電子部品に関するものである。【選択図】図２
Description
本発明は、積層セラミック電子部品及びその製造方法に関するものである。
最近、電子製品の小型化の傾向に伴い、積層セラミック電子部品においても小型化及び大容量化が求められている。
これにより、誘電体と内部電極を薄膜化及び多層化するための様々な方法が試みられており、近年、誘電体層の厚さを薄くし、且つ積層数を増加させた積層セラミック電子部品が製造されている。
これに伴い、外部電極の厚さも薄くなることが求められているが、薄くなった外部電極を介してめっき液がチップの内部に浸透するという問題が発生し得るため、小型化に技術的な困難さがある。
特に、外部電極の形状が不均一である場合、外部電極において厚さが薄い部位にめっき液が浸透する危険性がさらに高くなり、信頼性の確保に問題が生じる。
一方、外部電極を形成するにあたり、既存のディッピング（ｄｉｐｐｉｎｇ）方式などにより外部電極を形成する場合、本体の長さ方向において互いに対向する両端面であるヘッド面、及び上記ヘッド面と接する４面（以下、「バンド面」と定義する）の全体に外部電極が形成され、本体のばらつきの発生とペーストの流動性及び粘性によって均一な塗布が困難であるため、ペーストの塗布厚さに差が生じる。
また、ペーストが薄く塗布された部分には、緻密度の低下によってめっき液が浸透するため、信頼性が低下する。一方、ペーストが厚く塗布された部分では、ガラスが表面に露出するというガラスビーディング（Ｇｌａｓｓ Ｂｅａｄｉｎｇ）またはブリスター（Ｂｌｉｓｔｅｒ）が生じて、めっき不良や形状不良の問題が発生するため、めっき層の厚さを増加させなければならない。
したがって、外部電極の塗布厚さを薄く且つ均一にすれば、内部電極の形成面積を増加させることが可能となり、既存の同一サイズのキャパシターに比べて容量を極大化することができるため、これに関する研究が必要である。
本発明の目的は、外部電極の厚さが薄く且つ均一な高容量の積層セラミック電子部品及びその製造方法を提供することにある。
上述の課題を解決するために、本発明の一実施形態は、誘電体層、及び上記誘電体層を間に挟んで厚さ方向に積層された内部電極であって、長さ方向において対向する一端面と他端面に交互に露出するように形成された内部電極を含むセラミック本体と、上記セラミック本体の外側に配置された外部電極と、を含み、上記外部電極は、上記セラミック本体の厚さ方向における少なくとも一面に配置されたシード層と、上記内部電極及びシード層と電気的に接続された第１電極層と、上記シード層及び上記第１電極層上に配置されためっき層と、を含み、上記セラミック本体の厚さ方向の中央部領域における上記第１電極層の厚さをＴ１、上記内部電極のうち最外側の内部電極が位置する地点における上記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす積層セラミック電子部品を提供する。
本発明の他の実施形態は、複数のセラミックシートを用意する段階と、上記それぞれのセラミックシート上に導電性ペーストを用いて内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックシートを積層することで、内部に互いに対向するように配置される内部電極を含むセラミック本体を形成する段階と、上記セラミック本体の厚さ方向における少なくとも一面にシード層を形成する段階と、上記セラミック本体の長さ方向における両端面に、上記内部電極と接続され、且つ上記シード層と接続されるように第１電極層を形成する段階と、上記第１電極層及びシード層上にめっき層を形成することで、外部電極を形成する段階と、を含み、上記セラミック本体の厚さ方向の中央部領域における上記第１電極層の厚さをＴ１、上記内部電極のうち最外側の内部電極が位置する地点における上記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす積層セラミック電子部品の製造方法を提供する。
本発明の一実施形態による積層セラミック電子部品は、外部電極の厚さが薄く且つ均一であるため、内部電極の形成面積を増加させることが可能であって、内部電極が重なり合う重複面積を極大化することで、高容量の積層セラミック電子部品を実現するとができる。
また、外部電極の配置位置による厚さの偏差が減少して、優れた信頼性を有する超小型及び高容量の積層セラミックキャパシターを実現することができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）が誇張されることがある。
なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
さらに、明細書全体において、ある構成要素を「含む」というのは、特に異なる趣旨の説明がされていないない限り、他の構成要素を除外する趣旨ではなく、他の構成要素をさらに含むことができるということを意味する。
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ、及びＴはそれぞれ、長さ方向、幅方向、及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同一の概念として用いることができる。
積層セラミック電子部品
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に積層セラミックキャパシターを例として説明するが、これに制限されるものではない。
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に積層セラミックキャパシターを例として説明するが、これに制限されるものではない。
図１は本発明の一実施形態による積層セラミック電子部品を示す斜視図であり、図２は図１に示すＩ－Ｉ'の断面図であり、図３は図２に示すＡ領域の拡大図である。
図１～図３を参照すると、本発明の一実施形態による積層セラミック電子部品１００は、セラミック本体１１０と、内部電極１２１、１２２と、外部電極１３１、１３２と、を含む。
セラミック本体１１０は、長さ方向Ｌの両端面、幅方向Ｗの両側面、及び厚さ方向Ｔの両側面を有する六面体からなることができる。このようなセラミック本体１１０は、複数の誘電体層１１１を厚さ方向Ｔに積層してから焼成することで形成される。かかるセラミック本体１１０の形状、寸法、及び誘電体層１１１の積層数がこの実施形態に図示されたものに限定されるものではない。
また、セラミック本体１１０を成す複数の誘電体層１１１は焼結された状態であって、隣接する誘電体層１１１の間の境界は、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認することが困難な程度に一体化された状態とすることができる。
誘電体層１１１の厚さは、積層セラミック電子部品１００の容量設計に応じて任意に変更することができる。誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれらに限定されるものではない。また、本発明の目的に応じて、セラミック粉末に様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
誘電体層１１１の形成に用いられるセラミック粉末の平均粒径は特に制限されないが、本発明の目的を達成するために調節されることができ、例えば、４００ｎｍ以下に調節されることができる。
内部電極１２１、１２２は、互いに異なる極性を有する一対の第１内部電極１２１と第２内部電極１２２が複数個で構成されることができ、セラミック本体１１０の厚さ方向Ｔにおいて積層される複数の誘電体層１１１を間に挟んで所定の厚さに形成されることができる。
上記第１内部電極１２１と第２内部電極１２２は、導電性金属を含む導電性ペーストを印刷することで、誘電体層１１１の積層方向においてセラミック本体１１０の長さ方向Ｌにおいて互いに対向する一端面と他端面に交互に露出するように形成することができ、上記第１内部電極１２１と第２内部電極１２２の間に配置された誘電体層１１１によって互いに電気的に絶縁されるようにすることができる。
すなわち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の長さ方向の両端面に交互に露出している部分を介して、セラミック本体１１０の長さ方向Ｌにおいて互いに対向する両端面に形成された第１外部電極１３１及び第２外部電極１３２とそれぞれ電気的に接続されるようにすることができる。
したがって、第１外部電極１３１及び第２外部電極１３２に電圧が印加されると、互いに対向する第１内部電極１２１と第２内部電極１２２との間に電荷が蓄積される。この際、積層セラミックキャパシター１００の静電容量は、第１内部電極１２１と第２内部電極１２２とが互いに重なり合う重複領域の面積に比例する。
すなわち、第１内部電極１２１と第２内部電極１２２とが互いに重なり合う重複領域の面積が極大化する場合、同一サイズのキャパシターでも静電容量が極大化することができる。
本発明の一実施形態によると、外部電極の厚さを薄く且つ均一となるように形成可能であるため、内部電極が重なり合う重複面積を極大化することができ、高容量の積層セラミックキャパシターを実現することができる。
このような第１及び第２内部電極１２１、１２２の幅は、用途に応じて決定することができ、例えば、セラミック本体１１０のサイズを考慮して０．２～１．０μｍの範囲内となるように決定することができるが、本発明における第１及び第２内部電極１２１、１２２の幅は、このような寸法に限定されるものではない。
また、第１及び第２内部電極１２１、１２２を形成するための導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）、または白金（Ｐｔ）などを単独で用いたり、またはこれらの合金を用いたりすることができるが、本発明はこれらに限定されるものではない。
外部電極１３１、１３２は、上記セラミック本体１１０の外側に配置された第１外部電極１３１及び第２外部電極１３２を含む。
上記外部電極１３１、１３２は、図２に示したように、シード層１３５と、第１電極層１３１ａ、１３２ａと、めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃと、を含む。
上記第１外部電極１３１は、上記セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の面に配置されたシード層１３５と、上記第１内部電極１２１及び上記シード層１３５と電気的に接続された第１電極層１３１ａと、上記シード層１３５及び第１電極層１３１ａ上に配置されためっき層１３１ｂ、１３１ｃと、を含む。
また、上記第２外部電極１３２は、上記セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方に配置されたシード層１３５と、上記第２内部電極１２２及び上記シード層１３５と電気的に接続された第１電極層１３２ａと、上記シード層１３５及び第１電極層１３２ａ上に配置されためっき層１３２ｂ、１３２ｃと、を含む。
シード層１３５は、セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の上に導電性金属をスパッタリングまたは蒸着することで所定の厚さに形成することができる。この際、厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の面の両端部に分割されてそれぞれ形成されることができる。
上記シード層１３５は、セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の上に導電性金属を含む導電性ペーストを印刷することで形成することもできる。
シード層１３５を形成するための導電性金属は、第１及び第２内部電極１２１、１２２と同一の導電性金属であることができるが、これに制限されず、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、または鉛（Ｐｂ）などを単独で用いたり、またはこれらの合金を用いたりすることができる。
従来は、外部電極を形成する方法として、セラミック本体１１０を金属成分が含まれたペーストにディッピング（ｄｉｐｐｉｎｇ）する方法が主に用いられてきた。
ディッピング（ｄｉｐｐｉｎｇ）方式で外部電極を形成する場合、ペーストの流動性及び粘性によって外部電極が均一に塗布されないため、外部電極の中央部と角部の塗布厚さに差が生じていた。
このように外部電極の厚さが不均一に形成される場合、厚く塗布された中央部ではガラスビーディング（Ｇｌａｓｓ Ｂｅａｄｉｎｇ）またはブリスター（Ｂｌｉｓｔｅｒ）が発生して、めっき不良及び形状不良が起こり、薄く塗布された角部にはめっき液が浸透しやすいため、信頼性低下の問題が生じる。
また、めっき液に弱い角部を補完しようとする場合、中央部の塗布厚さが増加するしかなく、静電容量の増加のためにセラミックキャパシターのサイズを増加させるには限界がある。
そこで、本発明の一実施形態では、セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の上にシード層１３５を形成することで、セラミック本体１１０の厚さ方向Ｔにおいて少なくとも一面上にはシード層１３５を配置し、その上部にめっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃを配置することができる。
また、セラミック本体１１０の外側のうち長さ方向Ｌにおける両端面には第１電極層１３１ａ、１３２ａが配置されることができるが、これに制限されるものではない。
これにより、上記セラミック本体１１０の長さ方向Ｌにおいて対向する両端面には第１電極層１３１ａ、１３２ａが配置され、その上部にめっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃが配置されることができる。
本発明の一実施形態によると、第１電極層１３１ａ、１３２ａは、上記セラミック本体１１０の長さ方向Ｌにおいて対向する両端面に配置され、上記シード層１３５の上部面の一部まで延在して配置されることもできる。
上記第１電極層１３１ａ、１３２ａは従来のディッピング方式により形成されず、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面に形成され、且つ上記ヘッド面と接する４面であるバンド面の全体には形成されないか、最小限に形成される。したがって、外部電極の厚さが薄く且つ均一に形成されることができる。
これにより、内部電極の形成面積を増加させることが可能となり、内部電極が重なり合う重複面積を極大化させることで、高容量の積層セラミックキャパシターを実現することができる。
本発明の一実施形態によると、上記第１電極層１３１ａ、１３２ａは、従来のディッピング方式でなく、シート（Ｓｈｅｅｔ）転写またはパッド（Ｐａｄ）転写方式により形成されることができ、これについての詳細な説明は後述する。
特に、本発明の一実施形態では、第１電極層１３１ａ、１３２ａがシード層１３５の上部面を覆わず、上記セラミック本体１１０の角部において接続されることができる。
すなわち、第１電極層１３１ａ、１３２ａが上記セラミック本体１１０の角部において上記シード層１３５と電気的に接続されるようにすることで、上記外部電極１３１、１３２の厚さをさらに減少させることができる。これにより、同一サイズの積層セラミックキャパシターで内部電極の形成面積をさらに増加させることができ、その結果、内部電極が重なり合う重複面積の増加により、さらに高容量のキャパシターを実現することができる。
図２及び図３を参照すると、第１電極層１３１ａ、１３２ａが上記セラミック本体１１０の角部において上記シード層１３５と電気的に接続されていることが分かる。
第１電極層１３１ａ、１３２ａは、第１及び第２内部電極１２１、１２２と同一の導電性金属で形成することができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などを単独で用いたり、またはこれらの合金を用いたりして形成することができる。
上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、シード層１３５及び第１電極層１３１ａ、１３２ａ上に配置されることができる。
すなわち、上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面では上記第１電極層１３１ａ、１３２ａ上に配置され、セラミック本体１１０の厚さ方向Ｔにおける少なくとも一面ではシード層１３５上に配置される。
特に、本発明の一実施形態によると、第１電極層１３１ａ、１３２ａは、従来のディッピング方式により形成されないため、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面に形成され、シード層１３５はセラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の面に形成される。
これにより、上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面、及びセラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一部を覆うように形成され、幅方向の両側面には形成されない構造を有する。
上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、これに制限されるものではないが、ニッケルめっき層１３１ｂ、１３２ｂと、その上部に配置されたスズめっき層１３１ｃ、１３２ｃと、を含むことができる。
本発明の一実施形態によると、上記セラミック本体１１０の厚さ方向の中央部領域における上記第１電極層１３１ａの厚さをＴ１、上記内部電極１２１、１２２のうち最外側の内部電極１２１が位置する地点における上記第１電極層１３１ａの厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす。
上記セラミック本体１１０の厚さ方向の中央部領域における上記第１電極層１３１ａの厚さＴ１とは、上記セラミック本体１１０の厚さ方向の中央部地点において上記セラミック本体１１０の長さ方向に仮想の線を引いたときに、当該仮想の線が第１電極層１３１ａを横切る長さに対応する第１電極層１３１ａの厚さを意味することができる。
同様に、上記内部電極１２１、１２２のうち最外側の内部電極１２２が位置する地点における上記第１電極層１３２ａの厚さＴ２とは、上記セラミック本体１１０の厚さ方向における最上部に配置された内部電極の位置において上記セラミック本体１１０の長さ方向Ｌに仮想の線を引いたときに、当該仮想の線が第１電極層１３２ａを横切る長さに対応する第１電極層１３２ａの厚さを意味することができる。
上記Ｔ２／Ｔ１の比が０．８≦Ｔ２／Ｔ１≦１．２を満たすことで、上記セラミック本体１１０の厚さ方向の中央部領域における上記第１電極層１３１ａ、１３２ａの厚さＴ１と、上記内部電極１２１、１２２のうち最外側の内部電極１２１、１２２が位置する高さ位置における上記第１電極層１３１ａ、１３２ａの厚さＴ２との偏差を減少させて、信頼性の低下を防止することができる。
上記Ｔ２／Ｔ１の比が０．８未満であるか、または１．２を超える場合には、第１電極層１３１ａ、１３２ａの厚さの偏差が大きくなるため、厚さが薄い部分にめっき液が浸透して信頼性が低下するという問題があり得る。
本発明の一実施形態によると、上記セラミック本体１１０の角部における上記第１電極層１３１ａ、１３２ａの厚さをＴ３としたときに、０．４≦Ｔ３／Ｔ１≦１．０を満たすことができる。
上記セラミック本体１１０の角部における上記第１電極層１３１ａ、１３２ａの厚さＴ３とは、上記セラミック本体１１０の角部領域に形成されている上記第１電極層１３１ａ、１３２ａの厚さを意味することができる。
上記Ｔ３／Ｔ１の比が０．４≦Ｔ３／Ｔ１≦１．０を満たすことで、上記セラミック本体１１０の厚さ方向の中央部領域における上記第１電極層１３１ａ、１３２ａの厚さＴ１と、上記セラミック本体１１０の角部における上記第１電極層１３１ａ、１３２ａの厚さＴ３との偏差を減少させて、信頼性の低下を防止することができる。
上記Ｔ３／Ｔ１の比が０．４未満であるか、または１．０を超える場合には、第１電極層１３１ａ、１３２ａの厚さの偏差が大きくなるため、厚さが薄い部分にめっき液が浸透して信頼性が低下するという問題があり得る。
図４は本発明の他の実施形態による積層セラミック電子部品の断面図である。
図４を参照すると、本発明の他の実施形態による積層セラミックキャパシターにおいて、上記シード層１３５は上記セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の一方の面にのみ配置されることができる。
上記セラミック本体１１０の厚さ方向における一面は、積層セラミックキャパシターが基板に実装される際に、基板に実装される面であることができる。
上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、上記セラミック本体１１０の長さ方向において対向する一端面と他端面及び厚さ方向において対向する上端面と下端面の一方の面に延在して配置されることができる。
上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、上記セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の一方の面にのみ配置されたシード層１３５、及び上記セラミック本体１１０の長さ方向において対向する両端面の一方の面に配置された第１電極層１３１ａ、１３２ａ上に配置されることができる。
すなわち、上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面では上記第１電極層１３１ａ、１３２ａ上に配置され、セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の一方の面ではシード層１３５上に配置される。
特に、本発明の他の実施形態によると、第１電極層１３１ａ、１３２ａは、従来のディッピング方式により形成されないため、セラミック本体１１０の長さ方向Ｌにおける両端面であるヘッド面に形成され、シード層１３５はセラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の一方の面にのみ形成される。
これにより、上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面、及びセラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の一方の面に形成され、幅方向の両側面には形成されない。
本発明の他の実施形態によると、めっき層を含む外部電極の厚さをさらに減少させることができるため、本発明の一実施形態によるキャパシターよりも静電容量がさらに増加するという効果がある。
積層セラミック電子部品の製造方法
図５ａ～図５ｃは本発明の一実施形態による積層セラミック電子部品の外部電極の形成工程図である。
図５ａ～図５ｃは本発明の一実施形態による積層セラミック電子部品の外部電極の形成工程図である。
本発明の一実施形態による積層セラミック電子部品の製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んでなるスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥することで複数のセラミックシートを製造し、これにより誘電体層を形成することができる。
上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造した後、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することで製造することができる。
次に、導電性金属粉末を含む導電性ペーストを用意することができる。上記導電性金属粉末は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）、または白金（Ｐｔ）などを単独で用いたり、または合金を用いたりすることができる。また、粒子の平均サイズは０．１～０．２μｍであることができる。この導電性金属粉末を４０～５０重量％含む内部電極用導電性ペーストを用意することができる。
上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法などにより塗布することで、内部電極パターンを形成することができる。上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれらに限定されるものではない。上記内部電極パターンが印刷されたセラミックシートを２００～３００層積層し、圧着、焼成することで、セラミック本体を製作することができる。
図５ａを参照すると、上記セラミック本体１１０の厚さ方向において対向する上端面と下端面の少なくとも一方の面に、導電性ペーストを用いてシード層１３５を形成することができる。シード層１３５を形成するための上記導電性ペーストに含まれる導電性金属は、内部電極と同一であることができ、これに制限されないが、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、または鉛（Ｐｂ）などを単独で用いたり、またはこれらの合金を用いたりすることができる。
上記導電性ペーストを用いて、印刷工法などによりセラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の面上の両端部にシード層１３５を互いに離れるように形成することができる。シード層１３５を形成する方法は、例えば、スクリーン印刷法またはグラビア印刷法などの方法により行うことができるが、これらに制限されるものではなく、スパッタリング方法や蒸着によって行ってもよい。
図５ｂを参照すると、上記セラミック本体１１０の長さ方向において互いに対向する両端面に露出している内部電極１２１、１２２と接触して電気的に接続されるように、第１電極層１３１ａ、１３２ａを形成することができる。第１電極層１３１ａ、１３２ａは内部電極と同一の導電性金属で形成することができ、これらに制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などを単独で用いたり、またはこれらの合金を用いたりして形成することができる。
上記第１電極層１３１ａ、１３２ａを上記セラミック本体１１０の長さ方向において対向する両端面に形成する方法としては、従来のディッピング方式でなく、シート（Ｓｈｅｅｔ）転写またはパッド（Ｐａｄ）転写方式によって形成することができる。
具体的に、定盤上の圧着ゴム（Ｒｕｂｂｅｒ）上に第１電極層形成用シート（Ｓｈｅｅｔ）またはパッド（Ｐａｄ）を位置させた後、セラミック本体を上記シートまたはパッドに圧力を加えながら密着させることで、第１電極層形成用シート（Ｓｈｅｅｔ）またはパッド（Ｐａｄ）にセラミック本体を付着させる。
この際、定盤に熱を加えてシートの延性を増加させることで、シートをセラミック本体の長さ方向における両端面であるヘッド面からシード層が形成されたバンド面まで延在するように付着するとともに、本体とシートとの接着力を増加させる。
次に、セラミック本体に付着されたシートの不要な部分を除去するために、定盤上の穿孔ゴム（Ｐｕｎｃｈｉｎｇ Ｒｕｂｂｅｒ）に、シートが付着されたセラミック本体を加圧することで、ゴムの弾性によってシートの本体に付着されていない部分が除去されるようにする。
一方、他の方法として、定盤上の圧着ゴム（Ｒｕｂｂｅｒ）上に、ＰＥＴフィルムが付着された第１電極層形成用シート（Ｓｈｅｅｔ）を位置させた後、セラミック本体を上記シートに圧力を加えながら密着させることで、第１電極層形成用シート（Ｓｈｅｅｔ）にセラミック本体を付着させる。
この際、ＰＥＴフィルムにより、シートがセラミック本体の角部分で切断されることになり、圧力を除去すると、セラミック本体のヘッド面にのみシートが付着される。
この場合、セラミック本体に付着されていないシート部分はＰＥＴフィルムに残るため、別の不要なシート除去工程が省略できる。
上記の方法による場合、第１電極層は、セラミック本体の長さ方向において互いに対向する両端面であるヘッド面にのみ形成され、セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に形成されたシード層と接続されるため、外部電極の厚さがさらに減少することができる。これにより、高容量の積層セラミックキャパシターを実現することができる。
図５ｃを参照すると、外部電極１３１、１３２は、バンド面において、シード層１３５上にめっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃがめっき法により形成されることができ、上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面に形成された第１電極層１３１ａ、１３２ａ上にも形成される。
すなわち、上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、セラミック本体１１０の長さ方向Ｌにおいて互いに対向する両端面であるヘッド面では上記第１電極層１３１ａ、１３２ａ上に形成され、セラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の面ではシード層１３５上に形成される。
特に、本発明の一実施形態によると、第１電極層１３１ａ、１３２ａは、従来のディッピング方式により形成されないため、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面に形成され、シード層１３５はセラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の面に形成される。
これにより、上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、セラミック本体１１０の長さ方向Ｌにおいて対向する両端面であるヘッド面、及びセラミック本体１１０の厚さ方向Ｔにおいて対向する上端面と下端面の少なくとも一方の面に形成され、幅方向の両側面には形成されない構造を有する。
上記めっき層１３１ｂ、１３１ｃ、１３２ｂ、１３２ｃは、これらに制限されるものではないが、ニッケルめっき層１３１ｂ、１３２ｂと、その上部に配置されたスズめっき層１３１ｃ、１３２ｃと、を含むことができる。
その他、上述の本発明の一実施形態による積層セラミック電子部品の特徴についての説明と同一の説明はここでは省略する。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
以下の項目もまた開示される。
［項目１］
誘電体層、及び前記誘電体層を間に挟んで積層され、長さ方向において互いに対向する一端面と他端面に交互に露出するように形成された内部電極を含むセラミック本体と、
前記セラミック本体の外側に配置された外部電極と、を含み、
前記外部電極は、前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層と、前記内部電極及びシード層と電気的に接続された第１電極層と、前記シード層及び前記第１電極層上に配置されたメッキ層と、を含み、
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、積層セラミック電子部品。
［項目２］
前記第１電極層と前記シード層は、前記セラミック本体の角部において接続される、項目１に記載の積層セラミック電子部品。
［項目３］
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記セラミック本体の角部における前記第１電極層の厚さをＴ３としたときに、０．４≦Ｔ３／Ｔ１≦１．０を満たす、項目１または項目２に記載の積層セラミック電子部品。
［項目４］
前記第１電極層は、前記セラミック本体の長さ方向において対向する両端面に配置される、項目１から項目３の何れか一項に記載の積層セラミック電子部品。
［項目５］
前記第１電極層は、前記シード層の上部面の少なくとも一部を覆うように延在して配置される、項目１から項目４の何れか一項に記載の積層セラミック電子部品。
［項目６］
前記シード層は、前記セラミック本体の厚さ方向にいて対向する上端面と下端面の一方の面にのみ配置される、項目１から項目５の何れか一項に記載の積層セラミック電子部品。
［項目７］
前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面は、前記セラミック本体が基板に実装される際の実装面である、項目６に記載の積層セラミック電子部品。
［項目８］
前記メッキ層は、前記セラミック本体の長さ方向における両端面及び厚さ方向において対向する上端面と下端面の一方の面に延在して配置される、項目６または項目７に記載の積層セラミック電子部品。
［項目９］
複数のセラミックシートを用意する段階と、
前記複数のセラミックシートのそれぞれの上に導電性ペーストを用いて内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックシートを積層することで、内部に互いに対向するように配置される内部電極を含むセラミック本体を形成する段階と、
前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面にシード層を形成する段階と、
前記セラミック本体の長さ方向において対向する両端面に、前記内部電極と接続され、且つ前記シード層と接続されるように第１電極層を形成する段階と、
前記第１電極層及びシード層上にメッキ層を形成することで、外部電極を形成する段階と、を含み、
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、積層セラミック電子部品の製造方法。
［項目１０］
前記第１電極層と前記シード層は、前記セラミック本体の角部において接続される、項目９に記載の積層セラミック電子部品の製造方法。
［項目１１］
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記セラミック本体の角部における前記第１電極層の厚さをＴ３としたときに、０．４≦T３／Ｔ１≦１．０を満たす、項目９または項目１０に記載の積層セラミック電子部品の製造方法。
［項目１２］
前記第１電極層は、前記シード層の上部面の少なくとも一部を覆うように延在して配置される、項目９から項目１１の何れか一項に記載の積層セラミック電子部品の製造方法。
［項目１３］
前記シード層は、前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面にのみ配置される、項目９から項目１２の何れか一項に記載の積層セラミック電子部品の製造方法。
［項目１４］
前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面は、前記セラミック本体が基板に実装される際の実装面である、項目１３に記載の積層セラミック電子部品の製造方法。
［項目１５］
前記メッキ層は、前記セラミック本体の長さ方向において対向する両端面及び厚さ方向において対向する上端面と下端面の一方の面に延在して形成される、項目１３または項目１４に記載の積層セラミック電子部品の製造方法。
［項目１６］
前記第１電極層を形成する段階は、シート転写またはパッド転写方式によって行われる、項目１３から項目１５の何れか一項に記載の積層セラミック電子部品の製造方法。
［項目１７］
誘電体層、及び前記誘電体層を間に挟んで交互に積層された内部電極を含むセラミック本体と、
前記内部電極と接続されるように前記セラミック本体の外側に配置された外部電極と、を含み、
前記外部電極は、前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層と、前記内部電極と電気的に接続された第１電極層と、前記シード層及び前記第１電極層上に配置されためっき層と、を含み、
前記第１電極層は、前記セラミック本体の長さ方向において対向する両端面にのみ形成される、積層セラミック電子部品。
［項目１８］
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、項目１７に記載の積層セラミック電子部品。
［項目１９］
前記セラミック本体の角部における前記第１電極層の厚さをＴ３としたときに、０．４≦Ｔ３／Ｔ１≦１．０を満たす、項目１７または項目１８に記載の積層セラミック電子部品。
［項目２０］
前記外部電極は、前記セラミック本体の幅方向において対向する両側面には形成されない、項目１７から項目１９の何れか一項に記載の積層セラミック電子部品。
［項目２１］
前記シード層は、前記セラミック本体の厚さ方向における上端面に配置される第１シード層及び第２シード層と、前記セラミック本体の厚さ方向における下端面に配置される第３シード層及び第４シード層と、を含み、
前記第１シード層及び前記第２シード層は、前記セラミック本体の上面において長さ方向に沿って互いに相対する両側の端部にそれぞれ配置され、前記第３シード層及び前記第４シード層は、前記セラミック本体の下面において長さ方向に沿って互いに相対する両側の端部にそれぞれ配置される、項目１７から項目２０の何れか一項に記載の積層セラミック電子部品。
以下の項目もまた開示される。
［項目１］
誘電体層、及び前記誘電体層を間に挟んで積層され、長さ方向において互いに対向する一端面と他端面に交互に露出するように形成された内部電極を含むセラミック本体と、
前記セラミック本体の外側に配置された外部電極と、を含み、
前記外部電極は、前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層と、前記内部電極及びシード層と電気的に接続された第１電極層と、前記シード層及び前記第１電極層上に配置されたメッキ層と、を含み、
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、積層セラミック電子部品。
［項目２］
前記第１電極層と前記シード層は、前記セラミック本体の角部において接続される、項目１に記載の積層セラミック電子部品。
［項目３］
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記セラミック本体の角部における前記第１電極層の厚さをＴ３としたときに、０．４≦Ｔ３／Ｔ１≦１．０を満たす、項目１または項目２に記載の積層セラミック電子部品。
［項目４］
前記第１電極層は、前記セラミック本体の長さ方向において対向する両端面に配置される、項目１から項目３の何れか一項に記載の積層セラミック電子部品。
［項目５］
前記第１電極層は、前記シード層の上部面の少なくとも一部を覆うように延在して配置される、項目１から項目４の何れか一項に記載の積層セラミック電子部品。
［項目６］
前記シード層は、前記セラミック本体の厚さ方向にいて対向する上端面と下端面の一方の面にのみ配置される、項目１から項目５の何れか一項に記載の積層セラミック電子部品。
［項目７］
前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面は、前記セラミック本体が基板に実装される際の実装面である、項目６に記載の積層セラミック電子部品。
［項目８］
前記メッキ層は、前記セラミック本体の長さ方向における両端面及び厚さ方向において対向する上端面と下端面の一方の面に延在して配置される、項目６または項目７に記載の積層セラミック電子部品。
［項目９］
複数のセラミックシートを用意する段階と、
前記複数のセラミックシートのそれぞれの上に導電性ペーストを用いて内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックシートを積層することで、内部に互いに対向するように配置される内部電極を含むセラミック本体を形成する段階と、
前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面にシード層を形成する段階と、
前記セラミック本体の長さ方向において対向する両端面に、前記内部電極と接続され、且つ前記シード層と接続されるように第１電極層を形成する段階と、
前記第１電極層及びシード層上にメッキ層を形成することで、外部電極を形成する段階と、を含み、
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、積層セラミック電子部品の製造方法。
［項目１０］
前記第１電極層と前記シード層は、前記セラミック本体の角部において接続される、項目９に記載の積層セラミック電子部品の製造方法。
［項目１１］
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記セラミック本体の角部における前記第１電極層の厚さをＴ３としたときに、０．４≦T３／Ｔ１≦１．０を満たす、項目９または項目１０に記載の積層セラミック電子部品の製造方法。
［項目１２］
前記第１電極層は、前記シード層の上部面の少なくとも一部を覆うように延在して配置される、項目９から項目１１の何れか一項に記載の積層セラミック電子部品の製造方法。
［項目１３］
前記シード層は、前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面にのみ配置される、項目９から項目１２の何れか一項に記載の積層セラミック電子部品の製造方法。
［項目１４］
前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面は、前記セラミック本体が基板に実装される際の実装面である、項目１３に記載の積層セラミック電子部品の製造方法。
［項目１５］
前記メッキ層は、前記セラミック本体の長さ方向において対向する両端面及び厚さ方向において対向する上端面と下端面の一方の面に延在して形成される、項目１３または項目１４に記載の積層セラミック電子部品の製造方法。
［項目１６］
前記第１電極層を形成する段階は、シート転写またはパッド転写方式によって行われる、項目１３から項目１５の何れか一項に記載の積層セラミック電子部品の製造方法。
［項目１７］
誘電体層、及び前記誘電体層を間に挟んで交互に積層された内部電極を含むセラミック本体と、
前記内部電極と接続されるように前記セラミック本体の外側に配置された外部電極と、を含み、
前記外部電極は、前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層と、前記内部電極と電気的に接続された第１電極層と、前記シード層及び前記第１電極層上に配置されためっき層と、を含み、
前記第１電極層は、前記セラミック本体の長さ方向において対向する両端面にのみ形成される、積層セラミック電子部品。
［項目１８］
前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、項目１７に記載の積層セラミック電子部品。
［項目１９］
前記セラミック本体の角部における前記第１電極層の厚さをＴ３としたときに、０．４≦Ｔ３／Ｔ１≦１．０を満たす、項目１７または項目１８に記載の積層セラミック電子部品。
［項目２０］
前記外部電極は、前記セラミック本体の幅方向において対向する両側面には形成されない、項目１７から項目１９の何れか一項に記載の積層セラミック電子部品。
［項目２１］
前記シード層は、前記セラミック本体の厚さ方向における上端面に配置される第１シード層及び第２シード層と、前記セラミック本体の厚さ方向における下端面に配置される第３シード層及び第４シード層と、を含み、
前記第１シード層及び前記第２シード層は、前記セラミック本体の上面において長さ方向に沿って互いに相対する両側の端部にそれぞれ配置され、前記第３シード層及び前記第４シード層は、前記セラミック本体の下面において長さ方向に沿って互いに相対する両側の端部にそれぞれ配置される、項目１７から項目２０の何れか一項に記載の積層セラミック電子部品。
１００ 積層セラミックキャパシター
１１０ セラミック本体
１１１ 誘電体層
１２１ 第１内部電極
１２２ 第２内部電極
１３１ 第１外部電極
１３２ 第２外部電極
１３１ａ、１３２ａ 第１電極層
１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ めっき層
１３５ シード層
１１０ セラミック本体
１１１ 誘電体層
１２１ 第１内部電極
１２２ 第２内部電極
１３１ 第１外部電極
１３２ 第２外部電極
１３１ａ、１３２ａ 第１電極層
１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ めっき層
１３５ シード層
Claims (12)
- 複数のセラミックシートを用意する段階と、
前記複数のセラミックシートのそれぞれの上に導電性ペーストを用いて内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックシートを積層することで、内部に互いに対向するように配置される内部電極を含むセラミック本体を形成する段階と、
前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に、シード層を形成する段階と、
前記セラミック本体の長さ方向において対向する両端面にのみ、前記内部電極と接続され、且つ前記シード層と接続されるように、転写方式によって第１電極層を形成する段階と、
前記第１電極層及び前記シード層上にメッキ層を形成することで、外部電極を形成する段階と、
を備える、積層セラミック電子部品の製造方法。 - 前記第１電極層を形成する段階は、前記セラミック本体を第１電極形成用シートまたはパッドに圧力を加えながら密着させる段階を有する、請求項１に記載の積層セラミック電子部品の製造方法。
- 前記第１電極層を形成する段階は、前記第１電極形成用シートまたはパッドが配置された定盤に熱を加える段階を更に有する、請求項２に記載の積層セラミック電子部品の製造方法。
- 前記第１電極層を形成する段階は、前記定盤上の穿孔ゴムに前記セラミック本体を加圧する段階を更に有する、請求項３に記載の積層セラミック電子部品の製造方法。
- 前記第１電極層を形成する段階は、前記セラミック本体をＰＥＴフィルムが付着された第１電極形成用シートに圧力を加えながら密着させる段階を有する、請求項１に記載の積層セラミック電子部品の製造方法。
- 前記シード層を形成する段階は、印刷、スパッタリング、または、蒸着によって行われる、請求項１から５のいずれか一項に記載の積層セラミック電子部品の製造方法。
- 前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第１電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、請求項１から６のいずれか一項に記載の積層セラミック電子部品の製造方法。
- 前記第１電極層と前記シード層は、前記セラミック本体の角部において接続される、請求項１から７のいずれか一項に記載の積層セラミック電子部品の製造方法。
- 前記セラミック本体の厚さ方向の中央部領域における前記第１電極層の厚さをＴ１、前記セラミック本体の角部における前記第１電極層の厚さをＴ３としたときに、０．４≦T３／Ｔ１≦１．０を満たす、請求項１から８のいずれか一項に記載の積層セラミック電子部品の製造方法。
- 前記シード層は、前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面にのみ配置される、請求項１から９のいずれか一項に記載の積層セラミック電子部品の製造方法。
- 前記セラミック本体の厚さ方向において対向する上端面と下端面の一方の面は、前記セラミック本体が基板に実装される際の実装面である、請求項１０に記載の積層セラミック電子部品の製造方法。
- 前記メッキ層は、前記セラミック本体の長さ方向において対向する両端面及び厚さ方向において対向する上端面と下端面の一方の面に延在して形成される、請求項１０または１１に記載の積層セラミック電子部品の製造方法。
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